CN112786695A - 一种分裂栅沟槽功率半导体器件 - Google Patents

Abstract

本发明公开了一种分裂栅沟槽功率半导体器件，包括设置在半导体衬底上的有源区，有源区包括沿半导体衬底表面向半导体衬底底部方向纵向叠置的第一阱区和第二阱区；一个或多个通过刻蚀而成的穿透第一阱区和第二阱区的真栅沟槽，真栅沟槽中设置有分裂式多晶硅真栅，其包括分别靠近沟槽的顶部和底部分离设置的多晶硅主真栅和多晶硅辅真栅，所述多晶硅主真栅为用于与外部栅极驱动电路相连的控制栅，多晶硅主真栅与多晶硅辅真栅之间，多晶硅真栅与真栅沟槽的侧壁以及与真栅沟槽的底部之间通过层间介质隔离。本发明通过对条形沟槽内多晶硅栅进行分裂形成分裂栅，减小了寄生电容，进而采用不同电连接和设置氧化层厚度，以实现芯片性能的总体优化。

Description

一种分裂栅沟槽功率半导体器件

技术领域

本发明涉及功率半导体器件技术领域，尤其涉及一种分裂栅沟槽功率半导体器件。

背景技术

绝缘栅双极晶体管(IGBT)是目前为止唯一将MOSFET和双极性晶体管结合在一起的半导体器件，具有MOSFET管输入阻抗高，响应速度快等特点，被广泛应用于轨道交通，智能电网，电动汽车，新能源开发等领域。

随着IGBT技术的快速发展，采用沟槽栅可以将电流沟道由表面横向转为体内纵向，有效消除平面栅体内的JFET效应，同时缩小了元胞尺寸，使沟道密度不再受芯片表面积限制，极大的提高了元胞密度，从而大幅度提升了芯片电流密度，降低了芯片通态损耗。但是随着沟槽栅密度的增大，会导致芯片较高的寄生电容，对芯片的开通和关断产生不利影响，增大芯片的开关损耗，导致芯片通态损耗和开关损耗的折中关系失衡。

此外，在功率半导体器件长期使用过程中，沟槽底部的氧化层长期承受较高的压力，并且在芯片开关过程中体内等离子体会反复冲击沟槽底部的氧化层，影响芯片长期使用的可靠性。图1为现有的具有载流子存储层的传统沟槽栅IGBT器件的剖面图，包括：晶圆基片101、N阱区102、P阱区103、N+掺杂区104、P+掺杂区105、多晶硅106、第一氧化层107、第二氧化层108、发射极金属层109。

因此，有必要采用新的结构来降低芯片内有害的寄生效应，降低寄生电容，优化芯片通态损耗和开关损耗的折中关系，并进一步提高芯片的可靠性。

发明内容

本发明所要解决的技术问题之一是传统沟槽栅功率半导体器件随着沟槽栅密度的增大，会导致芯片产生较高的寄生电容，对芯片的开通和关断产生不利影响，增大芯片开关损耗，导致芯片通态损耗和开关损耗的折中关系失衡。

本发明所要解决的技术问题之二是在传统的沟槽栅功率半导体器件长期使用过程中，在芯片开关过程中体内等离子体会反复冲击沟槽底部的氧化层，沟槽底部的氧化层长期承受较高压力，会影响芯片长期使用的可靠性。

为了解决上述技术问题，本发明提供了一种分裂栅沟槽功率半导体器件。

本发明提供了一种分裂栅沟槽功率半导体器件，包括：

设置在半导体衬底上的有源区，有源区包括沿半导体衬底表面向半导体衬底底部方向纵向叠置的第一阱区和第二阱区，其中，第一阱区与第二阱区的多子导电类型互补；

一个或多个穿透第一阱区和第二阱区的真栅沟槽；

其中，真栅沟槽中设置有分裂式多晶硅真栅，分裂式多晶硅真栅包括分别靠近所述沟槽的顶部和底部分离设置的多晶硅主真栅和多晶硅辅真栅，多晶硅主真栅为用于与外部栅极电路相连的控制栅；

其中，多晶硅主真栅与多晶硅辅真栅之间，多晶硅主真栅与真栅沟槽的侧壁之间，多晶硅辅真栅与真栅沟槽的侧壁以及与真栅沟槽的底部之间通过层间介质隔离。

根据本发明的实施例，多晶硅主真栅和多晶硅辅真栅均包括至少两个分离设置的子栅，各子栅之间通过层间介质隔离。

根据本发明的实施例，多晶硅主真栅与真栅沟槽的侧壁之间的层间介质的厚度小于多晶硅辅真栅与真栅沟槽的侧壁以及与真栅沟槽的底部之间的层间介质的厚度。

根据本发明的实施例，多晶硅主真栅通过金属与外部栅极驱动电路连接，所述多晶硅辅真栅为未与任何电路相连的浮空的栅结构。

根据本发明的实施例，一个或多个穿透第一阱区和第二阱区的假栅沟槽，其中，假栅沟槽在真栅沟槽的周边与真栅沟槽分隔布置，假栅沟槽中设置有多晶硅假栅。

在一个实施例中，多晶硅假栅为分裂式多晶硅假栅，分裂式多晶硅假栅包括分别靠近沟槽的顶部和底部分离设置的多晶硅主假栅和多晶硅辅假栅。

其中，多晶硅主假栅与多晶硅辅假栅之间，多晶硅主假栅与假栅沟槽的侧壁之间，多晶硅辅假栅与假栅沟槽的侧壁以及与假栅沟槽的底部之间通过层间介质隔离。

根据本发明的实施例，多晶硅主假栅为未与任何电路相连的浮空的栅结构，或多晶硅主假栅与发射极金属层连接；多晶硅辅假栅为未与任何电路相连的浮空的栅结构。

根据本发明的实施例，多晶硅主假栅与假栅沟槽的侧壁之间的层间介质的厚度小于多晶硅辅假栅与假栅沟槽的侧壁以及与假栅沟槽的底部之间的层间介质的厚度。

根据本发明的实施例，多晶硅主假栅和多晶硅辅假栅均包括至少两个分离设置的子栅，各子栅之间通过层间介质隔离。

在另一个实施例中，多晶硅假栅为一体式多晶硅假栅。

与现有技术相比，本发明的一个或多个实施例可以具有如下优点：

1、本发明通过把传统的沟槽多晶硅栅极设置为分裂式多晶硅栅，在沟槽栅底部设置较厚的氧化层，来减小寄生电容，降低功率半导体器件内有害的寄生效应，减小栅极电荷Qg，缩短米勒平台，从而降低了开关损耗。

2、本发明通过把传统的沟槽多晶硅栅极的假栅也设置为分裂式多晶硅栅，并设置为1条或多条，从而优化了功率半导体器件电流密度与短路安全工作区的折中关系。

3、本发明通过沟槽中分裂的各多晶硅主真栅用金属与外部栅极驱动电路相连，采用不同的栅极驱动信号对分裂的主真栅分别进行控制，进一步优化了功率半导体器件导通压降和开关损耗的折中关系。

4、本发明通过在各分裂的多晶硅栅之间填充或生长氧化物作为层间介质，设置所述多晶硅主栅与侧壁的氧化层厚度小于多晶硅辅栅与沟槽侧壁以及与沟槽底部的氧化层厚度，并对沟槽底部的多晶硅辅栅进行浮空设置，有效的减缓了沟槽底部氧化层所承受的压力，提高了芯片长期使用的可靠性。

本发明的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：

图1示出了现有的具有载流子存储层的传统沟槽栅IGBT器件的剖面图；

图2是本发明一示例的具有分裂栅的沟槽功率半导体器件结构示意图；

图3是根据本发明一示例的可分别控制的多晶硅主栅金属连接的分裂栅功率半导体器件结构示意图；

图4是根据本发明另一示例的具有假栅分裂栅的功率半导体器件结构示意图；

图5a是根据本发明另一实施例的分裂假栅浮空的分裂栅功率半导体器件结构示意图；

图5b是根据本发明另一实施例的分裂假栅接地的分裂栅功率半导体器件结构示意图；

图6是根据本发明第三实施例的采用均匀厚度氧化层的双分裂栅功率半导体器件结构示意图；

图7是根据本发明第三实施例的具有传统假栅的分裂栅功率半导体器件结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，以下结合附图对本发明作进一步地详细说明，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。

第一实施例

图2为实施例一的具有分裂栅沟槽功率半导体器件的结构示意图。如图2所示，可以包括：半导体衬底2、N+区3、P+区4、N阱区5、P阱区6、多个条形沟槽分裂式多晶硅栅(包含多晶硅主栅11、多晶硅辅栅12)、氧化层7、发射极金属层8、阳极P区9、和集电极金属层10。

本说明书中的“半导体衬底1表面内”是指由半导体衬底1表面向下延伸的一定深度的区域，该区域属于半导体衬底1的一部分。

其中，半导体衬底2可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗，也可以包括混合的半导体结构，例如碳化硅、合金半导体或其组合，在此不做限定。在本实施例中的半导体衬底2优选采用硅衬底，可采用N型或P型硅衬底，在本实施例中以N型衬底为例进行说明。

多个条形沟槽多晶硅栅，所述条形沟槽多晶硅栅内部分离形成分裂栅，多个条形沟槽栅极分别位于所述半导体衬底表面向下刻蚀而成的多个沟槽内，并沿所述半导体衬底表面延伸，全部所述条形沟槽多晶硅栅自所述半导体衬底表面向下延伸一次穿越了所述的P阱区和所述N阱区。

具体地，所述分裂式多晶硅栅分裂为多晶硅主栅11和多晶硅辅栅12，所述多晶硅主栅11靠近沟槽的顶部，在所述多晶硅辅栅12的上方，所述多晶硅辅栅12靠近沟槽的底部，在所述多晶硅主栅11的下方，位于沟槽下部的多晶硅辅栅12为浮空结构。所述分裂的多晶硅栅之间的层间介质为氧化物7。分裂栅的设置降低了功率半导体器件内的寄生电容，减小了栅极电荷，缩短了米勒平台，降低了芯片开关的损耗，进一步优化了功率半导体器件导通压降和开关损耗的折中关系。

有源区的具体结构和传统沟槽栅功率半导体器件的结构类似，包括N+区3、P+区4、N阱区5和P阱区6；

具体地，N+区3位于有源区的表面。P+区4，其与N+区3接触,且其长度小于条形沟槽多晶硅分裂栅极之间的距离。P阱区6，其位于P+区4的下方，且其长度等于条形沟槽多晶硅分裂栅极之间的距离。N阱区5，其位于P阱区5的下方，且其长度等于条形沟槽多晶硅分裂栅极之间的距离。

在本实施例中，如图2所示，两个N+区3的之间位置设置有浅槽(图中未标示)，浅槽的下方为P+区4。在两个N+区3之间设置浅槽对沟槽功率半导体器件的反偏安全工作区有帮助，尤其对于中高压器件。本实施例中，还设置有载流子存储区N阱区5，且多晶硅分裂栅沟槽穿越了N阱区域。

所述条形沟槽多晶硅主栅为真栅13，或者为假栅14，如图3，所述假栅沟槽在所述真栅沟槽的周边与所述真栅沟槽分隔布置，所述假栅沟槽中设置有多晶硅假栅。

所述双分裂的条形沟槽多晶硅假栅的主栅11位于此条形沟槽假栅辅栅12之上，所述主栅栅极浮空或接地，所述假栅结构设置的数量可以为一条或多条。

具体地，本实施例的功率半导体器件结构包含了分裂式真栅13和假栅14，真栅沟槽中分裂的多条多晶硅主栅，本实施例优选两条，共同或分别用金属与外部栅极驱动电路相连，如图3，本实施例优选两条分裂的多晶硅主控制栅15和主控制栅16分别用金属与外部栅极驱动相连，并采用不同的栅极驱动信号对所述的多晶硅主控制栅15和主控制栅16分别进行控制，则可以进一步优化功率半导体器件导通压降和开关损耗的折中关系。

在本实施例中，如图4，本实施例优选地所述分裂的多晶硅主栅为真栅13，真栅即为沟槽栅功率半导体器件元胞中起控制作用的栅极。如果所述的多晶硅分裂栅再应用于假栅14，假栅即为沟槽栅功率半导体器件元胞中不起控制作用的栅极，通常浮空或者接地。通过调整假栅的数量，如设置为一条或多条，可以调整芯片的电流密度，有利于调整电路电流密度和短路安全工作区的折中关系，还可以进一步减小寄生参数，使此功率半导体器件适用于高压1200V以上的应用领域。

在本实施例中，所述多晶硅主栅11与沟槽侧壁的氧化层厚度小于等于所述多晶硅辅栅12与沟槽底部以及与侧壁的氧化层厚度，优选地，多晶硅辅栅12与沟槽底部氧化层厚度为

且沟槽底部的所述多晶硅辅栅12进行浮空设置，当芯片在开关过程能抵抗芯片体内等离子体的反复冲击，有效的减缓了沟槽底部氧化层所承受的压力，提高了芯片长期使用的可靠性。

本实施例分裂栅沟槽功率半导体器件的背部结构可以为穿通型、软穿通型或非穿通型结构。软穿通型结构包括N型缓冲层(图中未标出)、阳极P区9和集电极金属层10。其中N型缓冲层位于N型衬底2的下方，阳极P区9位于N型缓冲层的下方，集电极金属层10位于阳极P区9的下方。

本实施例重点上述分裂栅沟槽功率半导体器件结构仅为该器件一个元胞的基本结构，所谓元胞是指在整个分裂栅沟槽功率半导体器件上的最小重复单元，即本发明提供的分裂栅沟槽功率半导体器件是由多个上述结构的元胞构成的。

综上所述，本发明实施例通过在多个条形沟槽多晶硅栅部分或全部所述条形沟槽多晶硅栅内部分离形成分裂栅，降低功率半导体器件内寄生电容，减小栅极电荷Qg，缩短米勒平台。根据不同应用需求对芯片分裂栅电连接方式进行优化，通过栅极驱动控制，有效改善芯片导通压降和开关损耗的折中关系。在沟槽底部设置较厚的氧化层，并对沟槽底部分裂的多晶硅辅栅进行浮空设置，降低沟槽底部氧化层在阻断态所承受的电压力及在开关过程中等离子体的反复冲击，提高芯片长期使用的可靠性。

第二实施例

图5a是根据本发明实施例二的双分裂假栅浮空的分裂栅功率半导体器件结构示意图，图5b是根据本发明实施例二的双分裂假栅接地的分裂栅功率半导体器件结构示意图。如图5a所示，可以包括：半导体衬底2、N+区3、P+区4、N阱区5、P阱区6、条形沟槽双分裂的假栅17(包含多晶硅主假栅171和多晶硅辅假栅172)、条形沟槽分裂的真栅13(包含多晶硅主栅131和多晶硅辅栅132)、氧化层7、发射极金属层7、阳极P区9、和集电极金属层10。多晶硅主假栅171为浮空结构，可以改变沟槽功率半导体器件的输入和输出电容，从而调解沟槽功率半导体器件的开发速度和栅电阻对开关速度的控制。

如图5b所示，可以包括：半导体衬底2、N+区3、P+区4、N阱区5、P阱区6、条形沟槽双分裂的假栅17(包含多晶硅主假栅171和多晶硅辅假栅172)、条形沟槽分裂的真栅13(包含多晶硅主栅131和多晶硅辅栅132)、氧化层7、发射极金属层8、阳极P区9、和集电极金属层10。多晶硅主假栅171为接地结构，N+区3、P+区4、多晶硅主假栅171与发射极金属层8连接，显著降低了沟槽栅功率半导体器件的导通压降，改变沟槽功率半导体器件的输入和输出电容，从而调解沟槽功率半导体器件的开发速度和栅电阻对开关速度的控制。同时，将假栅的栅电极与发射极金属层相接触，可使假栅实现良好接地。

本实施例所述分裂的多晶硅栅之间的层间介质为氧化物7。分裂栅的设置变相的降低了沟槽栅的密度，降低了功率半导体器件内有害的寄生效应，减小了栅极电荷，缩短了米勒平台，降低了芯片开关的损耗，进一步优化了功率半导体器件导通压降和开关损耗的折中关系。

本实施例所述条形沟槽多晶硅主栅为真栅13，或者为假栅14，如图3，所述假栅沟槽在所述真栅沟槽的周边与所述真栅沟槽分隔布置，所述假栅沟槽中设置有多晶硅假栅。

本实施例所述双分裂的条形沟槽多晶硅假栅的主栅171位于此条形沟槽假栅辅栅172之上，所述假栅的主栅171栅极浮空或接地，所述假栅结构设置的数量可以为一条或多条。

具体地，分裂栅功率半导体器件假栅可以采用双分裂栅，即假栅仅分裂为上下栅，分别为多晶硅主假栅171和多晶硅辅假栅172，所述多晶硅主假栅171在所述多晶硅辅假栅172的上方，所述多晶硅辅假栅172在所述多晶硅主假栅171的下方，位于沟槽下部的多晶硅辅假栅172为浮空结构；。

所述的多晶硅分裂栅应用于假栅17，通过调整假栅的数量，如设置为一条或多条，可以调整芯片的电流密度，有利于调整电路电流密度和短路安全工作区的折中关系，还可以进一步减小寄生参数，使此功率半导体器件适用于高压1200V以上的应用领域。

在本实施例中，所述多晶硅主栅(171,131)沟槽侧壁的氧化层厚度小于等于所述多晶硅辅栅(172,132)沟槽底部与侧壁的氧化层厚度，优选地，多晶硅辅栅(172,132)沟槽底部氧化层厚度为

且沟槽底部的所述多晶硅辅栅(172,132)进行浮空设置，当芯片在开关过程能抵抗芯片体内等离子体的反复冲击，有效的减缓了沟槽底部氧化层所承受的压力，提高了芯片长期使用的可靠性。

本实施例分裂栅沟槽功率半导体器件的背部结构可以为穿通型、软穿通型或非穿通型结构。软穿通型结构包括N型缓冲层(图中未标出)、阳极P区9和集电极金属层10。其中N型缓冲层位于N型衬底2的下方，阳极P区9位于N型缓冲层的下方，集电极金属层10位于阳极P区9的下方。

本实施例重点上述分裂栅沟槽功率半导体器件结构仅为该器件一个元胞的基本结构，所谓元胞是指在整个分裂栅沟槽功率半导体器件上的最小重复单元，即本发明提供的分裂栅沟槽功率半导体器件是由多个上述结构的元胞构成的。

综上所述，本发明实施例通过在多个条形沟槽多晶硅栅真栅进行分离形成分裂栅，部分条形沟槽多晶硅假栅内部上下分离形成分裂栅，降低功率半导体器件内寄生电容，减小栅极电荷Qg,缩短米勒平台。根据不同应用需求对芯片分裂栅电连接方式进行优化，多晶硅假栅的主栅可以根据需要采取浮空结构或接地结构，有效改善芯片导通压降和开关损耗的折中关系。在沟槽底部设置较厚的氧化层，并对沟槽底部分裂的多晶硅辅栅进行浮空设置，降低沟槽底部氧化层在阻断态所承受的电压力及在开关过程中等离子体的反复冲击，提高芯片长期使用的可靠性。

第三实施例

图6是根据本发明另一实施例的采用均匀厚度氧化层的双分裂栅功率半导体器件结构示意图，图6是根据本发明实施例三的分裂栅功率半导体器件结构示意图。如图6所示，可以包括：半导体衬底2、N+区3、P+区4、N阱区5、P阱区6、条形沟槽分裂式真栅13(包含多晶硅主栅131和多晶硅辅栅132)、条形沟槽双分裂的假栅18(包含多晶硅主假栅181和多晶硅辅假栅182)、氧化层7、发射极金属层8、阳极P区9、和集电极金属层10。多晶硅主假栅181均为浮空结构，改变沟槽功率半导体器件的输入和输出电容，从而调解沟槽功率半导体器件的开发速度和栅电阻对开关速度的控制。

图7是根据本发明另一实施例的具有传统假栅的分裂栅功率半导体器件结构示意图，图7是根据本发明实施例三的分裂栅功率半导体器件结构示意图。如图7所示，可以包括：半导体衬底2、N+区3、P+区4、N阱区5、P阱区6、条形沟槽分裂的真栅13(包含多晶硅主栅和多晶硅辅栅)、条形沟槽不分裂的传统假栅19、氧化层7、发射极金属层8、阳极P区9、和集电极金属层10。多晶硅假栅19为浮空结构，改变了沟槽功率半导体器件的输入和输出电容，从而调解沟槽功率半导体器件的开发速度和栅电阻对开关速度的控制。

本实施例条形沟槽双分裂的假栅的主栅181与沟槽侧壁的氧化层厚度等于所述多晶硅辅栅182与沟槽底部以及与侧壁的氧化层厚度，传统假栅19沟槽侧壁的氧化层厚度采用均匀厚度氧化层的结构，优选地，多晶硅沟槽底部氧化层厚度为

且沟槽底部的所述多晶硅栅进行浮空设置，当芯片在开关过程能抵抗芯片体内等离子体的反复冲击，有效的减缓了沟槽底部氧化层所承受的压力，提高了芯片长期使用的可靠性。

本实施例所述分裂的多晶硅栅之间的层间介质为氧化物7。分裂栅的设置变相的降低了沟槽栅的密度，降低了功率半导体器件内有害的寄生效应，减小了栅极电荷，缩短了米勒平台，降低了芯片开关的损耗，进一步优化了功率半导体器件导通压降和开关损耗的折中关系。

本实施例所述条形沟槽分列式多晶硅主栅为真栅13，或者为假栅18，或者为传统假栅19，如图3，所述假栅沟槽在所述真栅沟槽的周边与所述真栅沟槽分隔布置，所述假栅沟槽中设置有多晶硅假栅。

本实施例分裂栅沟槽功率半导体器件的背部结构可以为穿通型、软穿通型或非穿通型结构。软穿通型结构包括N型缓冲层(图中未标出)、阳极P区9和集电极金属层10。其中N型缓冲层位于N型衬底2的下方，阳极P区9位于N型缓冲层的下方，集电极金属层10位于阳极P区9的下方。

本实施例重点上述分裂栅沟槽功率半导体器件结构仅为该器件一个元胞的基本结构，所谓元胞是指在整个分裂栅沟槽功率半导体器件上的最小重复单元，即本发明提供的分裂栅沟槽功率半导体器件是由多个上述结构的元胞构成的。

综上所述，本发明实施例通过在多个条形沟槽多晶硅栅真栅进行分离形成分裂栅，部分条形沟槽多晶硅假栅内部上下分离形成分裂栅，降低功率半导体器件内寄生电容，减小栅极电荷Qg,缩短米勒平台。多晶硅假栅的主栅根据需要采取浮空结构，能有效改善芯片导通压降和开关损耗的折中关系。本实施例条形沟槽假栅的主栅沟槽侧壁的氧化层厚度等于所述多晶硅辅栅沟槽底部与侧壁的氧化层厚度，采用均匀厚度氧化层的结构，并对沟槽多晶硅栅进行浮空设置，降低沟槽底部氧化层在阻断态所承受的电压力及在开关过程中等离子体的反复冲击，提高芯片长期使用的可靠性。

此外，在其他实施例中，所述沟槽多晶硅分裂栅极，也可应用于其他功率半导体器件，优选用于MOSFET。

虽然本发明公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所述技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，本发明的保护范围并不局限于文中公开的特定实施例，而是包括落入权利要求范围内的所有技术方案。

Claims (10)

1.一种分裂栅沟槽功率半导体器件，其特征在于，包括：

设置在半导体衬底上的有源区，所述有源区包括沿半导体衬底表面向半导体衬底底部方向纵向叠置的第一阱区和第二阱区，其中，所述第一阱区与所述第二阱区的多子导电类型互补；

一个或多个穿透所述第一阱区和所述第二阱区的真栅沟槽；

其中，所述真栅沟槽中设置有分裂式多晶硅真栅，所述分裂式多晶硅真栅包括分别靠近所述沟槽的顶部和底部分离设置的多晶硅主真栅和多晶硅辅真栅，所述多晶硅主真栅为用于与外部栅极驱动电路相连的控制栅；

其中，所述多晶硅主真栅与所述多晶硅辅真栅之间，所述多晶硅主真栅与所述真栅沟槽的侧壁之间，所述多晶硅辅真栅与所述真栅沟槽的侧壁以及与所述真栅沟槽的底部之间通过层间介质隔离。

2.根据权利要求1所述的分裂栅沟槽功率半导体器件，其特征在于，

所述多晶硅主真栅和所述多晶硅辅真栅均包括至少两个分离设置的子栅，各所述子栅之间通过层间介质隔离。

3.根据权利要求1所述的分裂栅沟槽功率半导体器件，其特征在于，

所述多晶硅主真栅与所述真栅沟槽的侧壁之间的层间介质的厚度小于所述多晶硅辅真栅与所述真栅沟槽的侧壁以及与所述真栅沟槽的底部之间的层间介质的厚度。

4.根据权利要求1所述的分裂栅沟槽功率半导体器件，其特征在于，

所述多晶硅主真栅通过金属与外部栅极驱动电路连接，所述多晶硅辅真栅为未与任何电路相连的浮空的栅结构。

5.根据权利要求1至4中任一项所述的分裂栅沟槽功率半导体器件，其特征在于，还包括：

一个或多个穿透所述第一阱区和所述第二阱区的假栅沟槽，其中，所述假栅沟槽在所述真栅沟槽的周边与所述真栅沟槽分隔布置，所述假栅沟槽中设置有多晶硅假栅。

6.根据权利要求5所述的分裂栅沟槽功率半导体器件，其特征在于，

所述多晶硅假栅为分裂式多晶硅假栅，所述分裂式多晶硅假栅包括分别靠近所述沟槽的顶部和底部分离设置的多晶硅主假栅和多晶硅辅假栅。

其中，所述多晶硅主假栅与所述多晶硅辅假栅之间，所述多晶硅主假栅与所述假栅沟槽的侧壁之间，所述多晶硅辅假栅与所述假栅沟槽的侧壁以及与所述假栅沟槽的底部之间通过层间介质隔离。

7.根据权利要求5所述的分裂栅沟槽功率半导体器件，其特征在于，

所述多晶硅假栅为一体式多晶硅假栅。

8.根据权利要求6所述的分裂栅沟槽功率半导体器件，其特征在于，

所述多晶硅主假栅为未与任何电路相连的浮空的栅结构，或所述多晶硅主假栅与发射极金属层连接；所述多晶硅辅假栅为未与任何电路相连的浮空的栅结构。

9.根据权利要求6所述的分裂栅沟槽功率半导体器件，其特征在于，

所述多晶硅主假栅与所述假栅沟槽的侧壁之间的层间介质的厚度小于所述多晶硅辅假栅与所述假栅沟槽的侧壁以及与所述假栅沟槽的底部之间的层间介质的厚度。

10.根据权利要求6所述的分裂栅沟槽功率半导体器件，其特征在于，

所述多晶硅主假栅和所述多晶硅辅假栅均包括至少两个分离设置的子栅，各所述子栅之间通过层间介质隔离。

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