CN110473905B - 一种具有自偏置pmos的分离栅tigbt及其制作方法 - Google Patents
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Abstract
本发明属于功率半导体器件技术领域，涉及一种具有自偏置PMOS的分离栅TIGBT及其制作方法。本发明通过在传统的TIGBT基础上引入PMOS结构，在不减小沟道密度的情形下，有效的改善器件正向导通时的饱和电流，提高了器件的短路安全工作能力，同时PMOS结构提供的额外电流泄放通路加速了器件在阻断状态抽取空穴的速度，因此提高了器件的开关速度，减小了器件的开关损耗。同时，对于具有N型电荷存储层的TIGBT，P型埋层能够屏蔽N型电荷存储层对器件击穿特性的影响，因此可以提高N型电荷存储层的掺杂浓度进一步的改善器件正向导通时载流子分布，提高漂移区的电导调制能力，进一步的改善了器件正向导通压降Vce(on)与关断损耗Eoff之间的折中关系。
Description
技术领域
本发明属于功率半导体器件技术领域，涉及一种具有自偏置PMOS的分离栅TIGBT及其制作方法。
背景技术
绝缘栅双极型晶体管(IGBT)作为现代电力电子电路中的核心电子元器件之一，被广泛应用于交通、通信、家用电器及航空航天等各个领域。绝缘栅双极型晶体管是一种绝缘型场效应管(MOSFET)和双极结型晶体管(BJT)复合而成的新型电力电子器件，可等效为双极结型晶体管驱动的MOSFET。IGBT结合了MOSFET结构和双极结型晶体管的工作机理，既具有MOSFET易于驱动、输入阻抗低、开关速度快的优点，又具有BJT通态电流密度大、导通压降低、损耗小、稳定性好的优点。因而，IGBT的运用极大地改善了电力电子系统的性能。
在IGBT不断发展的过程中，如何进一步减小IGBT的开关损耗一直是IGBT设计人员研究的目标。IGBT发明以来，从开始的平面型IGBT发展到现在的沟槽型IGBT(TIGBT)，沟槽型IGBT相比于与平面型IGBT的一大优点是其可以提高沟道密度，提高IGBT处理电流的能力。然而，随着沟道密度的增大，IGBT的开关损耗也随之增大，同时，大的沟道密度导致IGBT的短路安全工作能力变差。通过减小沟道密度的方法可以减小IGBT正向导通时的电流密度，从而减小开关损耗，提高短路安全工作能力。然而，沟道密度的减小导致器件表面电流分布不均匀，影响器件正常工作的稳定性，并且减小沟道密度不利于器件小型化发展。
发明内容
为了解决TIGBT沟槽密度小导致的开关损耗变大及短路安全工作能力变差的影响。本发明提出了一种具有自偏置PMOS的分离栅TIGBT结构如图2所示。本发明在传统具有浮空P的TIGBT的基础上集成了一个PMOS结构，PMOS结构由P型埋层、分离栅结构、N型掺杂层、P型掺杂层构成，PMOS结构提供了额外的电流泄放通路，因此在器件关断过中，漂移区的过剩空穴可以通过PMOS结构快速被抽走，从而提高了器件的开关速度，降低了器件的开关损耗，器件正向导通时，通过调节P埋层的浓度使得沟道其电势在器件正向导通时被嵌位住，从而使得当器件集电极偏压进一步增大时，沟道上电势不会进一步增大，使得器件的饱和电流不会随着集电极偏压的增大而进一步增大，从而达到降低器件饱和电流的目的并提高了器件短路安全工作能力。并且由于分离栅和栅结构集成同一个沟槽内，节约了芯片的面积。本发明提供的制作方法不需要增加额外的工艺步骤，与传统TIGBT制作方法兼容。
本发明的技术方案如下：
一种具有自偏置PMOS的分离栅TIGBT结构，其元胞结构如图2所示，包括：从下至上依次层叠设置的背部集电极金属1、P型集电区2、N型场阻止层3和N-型漂移区4；所述N-漂移区4上层具有P型埋层5和P型基区13；所述P型埋层5上方具有N型掺杂层6；所述N型掺杂层6上方具有P型掺杂层7；所述P型基区13上方具有相互独立的N+发射区11和P+发射区12；所述P型埋层5上方、N型掺杂层6侧面、P型掺杂层7侧面、P型基区13侧面、N+发射区11侧面具有沟槽结构，所述沟槽结构包括绝缘介质层103、绝缘介质层102、分离栅电极91，栅电极92；所述栅电极上方具有绝缘介质层104；所述P型掺杂层7上方、沟槽结构上方、绝缘介质层104上方、N发射区11上方、P+发射区上方具有发射极金属8。
进一步的，一种具有自偏置PMOS的分离栅TIGBT，其半元胞结构如图3所示，在P型基区13下方引入N型电荷存储层14.
进一步的，一种具有自偏置PMOS的分离栅TIGBT，其半元胞结构如图4所示，在P型掺杂层7上方引入肖特基接触金属15.
进一步的，一种具有自偏置PMOS的分离栅TIGBT，其半元胞结构如图5所示，其特点是P型埋层5延伸到N型电荷存储层14下方。
进一步的，一种具有自偏置PMOS的分离栅TIGBT，其半元胞结构如图6所示，在N型场阻止层3上方、P型埋层5下方引入相互独立的超结P柱16、超结N柱17.所述超结P柱16、超结N柱17满足电荷平衡要求。
进一步的，一种具有自偏置PMOS的分离栅TIGBT，其半元胞结构如图7所示，其特点是分离栅结构91和栅结构92下方侧壁的介质层较厚，分离栅91结构和栅结构92上方侧壁的介质层较薄。
进一步的本发明中的IGBT器件半导体材料采用Si、SiC、GaAs或者GaN,沟槽填充材料采用多晶Si、SiC、GaAs或者GaN，且各部分可以采用相同的材料也可采用不同材料组合。
进一步的，所述器件结构不仅适用于IGBT器件，将器件背面的P型集电区2换为N+层，所述结构同样适用于MOSFET器件。
一种具有自偏置PMOS的分离栅TIGBT，包括以下步骤：
步骤1：选取一定厚度和浓度的轻掺杂FZ硅片用以形成N-漂移区4；
步骤2：在硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；
步骤3：在硅片表面生长一层场氧化层，光刻得到有源区，在生长一层预氧化层，通过离子注入P型杂质制得P型埋层5，通过P型离子注入制得P型基区13；
步骤4：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，进而在P型埋层5上刻蚀出沟槽。沟槽的深度大于P型基区13的深度，小于P型埋层5的深度；
步骤5：在所述沟槽内壁淀积介质层，在介质层上淀积多晶硅，然后刻蚀掉U型多晶硅低部的多晶硅制得分离的多晶硅栅结构。
步骤6：对分离的多晶硅的空隙进行介质层的淀积，使得多晶硅间隙被介质填满。
步骤7：注入N型杂质制得N型掺杂层6，注入P型杂质制得P型掺杂层7,离子注入分别制得N+发射区11和P+发射区12。
步骤8：在硅片正面淀积介质层，刻蚀并淀积金属制作发射极金属8。
步骤9：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并退火制作器件的N型场阻止层3，在N型场阻止层3的背面注入P型杂质形成P型集电区2。
步骤10：在硅片背面淀积金属制作集电极金属1
进一步的，形成沟槽结构与形成P型基区13的顺序可以交换；
进一步的，P型掺杂层7和P型基区13可以一起制作。
进一步的，为了简化描述，上述器件结构和制备方法是以N沟道IGBT器件为例来说明，但本发明同样适用于P沟道IGBT器件的制备。
本发明的工作原理
对于TIGBT来说，沟道密度的增大导致其正向导通时的饱和电流很大，这使其短路安全工作能力变得很差，减小顶部NMOS的沟道密度可以减小饱和电流，但是这会导致器件表面电流分布不均匀从而降低器件工作时的可靠性。同时大的沟道密度增加了器件的开关损耗。为此，本发明提出了一种具有自偏置PMOS的分离栅TIGBT。当器件工作在阻断状态时，由于分离栅91与发射极金属1等电位且接低电位，集电极施加高的正向偏压，集电极高的正向偏压使得PMOS处于开启状态，漂移区中的过剩空穴载流子通过自偏置PMOS被加速抽取出去，提高了器件的开关速度，减小器件的开关损耗。当器件正向导通时，P型埋层5、N型埋层6、P型掺杂7和分离栅电极91构成的PMOS结构为空穴提供额外的通路，沟道区的电势由P型埋层5的的电势决定，通过调节P型埋5的掺杂浓度，使得沟道区电势不在随着集电极1上的偏压增大而增大，从而降低了IGBT的饱和电流，提高了器件的短路安全工作能力。并且对于具有N型电荷存储层的TIGBT结构，P型埋层5能够屏蔽N型电荷存储层对器件击穿特性的影响，因此可以提高N型电荷存储层的掺杂浓度进一步的改善器件正向导通时载流子分布，提高漂移区的电导调制能力，进一步的改善了器件正向导通压降Vce(on)与关断损耗Eoff之间的折中关系，并且由于分离栅和栅结构集成同一个沟槽内，节约了芯片的面积。
本发明的有益效果表现在：
本发明通过在传统的TIGBT基础上引入PMOS结构，在不减小沟道密度的情形下，有效的改善器件正向导通时的饱和电流，提高了器件的短路安全工作能力，同时PMOS结构提供的额外电流泄放通路加速了器件在阻断状态抽取空穴的速度，因此提高了器件的开关速度，减小了器件的开关损耗。同时，对于具有N型电荷存储层的TIGBT，P型埋层5能够屏蔽N型电荷存储层对器件击穿特性的影响，因此可以提高N型电荷存储层的掺杂浓度进一步的改善器件正向导通时载流子分布，提高漂移区的电导调制能力，进一步的改善了器件正向导通压降Vce(on)与关断损耗Eoff之间的折中关系，并且由于分离栅和栅结构集成同一个沟槽内，节约了芯片的面积。
附图说明
图1是传传统沟槽栅电荷存储型IGBT器件的半元胞结构示意图；
图2是本发明实施例1提供的一种具有自偏置PMOS的分离栅TIGBT的半元胞结构示意图；
图3是本发明实施例2提供的一种具有自偏置PMOS的分离栅TIGBT的半元胞结构示意图；
图4是本发明实施例3提供的一种具有自偏置PMOS的分离栅TIGBT的半元胞结构示意图；
图5是本发明实施例4提供的一种具有自偏置PMOS的分离栅TIGBT的半元胞结构示意图；
图6是本发明实施例5提供的一种具有自偏置PMOS的分离栅TIGBT的半元胞结构示意图；
图7是本发明实施例6提供的一种具有自偏置PMOS的分离栅TIGBT的半元胞结构示意图；
图8是本发明实施例7提供的一种具有自偏置PMOS的分离栅TIGBT的半元胞结构示意图；
图9是本发明提供的一种具有自偏置PMOS的分离栅TIGBT形成沟槽后的半元胞结构示意图；
图10是本发明提供的一种具有自偏置PMOS的分离栅TIGBT形成沟槽介质层后的半元胞结构示意图；
图11是本发明提供的一种具有自偏置PMOS的分离栅TIGBT的沟槽填充多晶硅后的半元胞结构示意图；
图12是本发明提供的一种具有自偏置PMOS的分离栅TIGBT的刻蚀多晶硅后的半元胞结构示意图；
图13是本发明提供的一种具有自偏置PMOS的分离栅TIGBT的多晶硅间隙填充满介质层后的半元胞结构示意图；
图14是本发明提供的一种具有自偏置PMOS的分离栅TIGBT形成N型掺杂层、P型掺杂层、N+发射区、P+发射区后的半元胞结构示意图；
图15是本发明提供的一种具有自偏置PMOS的分离栅TIGBT的沟槽上层淀积介质层并刻蚀介质层后的半元胞结构示意图；
图16是本发明提供的一种具有自偏置PMOS的分离栅TIGBT形成发射极金属后的半元胞结构示意图；
图17是本发明提供的一种具有自偏置PMOS的分离栅TIGBT形成N型场阻止层后的半元胞结构示意图；
图18是本发明提供的一种具有自偏置PMOS的分离栅TIGBT形成P+集电区后的半元胞结构示意图；
图19是本发明提供的一种具有自偏置PMOS的分离栅TIGBT形成集电极金属后的半元胞结构示意图；
图1至图18中，1为集电极金属，2为P+集电区，3为N型场阻止层，4为N-漂移区，5为P型埋层，6为N型掺杂层，7为P型掺杂层，8为发射极金属，91为栅电极，92为分离栅电极，101为分离栅介质层，102为栅介质层，103为多晶硅隔离介质层，104为介质层，11为N+发射区，12为P+发射区，13为P型基区，14为N型电荷存储层，15为肖特基接触金属，16为超结P柱，17为超结N柱，18为P型浮空区,19是N型埋层。
具体实施方式
以下结合附图，对本发明的原理和特性做进一步的说明，本发明的具体实施例子以1200V电压等级的IGBT为例进行说明，所举实例只用于解释本发明，并非用于限定本发明的范围。
实施例1：
一种具有自偏置PMOS的分离栅TIGBT，其半元胞结构如图2所示，包括：背面集电极金属1、位于背部集电极金属1之上并与其连接的P型集电区2、位于P型集电区2之上并与其连接的N型场阻止层3和位于N型场阻止层3之上并与其连接的N-漂移区4；位于N-漂移区4上部并与其连接的P型埋层5及位于N-漂移区4上部并与其连接的P型基区13；位于P型埋层上部并与其连接的N型掺杂层6；位于N型掺杂层6上部并与其连接的P型掺杂层7；位于P型基区13上部相互独立且并排放置的N+发射区11及P+发射区12；位于P型埋层5上部、N型掺杂层6侧壁、P型掺杂层7侧壁、P型基区13侧壁、N+发射区11侧壁的沟槽结构，所述沟槽结构包括分离栅电极91，分离栅介质层101，栅电极92，栅介质层102，多晶硅隔离介质层103，所述分离栅电极91的深度小于或等于P型埋层5的深度；位于与栅电极92上部、栅介质层102上部、多晶硅隔离介质层上部并与其连接的介质层104；位于P型掺杂区7上部、分离栅介质层101上部、分离栅电极91上部、介质层104上部、N+发射区11及P+发射区12上部并与其连接的发射极金属8；其特征在于，所述分离栅电极91通过分离栅介质层101和P型掺杂层7、N型掺杂层6、P型埋层5相连；所述栅电极92通过栅介质层102与N+发射极102、P型基区13、N-漂移区4相连；所述分离栅电极91的深度与栅电极92的深度相等；所述栅电极92的深度大于P型基区13的深度小于P型埋层5的深度；所述分离栅电极91通过多晶硅隔离介质层104与栅电极92相连；所述P型埋层5从沟槽与N型掺杂层6接触侧壁延伸到与沟槽和P型基区13交界面齐平；所述分离栅电极91与发射极金属1等短接。
实施例2：
一种具有自偏置PMOS的分离栅TIGBT，其半元胞结构如图3所示，包括：背面集电极金属1、位于背部集电极金属1之上并与其连接的P型集电区2、位于P型集电区2之上并与其连接的N型场阻止层3和位于N型场阻止层3之上并与其连接的N-漂移区4；位于N-漂移区4上部并与其连接的P型埋层5及N型电荷存储层14；位于N型电荷存储层上部并与其连接的P型基区13；位于P型埋层上部并与其连接的N型掺杂层6；位于N型掺杂层6上部并与其连接的P型掺杂层7；位于P型基区13上部相互独立且并排放置的N+发射区11及P+发射区12；位于P型埋层5上部、N型掺杂层6侧壁、P型掺杂层7侧壁、P型基区13侧壁、N+发射区11侧壁的沟槽结构，所述沟槽结构包括分离栅电极91，分离栅介质层101，栅电极92，栅介质层102，多晶硅隔离介质层103；位于与栅电极92上部、栅介质层102上部、多晶硅隔离介质层上部并与其连接的介质层104；位于P型掺杂区7上部、分离栅介质层101上部、分离栅电极91上部、介质层104上部、N+发射区11及P+发射区12上部并与其连接的发射极金属8；其特征在于，所述分离栅电极91通过分离栅介质层101和P型掺杂层7、N型掺杂层6、P型埋层5相连；所述栅电极92通过栅介质层102与N+发射极102、P型基区13、N-漂移区4相连；所述分离栅电极91的深度与栅电极92的深度相等；所述栅电极92的深度大于P型基区13的深度小于P型埋层5的深度；所述分离栅电极91通过多晶硅隔离介质层104与栅电极92相连；所述P型埋层5延伸到与沟槽和P型基区13交界面齐平；所述分离栅电极91与发射极金属1等电位。
实施例3:
一种具有自偏置PMOS的分离栅TIGBT，其半元胞结构如图4所示，本实施例在实施例1的基础上在P型掺杂区7上方引入与之相连的肖特基接触金属15，其余结构与实施例2相同。
本实施例引入的肖特基接触金属15与发射极金属1等电位，肖特基接触金属15的引入能够降低PMOS的导通压降，减小器件的开关损耗。
实施例4：
一种具有自偏置PMOS的分离栅TIGBT，其半元胞结构如图5所示，本实施例在实施例2的基础上将P型埋层5延伸到N型电荷存储层14的下方，其余结构与实施例2相同。
本实施例将P型埋层5延伸到N型电荷存储层14的下方目的是当该结构的元胞台面增大时，P型埋层5仍能将N型电荷存储层14下方的漂移区耗尽，使得N型电荷存储层14的电位由P型埋层5的电位决定，通过调节P型埋层的浓度使得该结构能够起到降低饱和电流的作用。
实施例5：
一种具有自偏置PMOS的分离栅TIGBT，其半元胞结构图如图6所示，本实施例在实施例1的基础上在N-型漂移区4上方，P型埋层5下方引入超结P柱16及超结N柱17，超结P柱16及超结N柱17满足电荷平衡要求，所述超结N柱17的掺杂浓度大于或等于N-漂移区4的掺杂浓度，其余结构与实施例2相同。
本实施例通过在漂移区4中引入超结P柱16和超结N柱17来将漂移区中一维耐压变成二维方向的耐压，改善了导通压降与器件击穿电压之间的折中关系，提高了器件的性能。
实施例6
一种具有自偏置PMOS的分离栅TIGBT，其半元胞结构如图7所示，本实施例在实施例2的基础上增大了分离栅介质层101与栅介质层102下半部分的厚度，其余结构与实施例2相同。
本实施例增大了分离栅介质层101与栅介质层102下半部分的厚度在不影响器件阈值电压的前提下改善了器件在阻断状态下沟槽底部电场集中的现象，提高了器件击穿电压，同减小了器件的栅电容，提高了器件的开关速度并降低了器件的开关损耗。
实施例7
一种具有自偏置PMOS的分离栅TIGBT，其半元胞结构如图8所示，本实施例在实施例1的基础上在P型埋层5下方引入N型埋层19，N型埋层19的掺杂浓度大于N-漂移区4的掺杂浓度。
本实施例引入的N型埋层19为空穴的积累提供了额外的势垒，改善了漂移区载流子浓度的分布，降低了器件的导通压降。
本实施例以1200V电压等级的具有自偏置PMOS的分离栅TIGBT为例进行说明，根据本领域常识可根据实际需求制备不同性能参数的器件。
步骤1：采用N型轻掺杂单晶硅片作为器件的N-漂移区4，所选硅片厚度为300～600um，掺杂浓度为1013～1014个/cm3；
步骤2：在硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；
步骤3：在硅片表面生长一层场氧化层，光刻得到有源区，在生长一层预氧化层，通过离子注入P型杂质制得P型埋层5，离子注入的能量为200～500keV，注入剂量为1013～1014个/cm2，注入P型离子注入制得P型基区13，粒子注入能量为200～400keV，注入剂量为1013～1014个/cm2；
步骤4：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，进而在P型埋层5上刻蚀出沟槽。沟槽的深度大于P型基区13的深度，小于P型埋层5的深度；
步骤5：在1050℃～1150℃的O2气氛下在所述沟槽内壁淀积介质层，而后在750℃～950℃在所述介质层上淀积多晶硅，然后刻蚀掉U型多晶硅低部的多晶硅制得分离的多晶硅栅结构；
步骤6：1050℃～1150℃的O2气氛下在分离的多晶硅的空隙进行介质层的淀积，使得多晶硅间隙被介质填满；
步骤7：离子注入N型杂质制得N型掺杂层6，离子注入能量为200～400keV，注入剂量为1013～1014个/cm2，离子注入P型杂质制得P型掺杂层7,离子注入能量200～400keV，注入剂量为1013～1014个/cm2，离子注入N型杂质的能量为30～60keV，注入剂量为1015～1016个/cm2，离子注入P型杂质的能量为60～80keV，注入剂量为1015～1016个/cm2，退火温度为900℃，时间为20～30分钟，制得相互接触且并排设置的N+发射区11和P+发射区12；
步骤8：在硅片正面淀积介质层，刻蚀并制作发射极金属8；
步骤9：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并退火制作器件的N型场阻止层3，N型场阻止层3的厚度为15～30微米，离子注入的能量为1500～2000keV，注入剂量为1013～1014个/cm2，退火温度为1200～1250℃，时间为300～600分钟；在N型场阻止层3背面注入P型杂质形成P型集电区13，注入能量为40～60keV，注入剂量为1012～1013个/cm2，在H2与N2混合的气氛下进行背面退火，温度为400～450℃，时间为20～30分钟；
步骤10：在硅片背面制作集电极金属1。
即完成一种具有自偏置PMOS的分离栅TIGBT的制备。
进一步的，形成沟槽结构与形成P型基区13的顺序可以交换；
进一步的，P型掺杂层7和P型基区13可以一起制作。
进一步的，为了简化描述，上述器件结构和制备方法是以N沟道IGBT器件为例来说明，但本发明同样适用于P沟道IGBT器件的制备。
Claims (8)
1.一种具有自偏置PMOS的分离栅TIGBT，包括：背面集电极金属(1)、位于背部集电极金属(1)之上的P型集电区(2)、位于P型集电区(2)之上的N型场阻止层(3)和位于N型场阻止层(3)之上的N-漂移区(4)；N-漂移区(4)上层分别具有P型埋层(5)和有P型基区(13)，且P型埋层(5)的结深大于P型基区(13)的结深；所述P型基区(13)上表面具有并列设置的N+发射区(11)及P+发射区(12)；其特征在于，所述P型埋层(5)的上表面具有N型掺杂层(6)，N型掺杂层(6)上表面具有P型掺杂层(7)；在N型掺杂层(6)、P型掺杂层(7)与N+发射区(11)、P型基区(13)之间具有沟槽栅结构，沟槽栅结构还延伸入P型埋层(5)中；沟槽结构包括分离栅电极(91)、分离栅介质层(101)、栅电极(92)、栅介质层(102)和多晶硅隔离介质层(103)；分离栅电极(91)和栅电极(92)并列设置在沟槽中，通过多晶硅隔离介质层(103)隔离；分离栅电极(91)与P型埋层(5)、N型掺杂层(6)和P型掺杂层(7)通过分离栅介质层(101)隔离；栅电极(92)通过栅介质层(102)与N+发射区(11)、P型基区(13)隔离；在P型掺杂层(7)、沟槽栅结构、N+发射区(11)和P+发射区(12)上表面覆盖有发射极金属(8)，栅电极(92)、栅介质层(102)和多晶硅隔离介质层(103)通过介质层(104)与发射极金属(8)隔离；
所述分离栅电极(91)的结深与栅电极(92)的结深相等；所述栅电极(92)的结深大于P型基区(13)的结深小于P型埋层(5)的结深；所述分离栅电极(91)与发射极金属(8)等电位。
2.根据权利要求1所述的一种具有自偏置PMOS的分离栅TIGBT，其特征在于：在P型掺杂层(7)上方引入肖特基接触金属(15)。
3.根据权利要求1所述的一种具有自偏置PMOS的分离栅TIGBT，其特征在于：在N型场阻止层(3)上方、P型埋层(5)下方引入相互独立的超结P柱(16)、超结N柱(17)；所述超结P柱(16)、超结N柱(17)满足电荷平衡要求，所述超结N柱(17)的掺杂浓度大于或等于N-漂移区(4)的掺杂浓度。
4.根据权利要求1所述的一种具有自偏置PMOS的分离栅TIGBT，在P型埋层(5)下方引入N型埋层(19)，N型埋层(19)的掺杂浓度大于N-漂移区(4)的掺杂浓度，引入的N型埋层(19)为空穴的积累提供了额外的势垒，改善了漂移区载流子浓度的分布，降低了器件的导通压降。
5.一种具有自偏置PMOS的分离栅TIGBT，包括：背面集电极金属(1)、位于背部集电极金属(1)之上并与其连接的P型集电区(2)、位于P型集电区(2)之上并与其连接的N型场阻止层(3)和位于N型场阻止层(3)之上并与其连接的N-漂移区(4)；位于N-漂移区(4)上部并与其连接的P型埋层(5)及N型电荷存储层(14)；位于N型电荷存储层上部并与其连接的P型基区(13)；位于P型埋层上部并与其连接的N型掺杂层(6)；位于N型掺杂层(6)上部并与其连接的P型掺杂层(7)；位于P型基区(13)上部相互独立且并排放置的N+发射区(11)及P+发射区(12)；位于P型埋层(5)上部、N型掺杂层(6)侧壁、P型掺杂层(7)侧壁、P型基区(13)侧壁、N+发射区(11)侧壁的沟槽结构，所述沟槽结构包括分离栅电极(91)，分离栅介质层(101)，栅电极(92)，栅介质层(102)，多晶硅隔离介质层(103)；位于与栅电极(92)上部、栅介质层(102)上部、多晶硅隔离介质层上部并与其连接的介质层(104)；位于P型掺杂区(7)上部、分离栅介质层(101)上部、分离栅电极(91)上部、介质层(104)上部、N+发射区(11)及P+发射区(12)上部并与其连接的发射极金属(8)；其特征在于，所述分离栅电极(91)通过分离栅介质层(101)和P型掺杂层(7)、N型掺杂层(6)、P型埋层(5)相连；所述栅电极(92)通过栅介质层(102)与N+发射极(102)、P型基区(13)、N-漂移区(4)相连；所述分离栅电极(91)的深度与栅电极(92)的深度相等；所述栅电极(92)的深度大于P型基区(13)的深度小于P型埋层(5)的深度；所述分离栅电极(91)通过多晶硅隔离介质层(104)与栅电极(92)相连；所述P型埋层(5)延伸到与沟槽和P型基区(13)交界面齐平；所述分离栅电极(91)与发射极金属(8)等电位。
6.根据权利要求5所述的一种具有自偏置PMOS的分离栅TIGBT，其特征在于：P型埋层(5)延伸到N型电荷存储层(14)下方。
7.根据权利要求5所述的一种具有自偏置PMOS的分离栅TIGBT，其特征在于：分离栅结构(91)和栅结构(92)下方侧壁的介质层较厚，分离栅结构(91)和栅结构(92)上方侧壁的介质层较薄。
8.一种具有自偏置PMOS的分离栅TIGBT的制作方法，包括以下步骤：
步骤1：采用N型轻掺杂单晶硅片作为器件的N-漂移区(4)，所选硅片厚度为300～600um，掺杂浓度为1013～1014个/cm3；
步骤2：在硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；
步骤3：在硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过离子注入P型杂质制得P型埋层(5)，离子注入的能量为200～500keV，注入剂量为1013～1014个/cm2，注入P型离子制得P型基区(13)，离子 注入能量为200～400keV，注入剂量为1013～1014个/cm2；
步骤4：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，进而在P型埋层(5)上刻蚀出沟槽；沟槽的深度大于P型基区(13)的深度，小于P型埋层(5)的深度；
步骤5：在1050℃～1150℃的O2气氛下在所述沟槽内壁淀积介质层，而后在750℃～950℃在所述介质层上淀积多晶硅，然后刻蚀掉U型多晶硅底部的多晶硅制得分离的多晶硅栅结构；
步骤6：1050℃～1150℃的O2气氛下在分离的多晶硅的空隙进行介质层的淀积，使得多晶硅间隙被介质填满；
步骤7：离子注入N型杂质制得N型掺杂层(6)，离子注入能量为200～400keV，注入剂量为1013～1014个/cm2，离子注入P型杂质制得P型掺杂层(7),离子注入能量200～400keV，注入剂量为1013～1014个/cm2，离子注入N型杂质的能量为30～60keV，注入剂量为1015～1016个/cm2，离子注入P型杂质的能量为60～80keV，注入剂量为1015～1016个/cm2，退火温度为900℃，时间为20～30分钟，制得相互接触且并排设置的N+发射区(11)和P+发射区(12)；
步骤8：在硅片正面淀积介质层，刻蚀并制作发射极金属(8)；
步骤9：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并退火制作器件的N型场阻止层(3)，N型场阻止层(3)的厚度为15～30微米，离子注入的能量为1500～2000keV，注入剂量为1013～1014个/cm2，退火温度为1200～1250℃，时间为300～600分钟；在N型场阻止层(3)背面注入P型杂质形成P型集电区(13)，注入能量为40～60keV，注入剂量为1012～1013个/cm2，在H2与N2混合的气氛下进行背面退火，温度为400～450℃，时间为20～30分钟；
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