CN115050815B - 一种自保护的半导体结构及制造方法 - Google Patents

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Abstract

本发明涉及一种自保护的半导体结构及制造方法，在第一导电类型外延内的第二导电类型柱顶部的第二导电类型体区中形成第一导电类型第一源区、第一导电类型第二源区、控制栅结构与虚栅结构，然后在第一导电类型外延层的上方依次形成第一绝缘介质层、多晶硅电压钳位结构、第二绝缘介质层与源极金属层，第一导电类型第一源区通过源极金属层与多晶硅电压钳位结构内的第二导电类型多晶硅区电连接，第一导电类型第二源区与多晶硅电压钳位结构内的第一导电类型多晶硅区电连接。本发明结构能够有效抑制控制栅结构两侧的电压过冲，保证器件的高可靠性。

Description

一种自保护的半导体结构及制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，尤其是一种自保护的半导体结构及制造方法。
背景技术
众所周知，MOS器件产品在应用中，器件本身的功率损耗由导通损耗及开关损耗两部分组成。随着结构设计以及工艺技术的持续改进，MOS器件的导通电阻已经得到极大的减小，相应的其导通损耗也随之大幅度降低。但是，在实际应用中，为了进一步提高电能转换效率，同时缩小系统体积，普遍采用的方法是提高MOS器件的开关频率。开关频率的提高意味着MOS器件的开关速度要不断增加，因此在高频的工作环境中，MOS器件的总损耗主要来源不再是导通损耗，而变成了开关损耗。MOS器件的开关损耗大小主要由器件的寄生电容决定。
一般情况下，寄生电容越大，所对应的开关损耗越大。影响MOS器件开关损耗的电容主要是输入电容Ciss。所谓输入电容，是指MOS器件栅源电容与栅漏电容之和，即Ciss=Cgs+Cgd。当栅极多晶硅与源极和漏极交叠区域较宽时，会导致产品的输入电容变大，进而Qg也会变大，进而会导致器件的开关损耗变大，影响产品的品质因数。
为了使得MOS器件更加适应于高频开关应用，提出了各种各样的改进结构图。专利CN111180521A中提出了一种级联型功率MOSFET器件结构，如图3所示，通过增加一个带有高电位的虚栅结构（由虚栅导电多晶硅09和栅氧层10构成），使得控制栅结构（由控制栅导电多晶硅08和栅氧层10构成）的宽度与深度大大缩小，控制栅结构与源极和漏极的交叠区域明显减小，最终能够显著降低Ciss。
但是，该级联型功率MOSFET器件在开关损耗方面获得绝对优势的同时，也带来了明显的局限性。在不断提高其开关速度的前提下，其控制栅结构附近会出现剧烈的动态雪崩现象，严重影响器件的电学特性以及可靠性，包括极端情况下的栅氧击穿失效，长期使用下的电学参数退化等等。
发明内容
发明的目的是克服级联功率MOSFET器件控制栅结构附近的电压过冲问题。提供一种自保护的半导体结构及其制造方法，该器件制造方法与现有半导体工艺兼容。
为实现以上技术目的，本发明的技术方案是：作为本发明的第一方面，提供一种自保护的半导体结构，包括从下至上依次层叠设置的漏极、第一导电类型衬底、第一导电类型外延层、第一绝缘介质层、多晶硅电压钳位结构、第二绝缘介质层与源极金属层；在所述第一导电类型外延层中设有第一导电类型柱与第二导电类型柱，所述第一导电类型柱与第二导电类型柱间隔分布，所述第一导电类型柱与第二导电类型柱从所述第一导电类型外延层的上表面向第一导电类型衬底延伸，在第二导电类型柱的顶部设有第二导电类型体区，所述第二导电类型体区中重掺杂形成第一导电类型第一源区和第一导电类型第二源区；在相邻的所述第一导电类型第一源区和第一导电类型第二源区之间设有控制栅结构；在所述第一导电类型第二源区远离所述第一导电类型第一源区的一侧设有虚栅结构；
在所述第一导电类型第一源区、第一导电类型第二源区、控制栅结构与虚栅结构的上方沉淀第一绝缘介质层；从所述第一绝缘介质层的上表面向下开设形成连接孔，所述连接孔向下延伸至所述第一导电类型第二源区中；在所述第一绝缘介质层的上表面沉淀形成多晶硅导电层，并填充所述连接孔，形成多晶硅电压钳位结构；
在所述多晶硅电压钳位结构的上方沉淀第二绝缘介质层，从所述第二绝缘介质层的上表面向下开设形成连接孔，所述连接孔向下延伸，穿过多晶硅电压钳位结构、第一绝缘介质层以及第一导电类型第一源区，至所述第二导电类型体区中，在所述连接孔中填充金属，所述金属还覆盖在第二绝缘介质层的表面形成源极金属层。
可选的，对于N型自保护的半导体结构，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型自保护的半导体结构，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
可选的，所述控制栅结构和虚栅结构均为平面栅结构或沟槽栅结构。
可选的，所述多晶硅电压钳位结构内重掺杂形成间隔分布的第一导电类型多晶硅区和第二导电类型多晶硅区。
可选的，所述第一导电类型第一源区通过源极金属层与所述第二导电类型多晶硅区电连接。
可选的，所述第一导电类型第二源区与所述第一导电类型多晶硅区电连接。
作为本发明的第二方面，提供一种自保护的半导体结构的制造方法，包括以下步骤：
步骤一：提供第一导电类型衬底，在所述第一导电类型衬底上生长第一导电类型外延层；
步骤二：选择性刻蚀所述第一导电类型外延层，形成多个从所述第一导电类型外延层的上表面向下延伸的深沟槽，所述深沟槽间隔分布；
步骤三：向所述深沟槽中填充第二导电类型半导体，形成第二导电类型柱，相邻第二导电类型柱之间的第一导电类型外延层为第一导电类型柱；
步骤四：向所述第二导电类型柱的顶部注入第二导电类型杂质并退火，形成第二导电类型体区；
步骤五：在所述控制栅结构与虚栅结构所在的区域热生长形成栅氧层并沉淀栅极导电多晶硅，经过选择性刻蚀后分别形成控制栅结构和虚栅结构；
步骤六：在第二导电类型体区中重掺杂，激活后形成第一导电类型第一源区和第一导电类型第二源区；使得所述控制栅结构位于相邻的所述第一导电类型第一源区和第一导电类型第二源区之间，所述虚栅结构位于所述第一导电类型第二源区远离所述第一导电类型第一源区的一侧；
步骤七：在所述第一导电类型第一源区、第一导电类型第二源区、控制栅结构与虚栅结构的上方沉淀第一绝缘介质层；从所述第一绝缘介质层的上表面向下开设形成连接孔，所述连接孔向下延伸至所述第一导电类型第二源区中；在所述连接孔中填充导电多晶硅，该导电多晶硅还覆盖在第一绝缘介质层表面形成导电多晶硅层；
步骤八：在上述导电多晶硅层中重掺杂，激活后在第一导电类型第一源区正上方的导电多晶硅层中形成第二导电类型多晶硅区，在第二导电类型多晶硅区两侧的导电多晶硅层中形成第一导电类型多晶硅区，所述第一导电类型第二源区通过上述连接孔中的导电多晶硅与第一导电类型多晶硅区连接，第一导电类型多晶硅区与第二导电类型多晶硅区构成多晶硅电压钳位结构；
步骤九：在所述多晶硅电压钳位结构的上方沉淀第二绝缘介质层，从所述第二绝缘介质层的上表面向下开设形成连接孔，所述连接孔向下延伸，穿过多晶硅电压钳位结构内的第二导电类型多晶硅区、第一绝缘介质层以及第一导电类型第一源区，至所述第二导电类型体区中；在所述连接孔中填充金属，所述金属还覆盖在第二绝缘介质层的表面形成源极金属层。
本发明与现有技术相比，具备以下优点：
（1）本发明结构与传统结构相比，能够有效抑制控制栅结构两侧的电压过冲，保证了器件的高可靠性。
（2）本发明结构不影响器件的直流参数。
（3）本发明的制造工艺与现有工艺兼容，降低制造成本。
附图说明
图1为本发明控制栅结构与虚栅结构均为平面栅的结构（对应实施例1）的剖视结构示意图。
图2为本发明控制栅结构与虚栅结构均为沟槽栅的结构（对应实施例2）的剖视结构示意图。
图3为传统沟槽栅级联型超结功率MOSFET的剖视结构示意图。
图4为本发明拓扑电路图。
图5为本发明控制栅结构与虚栅结构均为沟槽栅时器件导通时的电流路径图。
图6为本发明控制栅结构与虚栅结构都为沟槽栅时器件承受耐压时的电势分布图。
图7为传统沟槽栅级联型超结功率MOSFET承受耐压时的电势分布图。
图8为本发明结构与传统结构进行阻性开关测试时的开启波形对比图。
图9为本发明结构与传统结构进行阻性开关测试时的关断波形对比图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。其中相同的零部件用相同的附图标记表示。需要说明的是，下面描述中使用的词语“前”、“后”、“左”、“右”、“上”和“下”指的是附图中的方向。使用的词语“内”和“外”分别指的是朝向或远离特定部件几何中心的方向。
实施例1
参照图1，为以N型平面型超结功率半导体器件为例的一种自保护级联型的半导体结构，包括从下至上依次层叠设置的漏极01、N型衬底02、N型外延层、第一绝缘介质层11、多晶硅电压钳位结构18、第二绝缘介质层17与源极金属层14；所述漏极01的材料优选金属，所述N型衬底02的材料可以选择硅。
在所述N型外延层中设有N型柱03与P型柱04，N型柱03与P型柱04间隔分布，所述P型柱04从所述N型外延层的上表面向下延伸；所述P型柱04的顶部形成P型体区05，所述P型体区05中重掺杂形成N型第二源区12和N型第一源区13。
在相邻的所述N型第一源区13和N型第二源区12之间设有控制栅结构；在所述N型第二源区12远离所述N型第一源区13的一侧设有虚栅结构。具体地，所述控制栅结构和虚栅结构均为平面栅结构；其中，所述控制栅结构包括栅氧层10和控制栅导电多晶硅08，所述虚栅结构包括栅氧层10和虚栅导电多晶硅09。对于控制栅结构的栅氧层10，其设于所述N型第二源区12和N型第一源区13之间的所述P型体区05的上表面处；所述控制栅结构的控制栅导电多晶硅08设于所述控制栅结构的栅氧层10上。对于虚栅结构的栅氧层10，其设于所述N型第二源区12远离N型第一源区13一侧的P型体区05与N型柱03的表面上；所述虚栅结构的虚栅导电多晶硅09设于所述虚栅结构的栅氧层10上。
在所述N型第一源区13、N型第二源区12、控制栅结构与虚栅结构的上方沉淀第一绝缘介质层11，从所述第一绝缘介质层11的上表面向下开设形成连接孔，所述连接孔向下延伸至所述N型第二源区12中，在所述第一绝缘介质层11的上表面沉淀形成多晶硅导电层，并填充所述连接孔，形成多晶硅电压钳位结构18。
在所述多晶硅电压钳位结构18的上表面沉淀第二绝缘介质层17，从所述第二绝缘介质层17的上表面向下开设形成连接孔，所述连接孔向下延伸，穿过多晶硅电压钳位结构18、第一绝缘介质层11以及N型第一源区13，至所述P型体区05中，在所述连接孔中填充金属，所述金属还覆盖在第二绝缘介质层17的表面形成源极金属层14。
需要解释的是，所述多晶硅电压钳位结构18内重掺杂形成间隔分布的N型多晶硅区15和P型多晶硅区16，所述N型第二源区12与所述N型多晶硅区15电连接，所述N型第一源区13通过源极金属层14与所述P型多晶硅区16电连接。
通过以上描述以及附图1，可以理解的是，所述多晶硅电压钳位结构18处于所述第一绝缘介质层11表面，且所述多晶硅电压钳位结构18中只有所述P型多晶硅区16与源极金属层14电连接，所述多晶硅电压钳位结构18中的N型多晶硅区15与源极金属层14不接触。
本实施例中虚栅结构与控制栅结构均为平面栅结构，控制栅结构与虚栅结构之间还存在N型第二源区12，第二源区12上还要设有接触孔，这使得器件的元胞尺寸进一步增加，因此本实施例适用于元胞尺寸较大的高压器件。
本实施例的制造方法，包括以下步骤：
步骤一：提供N型衬底，在所述N型衬底上生长N型外延层；
步骤二：选择性刻蚀所述N型外延层，形成多个从所述N型外延层的上表面向下延伸的深沟槽，所述深沟槽间隔分布；
步骤三：向所述深沟槽中填充P型硅，形成P型柱，相邻P型柱之间的N型外延层为N型柱；
步骤四：向所述P型柱的顶部注入P型杂质并退火，形成P型体区；
步骤五：在所述控制栅结构与虚栅结构所在的区域热生长形成栅氧层并沉淀导电多晶硅，经过选择性刻蚀后分别形成控制栅结构和虚栅结构；
步骤六：在P型体区中重掺杂，激活后形成N型第二源区与N型第一源区；使得所述控制栅结构位于相邻的所述N型第二源区和N型第一源区之间，所述虚栅结构位于所述N型第二源区远离所述N型第一源区的一侧；
步骤七：在所述N型第一源区、N型第二源区、控制栅结构与虚栅结构的上方沉淀第一绝缘介质层；从所述第一绝缘介质层的上表面向下开设形成连接孔，所述连接孔向下延伸至所述N型第二源区中；在所述连接孔中填充导电多晶硅，该导电多晶硅还覆盖在第一绝缘介质层表面形成导电多晶硅层；
步骤八：在上述导电多晶硅层中重掺杂，激活后在N型第一源区正上方的导电多晶硅层中形成P型多晶硅区，在P型多晶硅区两侧的导电多晶硅层中形成N型多晶硅区，所述N型第二源区通过上述连接孔中的导电多晶硅与N型多晶硅区连接，N型多晶硅区与P型多晶硅区构成多晶硅电压钳位结构；
步骤九：在所述多晶硅电压钳位结构的上方沉淀第二绝缘介质层，从所述第二绝缘介质层的上表面向下开设形成连接孔，所述连接孔向下延伸，穿过多晶硅电压钳位结构内的P型多晶硅区、第一绝缘介质层以及N型第一源区，至所述P型体区中；在所述连接孔中填充金属，所述金属还覆盖在第二绝缘介质层的表面形成源极金属层。
实施例2
参照图2，为以N型沟槽型超结功率半导体器件为例的一种自保护的半导体结构，包括从下至上依次层叠设置的漏极01、N型衬底02、N型外延层、第一绝缘介质层11、多晶硅电压钳位结构18、第二绝缘介质层17与源极金属层14；所述漏极01的材料优选金属，所述N型衬底02的材料可以选择硅。
在所述N型外延层中设有N型柱03与P型柱04，N型柱03与P型柱04间隔分布，所述P型柱04从所述N型外延层的上表面向下延伸；所述P型柱04与N型柱03的顶部形成P型体区05，所述P型体区05中重掺杂形成N型第一源区13和N型第二源区12。
在相邻的所述N型第一源区13和N型第二源区12之间设有控制栅结构；在所述N型第二源区12远离所述N型第一源区13的一侧设有虚栅结构。具体地，所述控制栅结构和虚栅结构均为沟槽栅结构；在所述N型第二源区12和N型第一源区13之间的P型体区05中，开设有控制栅沟槽07；所述控制栅沟槽07中填充有所述控制栅结构的控制栅导电多晶硅08；在所述控制栅结构的控制栅导电多晶硅08与控制栅沟槽07的内壁之间，设有所述控制栅结构的栅氧层10；在所述N型第二源区12远离所述N型第一源区13一侧的P型体区05内开设有虚栅沟槽06，所述虚栅沟槽06穿透P型体区05进入N型柱03内；所述虚栅沟槽06中填充有所述虚栅结构的虚栅导电多晶硅09；在所述虚栅结构的虚栅导电多晶硅09与所述虚栅沟槽06的内壁之间，设有所述虚栅结构的栅氧层10。
在所述N型第一源区13、N型第二源区12、控制栅结构与虚栅结构的上方沉淀第一绝缘介质层11，从所述第一绝缘介质层11的上表面向下开设形成连接孔，所述连接孔向下延伸至所述N型第二源区12中。在所述第一绝缘介质层11的上表面沉淀形成多晶硅导电层，并填充所述连接孔，形成多晶硅电压钳位结构18。
在所述多晶硅电压钳位结构18的上表面沉淀第二绝缘介质层17，从所述第二绝缘介质层17的上表面向下开设形成连接孔，所述连接孔向下延伸，穿过多晶硅电压钳位结构18、第一绝缘介质层11以及N型第一源区13，至所述P型体区05中，在所述连接孔中填充金属，所述金属还覆盖在第二绝缘介质层17的表面形成源极金属层14。
需要解释的是，所述多晶硅电压钳位结构18内重掺杂形成间隔分布的N型多晶硅区15和P型多晶硅区16，所述N型第二源区12与所述N型多晶硅区15电连接，所述N型第一源区13通过源极金属层14与所述P型多晶硅区16电连接。
通过以上描述以及附图2可以理解的是，所述多晶硅电压钳位结构18处于所述第一绝缘介质层11表面，且所述多晶硅电压钳位结构18中只有所述P型多晶硅区16与源极金属层14电连接，所述N型多晶硅区15与源极金属层14不接触。
本实施例2中虚栅与控制栅均为沟槽栅结构，沟槽栅结构能够减小元胞宽度，提高器件的电流密度，降低器件的导通电阻，本实施例可用于中低压功率器件中。
本实施例中制造多晶硅电压钳位结构18的步骤与实施例1相同。
基于以上实施例，本发明的工作原理为：
图4为本发明的抽象拓扑电路图，对于实施例1与实施例2，虚栅结构、N型第一源区和N型柱形成第一增强型MOS；对于控制栅结构、N型第二源区和N型第一源区形成第二增强型MOS，N型第二源区为第二增强型MOS的漏极，N型第一源区为第二增强型MOS的源极。所述多晶硅电压钳位结构并联在第二增强型MOS漏源两侧。从图4中可以看到，第一增强型MOS的沟道处于常开启状态，第二增强型MOS的沟道受控制栅结构控制。在沟道组成上，第一增强型MOS与第二增强型MOS属于串联结构，所以整个器件电流导通与否实质上受第二增强型MOS控制。
在控制栅结构上加零电位时，第二增强型MOS沟道处于关闭状态，整个器件没有电流流动。同时，由于第一增强型MOS与第二增强型MOS共用一个P型体区，P型体区恒定接低电位，当器件的漏极接高电压时，与P型体区相连的P型柱首先与N型柱相互耗尽承受反偏电压。如图6为本发明控制栅结构与虚栅结构都为沟槽栅时器件承受耐压时的电势分布图，如图7为传统沟槽栅级联型超结承受耐压时的电势分布图，两者的电势分布没有明显区别。
在控制栅结构上施加高电位时，第二增强型MOS开启，这使得N型第二源区的电位迅速下降至零电位，当虚栅结构的电位比N型第二源区电位高出一个第一增强型MOS的阈值时，所述第一增强型MOS进入开启状态，整个器件进入导通状态。参照图5，为本发明控制栅结构与虚栅结构都为沟槽栅时器件导通时的电流路径图，电流先流过虚栅沟槽的侧壁，然后经过N型第二源区，接着流过控制栅沟槽的底部，再流经N型第一源区，最后电流进入源极金属层。
在控制栅极开启速度很快的时候，在第二增强型MOS两端产生很高的电压过冲，会导致第二增强型MOS出现动态雪崩，严重影响器件电学性能以及可靠性，本发明在第二增强型MOS漏源两侧并联一个多晶硅电压钳位结构，合理掺杂多晶硅电压钳位结构的N型多晶硅区和P型多晶硅区，使其击穿电压低于第二增强型MOS的击穿电压。当器件在快速开关过程中，如图8与图9所示，第二增强型MOS两端产生的电压过冲就会被所述多晶硅电压钳位结构所钳位，从而实现对第二增强型MOS的保护。
所属领域的普通技术人员应当理解：以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的主旨之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种自保护的半导体结构，其特征在于，包括从下至上依次层叠设置的漏极、第一导电类型衬底、第一导电类型外延层、第一绝缘介质层、多晶硅电压钳位结构、第二绝缘介质层与源极金属层；在所述第一导电类型外延层中设有第一导电类型柱与第二导电类型柱，所述第一导电类型柱与第二导电类型柱间隔分布，所述第一导电类型柱与第二导电类型柱从所述第一导电类型外延层的上表面向第一导电类型衬底延伸，在第二导电类型柱的顶部设有第二导电类型体区，所述第二导电类型体区中重掺杂形成第一导电类型第一源区和第一导电类型第二源区；在相邻的所述第一导电类型第一源区和第一导电类型第二源区之间设有控制栅结构；在所述第一导电类型第二源区远离所述第一导电类型第一源区的一侧设有虚栅结构；
在所述第一导电类型第一源区、第一导电类型第二源区、控制栅结构与虚栅结构的上方沉淀第一绝缘介质层；从所述第一绝缘介质层的上表面向下开设形成连接孔，所述连接孔向下延伸至所述第一导电类型第二源区中；在所述第一绝缘介质层的上表面沉淀形成多晶硅导电层，并填充所述连接孔，形成多晶硅电压钳位结构；
在所述多晶硅电压钳位结构的上方沉淀第二绝缘介质层，从所述第二绝缘介质层的上表面向下开设形成连接孔，所述连接孔向下延伸，穿过多晶硅电压钳位结构、第一绝缘介质层以及第一导电类型第一源区，至所述第二导电类型体区中，在所述连接孔中填充金属，所述金属还覆盖在第二绝缘介质层的表面形成源极金属层；
所述多晶硅电压钳位结构内重掺杂形成间隔分布的第一导电类型多晶硅区和第二导电类型多晶硅区；所述第一导电类型第一源区通过源极金属层与所述第二导电类型多晶硅区电连接；所述第一导电类型第二源区与所述第一导电类型多晶硅区电连接。
2.如权利要求1所述的一种自保护的半导体结构，其特征在于，对于N型自保护的半导体结构，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型自保护的半导体结构，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
3.如权利要求1所述的一种自保护的半导体结构，其特征在于，所述控制栅结构和虚栅结构均为平面栅结构或沟槽栅结构。
4.一种自保护的半导体结构的制造方法，基于权利要求1-3任一项所述的一种自保护的半导体结构，其特征在于，包括以下步骤：
步骤一：提供第一导电类型衬底，在所述第一导电类型衬底上生长第一导电类型外延层；
步骤二：选择性刻蚀所述第一导电类型外延层，形成多个从所述第一导电类型外延层的上表面向下延伸的深沟槽，所述深沟槽间隔分布；
步骤三：向所述深沟槽中填充第二导电类型半导体，形成第二导电类型柱，相邻第二导电类型柱之间的第一导电类型外延层为第一导电类型柱；
步骤四：向所述第二导电类型柱的顶部注入第二导电类型杂质并退火，形成第二导电类型体区；
步骤五：在所述控制栅结构与虚栅结构所在的区域热生长形成栅氧层并沉淀栅极导电多晶硅，经过选择性刻蚀后分别形成控制栅结构和虚栅结构；
步骤六：在第二导电类型体区中重掺杂，激活后形成第一导电类型第一源区和第一导电类型第二源区；使得所述控制栅结构位于相邻的所述第一导电类型第一源区和第一导电类型第二源区之间，所述虚栅结构位于所述第一导电类型第二源区远离所述第一导电类型第一源区的一侧；
步骤七：在所述第一导电类型第一源区、第一导电类型第二源区、控制栅结构与虚栅结构的上方沉淀第一绝缘介质层；从所述第一绝缘介质层的上表面向下开设形成连接孔，所述连接孔向下延伸至所述第一导电类型第二源区中；在所述连接孔中填充导电多晶硅，该导电多晶硅还覆盖在第一绝缘介质层表面形成导电多晶硅层；
步骤八：在上述导电多晶硅层中重掺杂，激活后在第一导电类型第一源区正上方的导电多晶硅层中形成第二导电类型多晶硅区，在第二导电类型多晶硅区两侧的导电多晶硅层中形成第一导电类型多晶硅区，所述第一导电类型第二源区通过上述连接孔中的导电多晶硅与第一导电类型多晶硅区连接，第一导电类型多晶硅区与第二导电类型多晶硅区构成多晶硅电压钳位结构；
步骤九：在所述多晶硅电压钳位结构的上方沉淀第二绝缘介质层，从所述第二绝缘介质层的上表面向下开设形成连接孔，所述连接孔向下延伸，穿过多晶硅电压钳位结构内的第二导电类型多晶硅区、第一绝缘介质层以及第一导电类型第一源区，至所述第二导电类型体区中；在所述连接孔中填充金属，所述金属还覆盖在第二绝缘介质层的表面形成源极金属层。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040173867A1 (en) * 2003-03-07 2004-09-09 Beigel Kurt D. Bulk-isolated PN diode and method of forming a bulk-isolated PN diode
CN105977160A (zh) * 2016-06-06 2016-09-28 北京时代民芯科技有限公司 一种高可靠的vdmos输入端静电泄露的制造方法
CN111180521A (zh) * 2020-03-10 2020-05-19 无锡新洁能股份有限公司 一种降低开关损耗的半导体结构及制造方法
CN114038906A (zh) * 2021-12-13 2022-02-11 广微集成技术（深圳）有限公司 一种肖特基二极管及其制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040173867A1 (en) * 2003-03-07 2004-09-09 Beigel Kurt D. Bulk-isolated PN diode and method of forming a bulk-isolated PN diode
CN105977160A (zh) * 2016-06-06 2016-09-28 北京时代民芯科技有限公司 一种高可靠的vdmos输入端静电泄露的制造方法
CN111180521A (zh) * 2020-03-10 2020-05-19 无锡新洁能股份有限公司 一种降低开关损耗的半导体结构及制造方法
CN114038906A (zh) * 2021-12-13 2022-02-11 广微集成技术（深圳）有限公司 一种肖特基二极管及其制备方法

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