CN114038906A - 一种肖特基二极管及其制备方法 - Google Patents
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Abstract
本发明公开一种肖特基二极管及其制备方法，肖特基二极管包括衬底；中间层设于衬底的上侧，中间层包括外延层和氧化层，中间层的上部形成有多个沟槽，多个沟槽包括多个位于终端区的终端区沟槽，各沟槽具有对应外延层的第一内壁，第一内壁上设有栅氧化层，栅氧化层限定出通道；多个第一多晶硅结构对应填充在多个通道内；第二多晶硅结构对应相邻两个第一多晶硅结构之间的区域设置，且各第二多晶硅结构的两端分别与两个第一多晶硅结构接触，以形成串联的多晶硅PN结，多晶硅PN结的击穿电压小于外延层的击穿电压。本发明通过串联的多晶硅PN结钳位终端区沟槽内的第一多晶硅结构的电位，从而使整个器件的击穿电压稳定，进而使器件的可靠性高。
Description
技术领域
本发明涉及半导体器件技术领域，特别涉及一种肖特基二极管及其制备方法。
背景技术
肖特基二极管是利用金属与半导体接触形成的金属-半导体势垒原理制作的，因其具有较低的导通压降和较快的开关频率作为功率整流装置广泛应用于开关电源和其他要求高速功率开关设备中。肖特基二极管的特性主要受肖特基接触势垒的影响，例如其反向击穿电压、反向漏电流和正向导通压降等均与选用肖特基金属的势垒大小有关。
肖特基自身的势垒降低效应会使得肖特基在高压时会产生较大的漏电流，且由于有源区边缘结构的不对称，当器件处于反向阻断时，器件边缘电场集中，使得器件在边缘提前击穿，也即，肖特基二极管器件由于终端区域耐压低于有源区耐压，从而使器件耐压和可靠性降低。目前肖特基二极管常用的终端结构有场限环、宽槽终端、浮空沟槽环等终端结构，这些结构通过对有源区边界的扩展，即增加芯片的终端结构来实现器件终端耐压与有源区耐压一致，进而实现器件的反向阻断能力。
其中，浮空沟槽环终端结构因与有源区沟槽结构相对一致，在第一步光刻刻蚀沟槽时，容易将终端沟槽深度与有源区沟槽深度控制一致，工艺简单方便而得到广泛应用。然而，这种常规浮空沟槽环终端结构的耐压稳定性低，从而降低了肖特基二极管的可靠性。
发明内容
本发明的主要目的是提出一种肖特基二极管及其制备方法，旨在提供一种耐压和可靠性高的肖特基二极管。
为实现上述目的，本发明提出一种肖特基二极管，所述肖特基二极管包括：
衬底；
中间层，设于所述衬底的上侧，所述中间层包括外延层和位于外延层的上侧的氧化层，所述中间层的上部形成有多个沟槽，所述多个沟槽包括至少一个位于有源区的有源区沟槽和多个位于终端区的终端区沟槽，各所述沟槽具有对应所述外延层的第一内壁，所述第一内壁上设有栅氧化层，所述栅氧化层限定出通道；
多个第一多晶硅结构，对应填充在多个所述通道内；
至少两个间隔设置的第二多晶硅结构，设于所述终端区的所述中间层上，各所述第二多晶硅结构对应相邻两个第一多晶硅结构之间的区域设置，且各所述第二多晶硅结构的两端分别与所述两个第一多晶硅结构接触，以形成串联的多晶硅PN结，所述多晶硅PN结的击穿电压小于所述外延层的击穿电压。
可选地，所述外延层为N型轻掺杂单晶硅层，掺杂浓度为1013～1018cm-3。
可选地，所述第一多晶硅结构为N型重掺杂多晶硅，掺杂浓度为1017～1020cm-3。
可选地，所述第二多晶硅结构为P型轻掺杂多晶硅，掺杂浓度为1013～1015cm-3。
可选地，所述栅氧化层的厚度为
可选地，多个所述终端区沟槽中，距离所述有源区最远的一个为截止环沟槽，其余为第一终端槽，每两个所述第一终端槽之间的间距为0.5～2μm。
可选地，所述肖特基二极管还包括：
钝化层，设于所述第一多晶硅结构和所述第二多晶硅结构的上侧，且所述钝化层的两端显露出部分第一多晶硅结构；
势垒金属层，设于所述中间层和所述钝化层的上侧，所述势垒金属层具有对应所述钝化层的第一金属层单元，所述第一金属层单元设有贯穿至所述钝化层上表面的凹槽。
进一步地，本发明还提出一种如上所述的肖特基二极管的制备方法，所述制备方法包括以下步骤：
S10、提供衬底，并在衬底的上侧制备外延层；
S20、在所述外延层的上侧制备氧化层，以形成中间层；
S30、在所述中间层上光刻、刻蚀以形成多个沟槽，各所述沟槽具有对应所述外延层的第一内壁；
S40、在所述第一内壁上制备栅氧化层，所述栅氧化层限定出通道；
S50、在多个所述通道内对应制备多个第一多晶硅结构；
S60、在位于所述终端区的所述中间层的上侧制备至少两个间隔设置的第二多晶硅结构。
可选地，步骤S60包括：
S61、在所述中间层的上侧进行多晶硅沉积，在多晶硅沉积过程中原位掺杂硼，以形成P型多晶硅；
S62、对所述P型多晶硅进行光刻、刻蚀，以去除所述有源区上侧的所述P型多晶硅、以及所述终端区上侧的部分所述P型多晶硅，得到至少两个第二多晶硅结构。
可选地，步骤S60包括：
S61、在所述中间层上侧进行多晶硅沉积，得到多晶硅，然后采用离子注入的方式在所述多晶硅上掺杂硼，退火，以形成P型多晶硅；
S62、对所述P型多晶硅进行光刻、刻蚀，以去除所述有源区上侧的所述P型多晶硅、以及所述终端区上侧的部分所述P型多晶硅，得到至少两个第二多晶硅结构。
本发明的技术方案中，通过在多个第一多晶硅结构的上侧设置第二多晶硅结构，并使各所述第二多晶硅结构的两端分别与所述两个第一多晶硅结构接触，以形成串联的多晶硅PN结，且多晶硅PN结的击穿电压小于外延层的击穿电压，如此，当肖特基二极管器件反向击穿时，多晶硅PN结先于外延层被击穿，使终端区沟槽内的第一多晶硅结构钳位，从而使整个肖特基二极管器件的击穿电压稳定，进而使器件的可靠性高；同时，增加的第二多晶硅终端结构因表面电位均匀分布也提高了器件的终端耐压，因此，本发明提供的肖特基二极管的耐压和可靠性高。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为现有的肖特基二极管的结构示意图；
图2为本发明提供的肖特基二极管的一实施例的结构示意图；
图3为本发明提出的肖特基二极管的制备方法的一实施例的部分制备过程示意图；
图4为本发明提出的肖特基二极管的制备方法的一实施例的部分制备过程示意图。
附图标号说明：
| 标号 | 名称 | 标号 | 名称 |
| 1 | 衬底 | 8 | 势垒金属层 |
| 2 | 外延层 | 91 | 有源区沟槽 |
| 3 | 氧化层 | 92 | 终端区沟槽 |
| 4 | 栅氧化层 | 921 | 第一终端槽 |
| 5 | 第一多晶硅结构 | 921a | 浮空终端槽 |
| 6 | 第二多晶硅结构 | 922 | 截止环沟槽 |
| 7 | 钝化层 |
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，全文中出现的“和/或”的含义，包括三个并列的方案，以“A和/或B”为例，包括A方案、或B方案、或A和B同时满足的方案。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
现有的含有浮空沟槽环终端结构的肖特基二极管的结构如图1所示，其中，虚线左侧为有源区，右侧为终端区，肖特基二极管包括自下往上依次设置的衬底1、外延层2、氧化层3、栅氧化层4、第一多晶硅结构5、钝化层7、势垒金属层8，其中，终端区沟槽92中从左至右的第2个和第3个沟槽是悬浮的，将其命名为浮空终端槽921a，浮空终端槽921a并未与外延层2或势垒金属层8接触，因此，其电位是不确定的(即没有电位)。当肖特基二极管器件处于反向阻断时，浮空终端槽921a底部电场集中，体硅(即外延层2)中的热载流子容易在强电场作用下进入浮空终端槽921a中的栅氧化层4，从而会影响到浮空终端槽921a中的第一多晶硅电极的电位，进而影响器件电场的分布，使得器件击穿电压增大或者减小，也即击穿电压产生变化，降低器件可靠度。
鉴于此，本发明提出一种肖特基二极管，通过串联的多晶硅PN结钳位终端区沟槽92内的第一多晶硅结构5的电位，从而使整个器件的击穿电压稳定，进而使器件的可靠性高。图2至图4为本发明提供的肖特基二极管的一实施例，图中，虚线左侧为有源区，虚线右侧为终端区，N+指的是N型重掺杂，N-指的是N型轻掺杂，P-指的是P型轻掺杂。请结合参阅图2至图4，在本实施例中，所述肖特基二极管包括衬底1、中间层、多个第一多晶硅结构5和至少两个间隔设置的第二多晶硅结构6，其中，所述中间层设于所述衬底1的上侧，所述中间层包括外延层2和位于外延层2的上侧的氧化层3，所述中间层的上部形成有多个沟槽，所述多个沟槽包括至少一个位于有源区的有源区沟槽91和多个位于终端区的终端区沟槽92，各所述沟槽具有对应所述外延层2的第一内壁，所述第一内壁上设有栅氧化层4，所述栅氧化层4限定出通道；多个第一多晶硅结构5对应填充在多个所述通道内；第二多晶硅结构6设于所述终端区的所述中间层上，各所述第二多晶硅结构6对应相邻两个第一多晶硅结构5之间的区域设置，且各所述第二多晶硅结构6的两端分别与所述两个第一多晶硅结构5接触，以形成串联的多晶硅PN结，所述多晶硅PN结的击穿电压小于所述外延层2的击穿电压。
本发明的技术方案中，通过在多个第一多晶硅结构5的上侧设置第二多晶硅结构6，并使各所述第二多晶硅结构6的两端分别与所述两个第一多晶硅结构5接触，以形成串联的多晶硅PN结，且多晶硅PN结的击穿电压小于外延层2的击穿电压，如此，当肖特基二极管器件反向击穿时，多晶硅PN结先于外延层2被击穿，使终端区沟槽92内的第一多晶硅结构5钳位，从而使整个肖特基二极管器件的击穿电压稳定，进而使器件的可靠性高；同时，增加的第二多晶硅终端结构因表面电位均匀分布也提高了器件的终端耐压，因此，本发明提供的肖特基二极管的耐压和可靠性高；此外，本发明提出的肖特基二极管的制备方法易于与传统肖特基二极管制备工艺相兼容，节约成本。
也即，本发明通过第二多晶硅结构6的设计，使其与第一多晶硅结构5串联形成了多晶硅PN结，同时使多晶硅PN结比外延层2先被击穿，避免了外延层2体硅击穿时热载流子从终端区沟槽92底部进入栅氧化层4后，影响终端区沟槽92内第一多晶硅结构5的电位和外延层2电场分布，使得器件击穿电压不稳。
在本实施例中，在N+衬底1上形成N型轻掺杂外延层2，较优地，所述外延层2为N型轻掺杂单晶硅层，掺杂浓度为1013～1018cm-3。
所述第一多晶硅结构5和所述第二多晶硅结构6接触，形成串联的多晶硅PN结，也即，所述第一多晶硅结构5和所述第二多晶硅结构6的其中之一为N型多晶硅，其中另一为P型多晶硅。较优地，所述第一多晶硅结构5和所述第二多晶硅结构6的其中之一为重掺杂多晶硅，其中另一为轻掺杂多晶硅。本发明不限制所述第一多晶硅结构5的具体种类，第一多晶硅结构5可以是N型重掺杂(对应的第二多晶硅结构6为P型轻掺杂)、可以是P型重掺杂(对应的第二多晶硅结构6为N型轻掺杂)、可以是N型轻掺杂(对应的第二多晶硅结构6为P型重掺杂)等。
由于在本实施例中，外延层2为N型轻掺杂单晶硅层，因此，较优地，所述第一多晶硅结构5为N型重掺杂多晶硅结构。进一步地，所述N型重掺杂多晶硅结构的掺杂浓度为1017～1020cm-3。
通过调整所述第二多晶硅结构6的掺杂浓度，可以调整串联的多晶硅PN结的击穿电压，从而可以调整终端区沟槽92中的第一多晶硅结构5的电位，进而可以固定原本受热载流子影响的第一多晶硅结构5的电位。在本实施例中，所述第二多晶硅层为P型轻掺杂多晶硅层，掺杂浓度为1013～1015cm-3。
多个终端区沟槽92中，距离有源区最远的一个为截止环沟槽921a，其余为第一终端槽921。位于最右侧的第二多晶硅结构6的两端分别与第一终端槽921和截止环沟槽922接触，可以理解的是，这个位于最右侧的第二多晶硅结构6的中间是断开的，不然会造成短路，因此，与第二多晶硅结构6形成多晶硅PN结的主要是第一终端槽921。本发明不限制所述第一终端槽921的具体个数，其具体个数与所需的多晶硅PN结二极管的击穿电压有关，但其至少要为两个，如此，才能形成串联的PN结，从而钳位终端区沟槽92中的第一多晶硅结构5(即第一多晶硅电极)的电位。也即，第二多晶硅结构6至少设有2个，其中一个的两端分别与两个第一终端槽921接触，另一个的两端分别与第一终端槽921和截止环沟槽922接触。在本实施例中，所述第一终端槽921设有3个，形成了NPNPN型结构。在上述掺杂浓度下和第一终端槽921个数下，外延层2的击穿电压小于多晶硅PN结的击穿电压，从而使多晶硅PN结先于外延层2被击穿。
可以理解的是，终端区沟槽92中，从左至右的第2个和第3个沟槽是悬浮的，将其命名为浮空终端槽921a，浮空终端槽921a并未与外延层2或势垒金属层8接触，因此，其电位是不确定的(即没有电位)。本发明通过形成串联的多晶硅PN结，且使多晶硅PN结的击穿电压略小于外延层2的击穿电压，从而使多晶硅PN结击穿早于外延层2击穿，进而固定浮空终端槽921a中的第一多晶硅电极的电位。也即，本发明通过固定浮空终端槽921a的电位，使电场不会发生变化，从而固定终端区沟槽92的电位，进而固定肖特基二极管器件的击穿电压，提高器件可靠性。
对于终端区MESA的宽度(每2个第一终端槽921之间的间距)，本发明也不做限制，其具体宽度跟其沟槽深度有关，沟槽深度越深，MESA宽度需要越大。在本实施例中，每两个所述第一终端槽921之间的间距为0.5～2μm，如此，终端区结构的物理性能好。
本发明不限制栅氧化层44的厚度，优选地，所述栅氧化层44的厚度为
其中，单位
为埃，
上述厚度下，器件的可靠性好。
进一步地，所述肖特基二极管还包括钝化层7和势垒金属层8，所述钝化层7设于所述第一多晶硅结构5和第二多晶硅结构6上，且所述钝化层7的两端显露出部分第一多晶硅结构5，所述势垒金属层8设于所述中间层和所述钝化层7上，所述势垒金属层8具有对应所述钝化层7的第一金属层单元，所述第一金属层单元设有贯穿至所述钝化层7上表面的凹槽。如此，左侧的第1个终端区沟槽92与势垒金属层8接触，截止环沟槽922通过金属层与外延层2接触，且位于最右侧的第二多晶硅结构6的中间是断开的，不然会造成短路。
此外，本发明还提出一种如上所述的肖特基二极管的制备方法，请参阅图3和图4，可以理解的是，制备过程为图3a→3b→3c→4d→4e→4f→4g，在本实施例中，所述肖特基二极管的制备方法包括以下步骤：
步骤S10、提供衬底1，并在衬底1的上侧制备外延层2。
其中，提供的衬底1为N+型单晶硅。外延层2为N-型单晶硅，且掺杂浓度为1013～1018cm-3。
步骤S20、在所述外延层2的上侧制备氧化层3，以形成中间层。
具体地，请参阅图3a所示，在外延层2上生长一层氧化层3，作为后续沟槽刻蚀的阻挡层。其中，氧化层3的厚度优选为
在上述厚度下，阻挡效果好。更优选地，氧化层3的厚度为
步骤S30、在所述中间层上光刻、刻蚀以形成多个沟槽，各所述沟槽具有对应所述外延层2的第一内壁。
对于光刻、刻蚀形成沟槽的方法，可采用本领域的常规步骤制备。经步骤S30处理后的形貌如图3b所示，其中，虚线左侧是有源区，虚线右侧为终端区。
步骤S40、在所述第一内壁上制备栅氧化层4，所述栅氧化层4限定出通道。
采用热氧化工艺，形成栅氧化层4，且栅氧化层4的厚度为
经步骤S40处理后的形貌如图3c所示。
步骤S50、在多个所述通道内对应制备多个第一多晶硅结构5。
在沟槽内进行多晶硅沉积，多晶硅沉积过程中进行原位掺杂，掺杂离子浓度为1017～1020cm-3，掺杂元素为磷或砷，形成了N型重掺杂多晶硅，然后进行反刻，以除去多余的N型重掺杂多晶硅，得到了仅设置在通道内的第一多晶硅结构5，其形貌如图4d所示。其中，反刻是在想要把某一层膜的总的厚度减小时采用的工艺。
步骤S60、在位于所述终端区的所述中间层的上侧制备至少两个间隔设置的第二多晶硅结构6。
在一实施例中，步骤S60包括：
步骤S61、在所述中间层的上侧进行多晶硅沉积，在多晶硅沉积过程中原位掺杂硼，以形成P型多晶硅。
具体地，在图4d所述的结构上进行多晶硅沉积，在多晶硅沉积过程中原位掺杂硼，掺杂离子浓度为1013～1015cm-3，得到P型轻掺杂多晶硅。
步骤S62、对所述P型多晶硅进行光刻、刻蚀，以去除有源区上侧的所述P型多晶硅、以及所述终端区上侧的部分P型多晶硅，得到至少两个第二多晶硅结构6。
步骤S62处理得到的第二多晶硅结构6如图4e所示，第二多晶硅结构6之间相互分离。
在另一实施例中，步骤S60包括：
步骤S61、在所述中间层上侧进行多晶硅沉积，得到多晶硅，然后采用离子注入的方式在所述多晶硅上掺杂硼，退火，以形成P型多晶硅；
具体地，在图4d所示的结构上进行多晶硅沉积，得到多晶硅，然后采用离子注入再退火的方式掺杂硼，掺杂离子浓度为1013～1015cm-3，得到P型轻掺杂多晶硅。
步骤S62、对所述P型多晶硅进行光刻、刻蚀，以去除有源区上侧的所述P型多晶硅、以及所述终端区上侧的部分P型多晶硅，得到至少两个第二多晶硅结构6。
进一步地，在步骤S60之后还包括以下步骤：
步骤S70、在第一多晶硅结构5和第二多晶硅结构6上制备钝化层7。
具体地，在图4e所示的结构上沉积钝化层7，然后进行有源区以及终端截止环的接触孔(图中未示出)刻蚀，其形貌如图4f所示。制备得到的钝化层7包裹着串联的多晶硅PN结二极管，其中，N型以及P型区域的个数由终端区沟槽92个数确定，在本实施例中，形成的是NPNPN型结构。本发明不限制制备所述钝化层7的具体材料，可以是BPSG(硼磷硅玻璃)、也可以是TEOS(正硅酸乙酯)等。
步骤S80、在中间层上制备势垒金属层8。
具体地，在图4f所示的结构上溅射势垒金属，所述势垒金属层8具有对应所述钝化层7的第一金属层单元，然后对第一金属层单元进行光刻刻蚀，得到贯穿至钝化层7上表面的凹槽，其形貌如图4g所示。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。
Claims (10)
1.一种肖特基二极管，其特征在于，包括：
衬底；
中间层，设于所述衬底的上侧，所述中间层包括外延层和位于外延层的上侧的氧化层，所述中间层的上部形成有多个沟槽，所述多个沟槽包括至少一个位于有源区的有源区沟槽和多个位于终端区的终端区沟槽，各所述沟槽具有对应所述外延层的第一内壁，所述第一内壁上设有栅氧化层，所述栅氧化层限定出通道；
多个第一多晶硅结构，对应填充在多个所述通道内；
至少两个间隔设置的第二多晶硅结构，设于所述终端区的所述中间层上，各所述第二多晶硅结构对应相邻两个第一多晶硅结构之间的区域设置，且各所述第二多晶硅结构的两端分别与所述两个第一多晶硅结构接触，以形成串联的多晶硅PN结，所述多晶硅PN结的击穿电压小于所述外延层的击穿电压。
2.如权利要求1所述的肖特基二极管，其特征在于，所述外延层为N型轻掺杂单晶硅层，掺杂浓度为1013～1018cm-3。
3.如权利要求1所述的肖特基二极管，其特征在于，所述第一多晶硅结构为N型重掺杂多晶硅，掺杂浓度为1017～1020cm-3。
4.如权利要求1至3任意一项所述的肖特基二极管，其特征在于，所述第二多晶硅结构为P型轻掺杂多晶硅，掺杂浓度为1013～1015cm-3。
5.如权利要求1所述的肖特基二极管，其特征在于，所述栅氧化层的厚度为
6.如权利要求1所述的肖特基二极管，其特征在于，多个所述终端区沟槽中，距离所述有源区最远的一个为截止环沟槽，其余为第一终端槽，每两个所述第一终端槽之间的间距为0.5～2μm。
7.如权利要求1所述的肖特基二极管，其特征在于，所述肖特基二极管还包括：
钝化层，设于所述第一多晶硅结构和所述第二多晶硅结构的上侧，且所述钝化层的两端显露出部分第一多晶硅结构；
势垒金属层，设于所述中间层和所述钝化层的上侧，所述势垒金属层具有对应所述钝化层的第一金属层单元，所述第一金属层单元设有贯穿至所述钝化层上表面的凹槽。
8.一种如权利要求1-7任意一项所述的肖特基二极管的制备方法，其特征在于，包括以下步骤：
S10、提供衬底，并在衬底的上侧制备外延层；
S20、在所述外延层的上侧制备氧化层，以形成中间层；
S30、在所述中间层上光刻、刻蚀以形成多个沟槽，各所述沟槽具有对应所述外延层的第一内壁；
S40、在所述第一内壁上制备栅氧化层，所述栅氧化层限定出通道；
S50、在多个所述通道内对应制备多个第一多晶硅结构；
S60、在位于所述终端区的所述中间层的上侧制备至少两个间隔设置的第二多晶硅结构。
9.如权利要求8所述的肖特基二极管的制备方法，其特征在于，步骤S60包括：
S61、在所述中间层的上侧进行多晶硅沉积，在多晶硅沉积过程中原位掺杂硼，以形成P型多晶硅；
S62、对所述P型多晶硅进行光刻、刻蚀，以去除有源区上侧的所述P型多晶硅、以及所述终端区上侧的部分所述P型多晶硅，得到至少两个间隔设置的第二多晶硅结构。
10.如权利要求8所述的肖特基二极管的制备方法，其特征在于，步骤S60包括：
S61、在所述中间层上侧进行多晶硅沉积，得到多晶硅，然后采用离子注入的方式在所述多晶硅上掺杂硼，退火，以形成P型多晶硅；
S62、对所述P型多晶硅进行光刻、刻蚀，以去除有源区上侧的所述P型多晶硅、以及所述终端区上侧的部分所述P型多晶硅，得到至少两个间隔设置的第二多晶硅结构。
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|---|---|---|---|---|
| CN115050815A (zh) * | 2022-08-12 | 2022-09-13 | 无锡新洁能股份有限公司 | 一种自保护的半导体结构及制造方法 |
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