KR20010013918A

KR20010013918A - 전계-효과 반도체 소자의 제조

Info

Publication number: KR20010013918A
Application number: KR1019997011940A
Authority: KR
Inventors: 루오지쿠이
Original assignee: 롤페스 요하네스 게라투스 알베르투스; 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 1998-04-17
Filing date: 1999-03-29
Publication date: 2001-02-26
Also published as: WO1999054919A2; US6228698B1; EP0996970A2; EP0996970B1; GB9808237D0; WO1999054919A3; KR100538602B1; JP2002505811A; DE69921423T2; DE69921423D1

Abstract

IGBT나 트렌치-게이트 형태의 MOSFET와 같은 반도체 소자의 제조 방법은 반도체 본체(10)의 표면(10a)에 윈도우(53a)를 형성하는 단계와, 도펀트(62)를 윈도우(53a)를 통하여 본체의 제 1 영역으로 도입하여 블로킹/브레이크다운 특성을 개선하기 위하여 국부 영역(localised region)을 형성하는 단계와, 소스 영역(13)을 제공하기 이전에 이 국부 영역(15b)을 채널-수용 영역(15a)보다 더 큰 깊이로 열적으로 확산시키는 단계를 포함한다. 제 1 마스크(53)로의 상보적인 윈도우 패턴의 제 2 마스크(51)가, 제 1 윈도우(53a)에 상이하게 에칭 가능한 물질(51')을 제공하고 국부 영역(15b)이 존재하는 제 1 영역에 제 2 마스크(51)를 남기면서 제 1 마스크(53)를 에칭-제거하여 형성된다. 제 1 영역을 제 2 마스크(51)로 마스킹하면서 반대의 도전형을 가진 도펀트(63)를 상보형 윈도우(51a)에서 제 2 영역에 도입함에 의하여 소스 영역(13)이 형성된다. 게이트(11)는 본체 영역(15)이 채널-수용 영역(15a)을 제공하는 곳에 인접한 제 2 영역에 제공된다. 소스 전극(23)은 제 2 마스크(51)를 제거하고 나서 제공되어 표면(10a)에서 반대 도전형 영역(13, 15b)에 접촉하게 된다.

Description

전계-효과 반도체 소자의 제조{MANUFACTURE OF FIELD-EFFECT SEMICONDUCTOR DEVICES}

그러한 반도체 소자는 게이트가 용량적으로 결합되는 채널-수용 영역에 의해 분리된 제 1 도전형의 소스 및 드레인 영역을 포함하는 것으로 알려져 있고, 소스 영역에 인접하고 반대인 제 2 도전형의 국부 영역이 소스 전극에 접속되어 있으며, 채널-수용 영역보다 더 높게 도핑되어 있다. 이러한 양상을 가진 트렌치-게이트 소자는 미국 특허 US-A-5,665,619호로부터 알려져 있다. US-A-5,665,619호에 개시된 소자 제조 방법은,

(a) 반도체 본체의 표면에 트렌치-게이트와 채널이 형성될 본체의 제 1 영역에 제 1 윈도우를 가지는 제 1 마스크를 형성하는 단계와,

(b) 제 1 윈도우에서 본체로 트렌치를 에칭하고 본체 영역이 채널-수용 영역을 제공하는 그 트렌치에 게이트를 제공하는 단계와,

(c) 제 1 윈도우의 제 1 마스크와 상이하게 에칭 가능한 물질을 제공하고 이후에 트렌치-게이트가 존재하는 제 1 영역의 제 2 마스크는 남겨두고 제 1 마스크를 본체로부터 에칭하여 제거하며 본체 영역의 제 2 영역은 제 2 마스크의 상보형 윈도우에 존재하도록 하여 트렌치의 게이트 위에 제 1 마스크에 상보형인 윈도우 패턴의 제 2 마스크를 형성하는 단계와,

(d) 트렌치-게이트를 제 2 마스크로 마스킹하면서 제 1 도전형의 도펀트를 제 2 영역의 일부에 도입함에 의하여 소스 영역을 형성하는 단계와,

(e) 트렌치-게이트를 제 2 마스크로 마스킹하면서 제 2 윈도우를 통해 제 2 도전형의 도펀트를 도입함에 의하여 반대인 제 2 도전형의 국부 영역을 형성하는 단계로, 이 국부 영역이 본체에서 채널-수용 영역의 깊이보다 더 얕은 깊이로 본체에 형성되도록 하는 단계와,

(f) 제 1 도전형의 소스 영역과 표면의 제 2 도전형의 국부 영역을 접속하기 위하여 트렌치-게이트를 제 2 마스크로 마스킹하면서 본체 상에 소스 전극을 제공하는 단계를 포함하는 것을 특징으로 한다.

US-A-5,665,619호의 이 제 1 마스크는 질화 규소를 포함한다. 이 질화 규소는 게이트 물질의 상부는 산화시키면서 본체의 아래쪽 영역은 마스크하여 산화규소의 제 2 마스크를 형성한다. US-A-5,665,619호의 이 제 2 마스크는 본체의 인접한 표면에 돌출한 스텝부를 형성한다. 이 스텝부 구성은 자기-정렬형 방식(self-aligned manner)으로 사용되어 스텝부에서 제 2 마스크 상에 측벽 확장을 제공함에 의하여 더 적은 윈도우로 추가적인 마스크를 형성한다. 따라서 US-A-5,665,619호는, 예를 들면 미국 특허 US-A-5,378,655(참고문헌 PHB33836)에 기재된 바와 같은 종래 알려진 트렌치-게이트 자기 정렬 기술의 수정된 확장에 관한 것이다. US-A-5,378,655호와 US-A-5,665,619호의 전체 내용이 여기서 참고 문건으로 편입된다. US-A-5,378,655호와 US-A-5,665,619호에 개시된 그러한 자기-정렬형 기술을 사용하여, 별도의 정렬이 필요한 포토리소그래피 마스킹 단계의 수가 감소될 수있고 컴팩트한 셀 단위 소자 구조가 형성될 수 있다.

소스 전극에 접속되는 제 2 도전형의 국부 영역은 US-A-5,665,619호에서 제 2 윈도우를 통한 도펀트 도입에 의해, 즉 제조공정에서 후단에 형성되었다. 이 국부화된 측면의 크기는 제 1 도전형의 높은 농도이고, 소스 영역을 형성하기 위해 단계(d)에서 단지 제 2 영역의 일부로 도입된 도펀트로 오버도핑함에 의해 정의된다. 따라서 국부 영역은 소스 영역 및 채널-수용 영역 둘다 보다 본체에서 더 얕은 깊이로 형성된다. 그러나 소자의 블로킹/브레이크다운 특성을 개선한다는 면에서는 국부화된 영역이 채널-수용 영역보다 본체에서 더 큰 깊이로 형성되는 것이 유리하다.

본 발명의 목적은 트렌치-게이트 반도체 소자나 다른 전계-효과 반도체 소자의 제조공정을 수정하여 국부 영역이 채널-수용 영역보다 본체에서 더 큰 깊이로 형성되면서도 자기-정렬형 마스킹 기술의 사용을 가능하게 하고자 하는 것이다.

본 발명은, 예를 들면 트렌치-게이트 형의 절연-게이트 전계 효과 전력 트랜지스터(통상적으로 "MOSFET"로 불린다)나 트렌치-게이트 형의 절연-게이트 바이폴라 트랜지스터(통상 "IGBT"로 불린다)와 같은 반도체 소자의 제조방법에 관한 것이다. 본 발명은 또한 그러한 방법에 의해 제조된 반도체 소자에 관한 것이다.

이러한 그리고 여타의 본 발명에 따른 양상들은 첨부된 도식적인 도면을 참조하여 이제 기술될 본 발명의 실시예에서 이제 설명될 것이다.

도 1 내지 9는 본 발명에 따른 방법의 한 실시예에 의한 트렌치-게이트 반도체 소자의 제조에서 연속적인 단계로서 반도체 본체의 트랜지스터 셀 영역의 단면도이고,

도 10 내지 11은 역시 본 발명에 따른 수정된 제조방법에서 연속적인 단계로서 도 7 내지 9의 트랜지스터 셀 영역의 단면도이고,

도 12는 본 발명에 따른 수정된 제조방법에 의해 역시 제조될 수 있는 축적-모드 소자의 트랜지스터 셀 영역의 단면도이다.

본 발명에 따르면 제 2 도전형의 국부 영역이 제 1 마스크의 제 1 윈도우를 통한 도펀트 도입에 의해 형성되고 채널을 수용하는 영역보다 본체에서 더 큰 깊이로 열적으로 확산되며, 그 후에 제 1 윈도우에서 상이하게 에칭 가능한 물질을 제공하고 국부 영역이 존재하는 제 2 마스크는 남겨 두면서 제 1 마스크는 에칭하여 제거하여 형성되는 제 1 마스크로의 상보형 윈도우 패턴의 제 2 마스크가 형성되는 제조방법이 제공된다. 소스 영역은 제 2 마스크에서으 상보형 윈도우에 존재하는 제 2 영역으로 도펀트를 도입함에 의해, 즉 국부 영역을 열적으로 확산시킨 이후에 형성되고, 게이트는 채널-수용 영역이 제공되는 이 제 2 영역에 또한 제공된다.

따라서 청구항 1에 제시된 방법은 US-A-5,665,619호의 방법 단계들과는 상당히 다른 단계들 (a) 내지 (f)를 포함하며, 제 1 마스크에서의 제 1 윈도우를 통해 형성된 국부 영역은 소스 영역을 형성하기 이전에 본체로 깊이 확산될 수 있다. 이러한 방식에서 깊고 반대-도전형인 영역이 후속적으로 형성되는 소스 영역의 도핑 프로파일에 불리하게 영향을 미치지 않고 소자의 블로킹/브레이크다운 특성을 개선하기 위하여 얻어질 수 있다.

본 발명에 따른 다양한 바람직한 양상들이 청구항 2 내지 10에 제시된다.

상대적인 게이트, 소스 영역 및 그 접점 영역의 범위를 정의하기 위하여 제 2 마스크의 상보형 윈도우 내에 자기-정렬 기술을 사용하는 것이 특히 유리하다. 다양한 옵션이 가능하다. 한 바람직한 형태에 있어서, 제 2 마스크의 측벽 확장이 제 2 윈도우에서 제공되어 제 2 윈도우보다 더 적은 윈도우를 가진 추가적인 마스크를 형성할 수 있고, 그러면 게이트는 이 더 적은 윈도우에서 제공되어질 수 있다.

게이트는 주 표면상의 트렌치에 존재하는 트렌치-게이트인 것이 유리할 수 있으며, 채널은 트렌치의 측벽에 인접하여 수용된다. 이 트렌치는 보다 적은 윈도우에서 본체로 에칭되어 본체 영역을 통해 아래쪽의 드레인 영역으로 확장될 수 있다. 소스 영역을 형성하는 도펀트는 예를 들면 상보형 윈도우를 통해 주입될 수 있고, 또는 예를 들면 제 2 윈도우에 제공된 도핑된 측벽 확장물로부터 확산될 수 있다.

그러나 게이트는 채널이 수용되는 주 표면의 영역으로 확장되는 평면-게이트일 수도 있다. 이 경우 소스 영역은 단계(e)에서 게이트를 제공하고 난 뒤 단계 (d)에서 형성하여, 게이트가 제 1 도전형의 소스 도펀트를 제 2 영역만의 부분으로 도입될 때 제 2 마스크와 함께 복합 마스크 패턴을 형성할 수 있다. 트렌치-게이트의 경우, 소스 영역을 단계(e)에서 게이트를 제공하고 난 뒤 단계(d)에서 형성하는 것이 가능하다.

모든 도면은 도식적인 것이며 실재 크기로 그려진 것이 아니라는 점이 주목되어야 한다. 도면의 부분에서 상대적인 크기나 비율이 설명의 명료성과 도면의 편의를 위해 크기를 과장하거나 줄여서 도시되었음을 주목하여야 한다. 동일한 도면부호는 일반적으로 제조공정의 상이한 단계에서 그리고 수정되거나 상이한 실시예에서 대응하는 혹은 유사한 부분을 참조하도록 사용된다.

도 9는 트렌치-게이트(11)를 가진 전력 반도체 소자의 예시적인 실시예를 도시한다. 이 소자의 트랜지스터 셀 영역에서, 각각 제 1 도전형(이 실시예에서 n-타입)인 소스 및 드레인 영역(13,14)이 반대의 제 2 도전형(즉, 이 실시예에서는 p-타입)의 채널-수용 영역(15a)에 의해 분리되어 있다. 게이트(11)는 영역(13, 15)를 통해 드레인 영역(14)의 아래 부분으로 확장하는 트렌치(20)에 존재한다. 소자의 온-상태에서 게이트(11)로 전압 신호를 인가하면 공지된 방식으로 영역(15a)에 도전 채널(12)을 야기하고 소스 및 드레인 영역(13,14) 간에 이 도전 채널(12)상의 전류의 흐름을 제어하도록 작용한다. 소스 영역(13)은 소스 전극(23)에 의해 소자 본체의 상부 주 표면(10a)에서 접속된다. 예시로서 도 9는 영역(14)이 고 도전성의 기판 영역(14a)상의 고저항의 에피택셜 층에 의해 형성된 드레인-드리프트(drain-drift) 영역일 수 있는 수직 소자 구조를 보여준다. 이 기판 영역(14a)은 수직 MOSFET을 제공하도록 영역(14a)와 동일한 도전형(dl 예에서 n-타입)일 수도 있고 수직 IGBT를 제공하도록 반대 도전형(이 예에서 p-타입)일 수도 있다. 기판 영역(14a)은 소자 본체의 바닥 주 표면(10b)에서, MOSFET의 경우에는 드레인 전극으로 불리고 IGBT의 경우에는 애노드 전극으로 불리는 전극(24)에 의해 접속된다.

도 9의 소자는 도 1 내지 4를 살피면 다음 단계를 포함하는 방법에 의해 제조된다. 즉,

(a) 반도체 본체(10)(통상 실리콘)의 표면(10a)에 본체(15)의 제 1 영역에 제 1 윈도우(53a)를 포함하는 제 1 마스크를 형성하는 단계와,

(b) 제 2 도전형(이 예에서는 억셉터(acceptor) 도펀트)의 도펀트(62)를 제 1 윈도우(53a)를 경유하여 제 1 영역으로 도입함에 의하여 제 2 도전형(이 예에서 p-타입)의 국부 영역(15b)을 형성하는 단계로, 이 국부 영역(15b)은 채널-수용 영역(15a)에서의 깊이 보다 본체(10)에서 더 큰 깊이로 열적으로 확산되도록 하고,

(c) 제 1 윈도우(53a)의 제 1 마스크(53)와는 상이하게 에칭 가능한 물질(51')을 제공하고, 이후에 국부 영역(15b)이 존재하는 제 1 영역에서는 제 2 마스크(51)를 남겨두면서 제 1 마스크(53)를 에칭하여 제거함에 의하여 제 1 마스크(53)로의 상보형 윈도우 패턴의 제 2 마스크(51)를 형성하는 단계로서, 본체의 제 2 영역은 이 제 2 마스크(51)의 상보형 윈도우(51a)에 존재하도록 하는 단계와,

(d) 단계(b)에서와 같이 국부 영역(15b)을 열적으로 확산시킨 이후에 제 2 마스크(51)로 제 1 영역을 마스킹하면서 제 1 도전형(이 예에서는 도너(doner) 도펀트)의 도펀트(63)를 제 2 영역에 도입함에 의하여 소스 영역(13)을 형성하는 단계를 포함한다.

이후에 도 5 내지 9에 도시한 바와 같이, 본체 영역(15)이 채널-수용 영역(15a)을 제공하는 곳에 인접한 제 2 영역의 일부에 게이트(11)가 제공된다. 소스 전극(23)은 제 2 마스크(51)를 제거하고 난 후 본체(10)상에 제공되어 소스 영역(13)과 표면(10a)에서의 국부 영역(15b)을 접속한다. 도 5 내지 9에 도시된 실시예에 있어서, 마스크(51)는 트렌치-게이트(11)의 형성 동안에 확장된 마스크(52)의 일부를 형성한다. 따라서 도 5 내지 9를 개략하면 다음 단계가 실행된다.

·도펀트(63)를 윈도우(51a)를 통해 도입함에 의하여 소스 영역(13)을 형성하는 단계,

·윈도우(51a)에서 마스크(51)상의 측벽 확장(52b)을 제공함에 의하여 윈도우(51a)보다 적은 윈도우(52a)를 가진 마스크(52)를 형성하는 단계,

·소스 영역(13)과 영역(15)의 남아있는 두께를 통하여 드레인 영역(14)의 아래쪽 부분으로 확장하기 위하여 윈도우(52a)에서 트렌치(20)를 본체(10)로 에칭하는 단계,

·영역(15)의 남아있는 두께가 채널-수용 영역(15a)를 제공하는 트렌치(20)에 게이트(11)를 제공하는 단계와, 그리고

·이후에 마스크(52)를 제거하고 난 후 소스 전극(23)을 제공하는 단계.

이 실시예에서 자기-정렬 기술을 사용함에 의하여, 별도의 마스크 정렬의 필요성이 줄어든다. 실재로 도 1 내지 9의 실시예는 도 1 내지 9의 셀 영역에서의 모든 후속하는 마스크 단계들이 마스크(53)으로부터 자기-정렬 방식으로 결정될 수 있도록 설계되었다. 이러한 자기-정렬에 의해 트랜지스터 셀들의 재현 가능한 근접한 간격이 가능해지는데, 예를 들면 셀 피치 5 μm 이하, 즉 인접한 트렌치(20)의 중심부간에 5 μm 의 간격을 가질 수 있다.

셀 단위의 레이아웃 형태의 평면도는 도면에는 도시되지 않았는데, 이는 도 1 내지 9의 방법이 상당히 상이한 공지의 셀 형태에 사용될 수 있기 때문이다. 따라서 예를 들어 셀들은 US-A-5,378,655의 도 14에 도시된 바와 같이 직사각형의 형태를 가질 수도 있고 조밀하게 꽉찬 육방정계의 형태나 길쭉한 띠상으로 될 수도 있다. 각각의 경우, 트렌치(20)(게이트 11과 함께)가 각각의 셀의 경계면 주위로 확장한다. 도 9는 단 몇 개의 셀 만을 도시하지만, 전형적으로 소자는 전극(23,24) 간에 이러한 평행 셀을 수백개 포함한다. 소자의 활성화 셀 영역은 다양하게 공지된 주변 종단 설계(peripheral termination schemes, 역시 미도시)에 의해 본체의 주변에 걸쳐 경계 지워질 수 있다. 그러한 기법은 통상 트랜지스터 셀 제조 단계 이전에 본체 표면(10a)의 주변 영역에 두꺼운 필드-산화층의 형성을 포함한다. 나아가 다양한 공지된 회로(게이트-제어된 회로와 같은)가 활성 셀 영역과 주변 종단 설계 사이의 본체(10) 영역에서 소자와 함께 집적될 수 있다. 전형적으로, 그 회로 구성요소는 몇몇의 트랜지스터 셀에 사용되는 것과 동일한 마스킹과 도핑 단계를 사용하여 이 회로 영역에서의 그 자체 레이아웃과 함께 제조될 수 있다.

이제 트랜지스터 셀의 제조에 있어서 연속적인 단계들이 도 1 내지 9를 참조하여 기술될 것이다.

도 1은 예를 들면 보론인 도펀트 이온(61)의 주입에 의해 저-도핑된 n-타입 영역(14)에 p-타입 영역(15)이 형성되는 단계를 설명한다. 이 주입은 두꺼운 필드-산화막(미도시)에서 윈도우에 의해 정의된 활성화된 셀 영역에서 수행된다. 이온(61)의 주입 전에 실리콘 다이오드의 박막(16)이 실리콘 본체 표면(10a) 위에 성장될 수 있다. 주입된 도펀트를 본체(10) 내에서 영역(15)에 원하는 깊이로 후속적으로 확산시키기 위하여 가열 단계가 수행될 수 있다. 이 가열 단계는 도 2에 도시된 이온 주입 이후까지 연기될 수도 있다.

도 2에 도시된 바와 같이, 이제 마스크(53)가 본체 표면(10a)에 제공된다. 이 마스크(53)는 산화규소 물질을 증착하고 후속적으로 공지의 포토리소그래피와 에칭 기술을 사용하여 윈도우(53a)를 여는 것에 의해 형성될 수 있다. 이러한 방식으로, 마스크(53)를 위한 잘 정의된 윈도우-에지가 형성될 수 있다. 옥사이드 마스크(53)의 두께는 예를 들면 1μm 내지 1.5μm 의 범위에 있다. 마스크(53)는 육방정계 형태의 소자가 제조되는 경우 육방정계 그리드 패턴을 포함한다. 윈도우(53a)는 예를 들면 폭이 0.5μm 내지 1μm 으로 좁다.

도 2에 도시된 바와 같이 예를 들면 보론 이온(62)과 같은 2차 이온 주입이 이제 수행된다. 옥사이드 마스크(53)는 아래쪽의 실리콘 본체(10)를 이 주입에 대해 윈도우(53a)를 제외한 곳에서 마스크할 수 있을 정도로 충분히 두껍다. 주입된 도펀트는 국부적이고, 고-도핑된 p-타입 영역(15b)을 형성한다. 국부 영역(15b)은 표면(10a)으로부터 본체(10)에서 앞서 주입된 본체 영역(15) 보다 더 깊은 깊이로 형성될 수 있다. 따라서 이제 가열 단계가 수행되어 주입된 도펀트(62)(그리고 61)를 원하는 깊이로 어닐시키고 확산시킨다.

이제 질화규소의 두꺼운 층(51')이 예를 들면 공지의 플라즈마-증강된 화학 기상 증착(PECVD) 기술을 사용하여 증착된다. 도 3에 도시된 바와 같이 질화 규소가 좁은 윈도우(53a)를 옥사이드 마스크(53)에서 채우기에, 그리고 실질적으로 평탄한 상부 표면을 가지기에 충분한 두께로 증착된다. 이후에 질화 규소층(51)은 공지의 평탄화 에칭 처리를 거쳐 층(51')을 다시 에칭하여 옥사이드 마스크(53)에 다시 재노출시키고 윈도우(53a)의 좁은 질화 규소 기둥을 남긴다. 이러한 질화 규소 기둥은 도 4의 다음 마스크(51)를 형성한다.

도 4의 구조는 산화실리콘에 대한 공지의 선택적인 에칭 처리를 이용하여 옥사이드 마스크(53)를 에칭시켜 버림에 의해 얻어진다. 좁은 질화규소 기둥이 이제 본체 표면(10a)에 마스크(51)로 남게된다. 마스크(51)는 예를 들면 육방정계 기하의 셀인 경우 육방정계의 도트 패턴을 가지고 있다. 도너 이온(63)(예를 들면 인이나 아세닉)의 주입이 이제 수행되어 윈도우(51a)에서 n-타입 영역을 형성한다. 질화규소 마스크(51)는 아래쪽의 표면 영역을 이 도너 이온(63)의 주입에 대하여 마스크할 수 있을 정도로 충분히 두꺼워야 한다. 이 도너 주입의 어닐링을 위한 가열 처리가 지금 혹은 나중에 수행될 수 있다. 도 4에서 볼 수 있듯이, n-타입 영역(13)은 깊은 p-타입 영역(15b)와 함께 상보형 방식으로 자기-정렬된다.

제 2의 질화규소층(52')이 이제 표면(10a)의 층 구조에 걸쳐 증착된다. 층(52')의 두께는 예를 들면 대략 1μm 혹은 그 이상이 될 수 있다. 윈도우(51a)가 마스크(51)가 형성하는 좁은 기둥보다 훨씬 넓기 때문에, 층(52')의 상부 표면은 평탄하지 않고 표면(10a)에서 마스크(51)를 형성하는 위에 곧추 선 기둥에 의해 결정되는 등고선을 가진다. 층(52')이 상부 표면에서 이 등고선을 가지기 때문에 이러한 일반적인 에치-백은 제 1 질화실리콘 마스크(51) 상에 측벽 확장물(52b)을 남긴다. 따라서 결과되는 제 2 질화규소 마스크(52)는 이러한 측벽 확장물(52b)에 의해 형성된 자기 정렬된 스페이서와 함께 제 1 마스크(51)를 구성한다. 결과되는 마스크(52)의 더 적은 윈도우(52a)는 따라서 마스크(51)의 넓은 윈도우(51a)와 함께 자기-정렬된다. 이러한 마스크(52)의 복합 구조가 도 6에 도시된다.

또한 도 6에 도시된 바와 같이 이제 마스크(52)의 도 적은 윈도우(52a)에서 에칭 처리를 수행한다. 옥사이드 박막(16)이 있을 경우 이 옥사이드층(16)이 먼저 윈도우(52a)에서 에칭되어 버린다. 이후에 질화규소 마스크(52)를 에천트 마스크로 사용하여 실리콘-에칭 처리가 공지된 방식으로 수행되어 윈도우(52a)에서 실리콘 본체(10)로 트렌치(20)를 에칭한다. 결과되는 구조가 도 6에 도시된다. 트렌치(20)의 레이아웃 패턴은 육방정계 형태의 소자가 제조되는 경우 육방정계 그리드이다.

실리콘 본체(10)는 이제 산화 처리를 통하여 질화규소 마스크(52)를 사용하여 실리콘 표면(10a)은 이 산화에 대해 마스크하면서, 노출된 트렌치(20)의 표면에 산화실리콘 박막(17)을 형성한다. 이제 도핑된 폴리크리스탈 실리콘을 증착하고 이 증착된 폴리크리스탈 실리콘을 트렌치(20)에만 남아 있을 때까지 다시 에칭시킴에 의해 게이트(11)가 공지된 방식으로 형성될 수 있다. 결과적인 구조가 도 7에 도시된다.

도 8에 도시된 바와 같이, 이제 추가적인 산화 처리를 행하여 트렌치(20)에서 게이트(11) 위에 산화실리콘의 절연성 겹층(overlayer)(18)을 형성한다. 질화규소 마스크(52)가 트렌치(20) 사이의 실리콘 본체 영역이 산화되는 것을 방지한다. 절연성 겹층(18)은 트렌치(20)에서 증착된 실리콘 물질의 상부를 산화시킴에 의해 형성된다. 결과적인 구조가 도 8에 도시된다.

이제 질화규소 마스크(52)가 에칭에 의해 제거되고, 실리콘 표면(10a)이 트렌치 게이트(11) 위의 절연성 겹층(18) 사이에 노출된다. 박막 옥사이드(16)가 본체 표면(10a) 위에 있는 경우, 옥사이드의 에칭 처리를 수행하여 층(16)을 제거한다. 이 옥사이드 에칭 처리는 또한 절연성 겹층(18)을 약간 얇게 한다.

이제 영역(13,15)의 노출된 실리콘 표면(10a)과 접촉하는 소스 전극(23)을 제공하기 위하여 전극 물질(예를 들면 알루미늄)이 증착된다. 소스 전극(23)의 횡적인 범위는 증착된 전극 물질을 포토리소그래피로 정의하고 에칭함에 의해 공지된 방식으로 결정된다. 도 9에 도시된 바와 같이 소스 전극(23)은 또한 트렌치-게이트(11) 위로 절연성 겹층(18) 위로 확장될 수 있다. 주입된 도펀트(62)에 의해 제공되는 영역(15b)의 더 높은 도핑이 실리콘 본체 표면(10a)에서 양호한 접점 영역을 형성한다. 나아가서 이 접점 영역(15b)은 채널 수용 영역(15a)이 그런 것보다 더 깊은 깊이로 본체(10) 내로 확장되어, 영역(14, 15) 사이에 pn 접합의 블로킹 특성을 개선한다. 도 9에서 도시된 소자 구조에 있어서 이 영역(15b)은 트렌치(20) 보다 본체(10)에서 약간 더 깊이 확장된다.

본 발명의 범주 내에서 많은 변이와 수정이 가능하다는 것은 명백할 것이다. 도 8에서 절연성 겹층(18)은 트렌치(20)에서 증착된 실리콘 물질의 상부를 산화시킴에 의해 형성되었다. 그러나 트렌치-게이트(11)위의 절연성 겹층(18)은 마스크(52)의 물질에 대해서 차별적으로 에칭 가능한 절연성 물질을 증착하여 형성될 수도 있다. 도 2 내지 7에 기술된 공정에 있어서, 마스크(51,52)는 질화규소인데 반해 마스크(53)는 산화규소이다. 그러나 마스크(53)는 질화규소이고, 후속하는 증착된 층(51' 및/또는 52')의 하나 혹은 그 이상이 산화규소로 된 수정된 방법이 가능하다. 더 나아가 질화규소와 산화규소를 사용하는 대신에 마스크(51,52,53)에 여타의 상이하게-에칭가능한 물질이 사용될 수도 있다.

도 4 내지 8에 도시된 형태에 있어서 마스크(51)와 측벽 확장물(52b)은 동일한 물질이고, (51,52b)는 모두 도 8 단계 이후에 함께 제거된다. 이 공정에 있어서, 소스 영역(13)이 도 4에 형성되고 트렌치는 도 6에서 에칭된다. 이러한 공정 흐름은 특히 편리하다. 그러나 수정이 가능하다. 따라서 도 10 및 11은 마스크(51)와 측벽 확장물(52)이 상이하게-에칭가능한 물질로 되고, 소스 영역(13)이 나중에 형성되는 수정판을 도시한다. 이 경우 이온(63)의 주입은 도 4 단계에서 수행되므로 도 10의 구조(소스영역(13) 없이)는 도 7 단계에서 얻어진다. 이후에 측벽 확장물(52)이 에칭되어 표면(10a)에 마스크(51)를 남기고, 이후에 도 11 의 도펀트 이온(63)의 주입이 수행되어 소스 영역(13)을 형성한다. 도 11은 이 도펀트 이온 주입 동안에 존재하는 절연성 겹층(18)을 도시한다. 이 겹층(18)은 상이하게 에칭가능한 절연성 물질을 윈도우(52a)에서 증착하고 이후에 측벽 확장물(52)을 에칭시켜 버림에 의해 형성될 수 있다. 도 11의 절연성 겹층(18)은 게이트 물질을 산화시킴에 의해 형성하는 것이 바람직하고, 측벽 확장물(52)은 질화규소로 된 것일 수 있고, 마스크(51)는 예를 들면 산화규소와 질화규소의 다중 층을 포함할 수 있다.

자기-정렬된 확장물(52b)을 만들기 위하여 도 5의 절연층(52')을 마스크하지 않고 에칭하는 대신에 별도의 정렬된 포토리소그래피와 에칭 단계를 수행하여 마스크(52)의 윈도우(52a)를 형성할 수도 있다. 이 별도의 정렬된 윈도우(52a)는 이후에 도 6에서돠 같이 트렌치(20)를 에칭하는데 사용될 수 있다. 이 경우, 마스크(51)는 더 얇을 수 있다. 특정한 실시예에 있어서, 이 더 얇은 마스크(51)는 예를 들면 질화규소 제 1 마스크(53)에서 윈도우(53a)에 산화에 의해 산화규소로 형성될 수 있고; 절연층(52')은 증착된 산화규소일 수 있고; 그리고 게이트(11)위의 절연성 겹층(18)은 증착과 에칭-평탄화에 의한 윈도우(52a)에 형성된 질화규소로 된 것일 수도 있다. 보통 도전성 게이트(11)는 위에서 기술한 바와 같이 도핑된 폴리크리스탈 실리콘으로 형성된다. 그러나 특정한 소자에 있어서 다른 공지의 게이트 기술이 사용될 수도 있다. 따라서 예를 들면 폴리크리스탈 실리콘 물질과 실리사이드를 형성하는 금속 박막과 같은 다른 물질이 게이트로 사용될 수도 있다. 이 대신에, 게이트(11) 전체가 폴리크리스탈 실리콘 대신에 금속으로 될 수도 있다. 도 9는 절연 게이트 구조의 바람직한 상태를 도시한 것으로, 도전성 게이트(11)가 채널-수용 영역(15a)에 유전층(17)에 의해 용량적으로 결합되어 있다. 그러나 소위 쏘트키 게이트 기술이 이 대신에 사용되어 게이트 유전층(17)이 없고 도전성 게이트(11)는 저-도핑된 채널-수용 영역(15a)과 함께 쇼트키 장벽을 형성하는 금속으로 될 수도 있다. 쇼트키 게이트(11)는 쇼트키 장벽에 존재하는 공핍층에 의하여 채널-수용 영역(15a)에 용량적으로 결합된다.

도 1은 깊은 국부 영역(15b)을 형성하기 이전에 (도펀트 이온(61)의 주입에 의한) 채널-수용 영역(15a)을 위한 도핑 프로파일으 제공을 도시한다. 그러나 채널 수용 영역(15a)의 도핑 프로팡리은 나중에, 예를 들면 도 4에서 마스크(51)의 윈도우(51a)에서 도펀트 이온(61)의 주입에 의해 제공될 수도 있다. 마스크(51)의 윈도우(51a)에서 이 도펀트 이온(61)의 주입은 도 4의 소스 도펀트 이온(63)을 주입하기 이전에 수행될 수도 있다.

별도의 이온(61,62) 도즈를 사용하는 것이 채널-수용 영역(15a)과 깊은 국부 영역(15b)의 도핑 프로파일을 최적화하는데 유리하다. 그러나 예를 들면 도 1에서 본체 영역(15)을 형성하기 위해 도핑된 에피택셜 층이 증착되는 어떤 소자에서는 수정된 공정도 용납 가능하다. 좀 덜 유리한 형태에서는 심지어 채널-수용 영역(15a)의 도핑 프로파일은 더 얇은 마스크(53)를 통해 이온(62)을 주입하여 형성하고, 더 깊은 영역(15b)은 윈도우(53a)에서 주입된 이온(62)에 의해 동시에 형성될 수도 있다.

위에서 기술한 특정한 실시예는 n-채널 소자로, 영역(13,14)이 n-타입 도전성이고, 영역(15a, 15b)이 p-타입이며, 전자 전도(inversion) 채널(12)은 영역(15a)에 게이트(11)에 의해 유도된다. 반대 도전형으 도펀트를 사용함에 의해 p-채널 소자가 본 발명에 따른 방법에 의해 제조될 수 있는데, 여기서는 영역(13, 14)은 p-타입 도전성이고, 영역(15a, 15b)이 n-타입이며, 전공(hole) 전도 채널(12)은 영역(15a)에 게이트(11)에 의해 유도된다.

유사한 공정 단계를 사용하여 본 발명에 따라 축적-모드 소자를 제조할 수도 있다. 도 12는 p-채널 형태의 그러한 소자의 특정한 실시예를 도시하는데, 이는 p-타입 소스와 드레인 영역(13, 14a), p-타입 채널-수용 영역(15a), 그리고 n-티압 깊은 국부 영역(15b)을 포함한다. 이 특정한 실시예에서 채널-수용 영역(15a)은 소스 및 드레인 영역(13, 14a)으로서 동일한 도전형의 본체 영역(15)을 형성하는 저-도핑된(P-) p-타입 에피택셜 층에 의해 제공될 수 있다. 이 에피택셜 층(15)은 고-도핑된(P+) p-타입 기판 영역(14a) 위의 약간 높게 도핑된(P) p-타입 에패틱셜 층(14') 위에 성장될 수도 있다. n-타입의 깊은 국부 영역(15b)은 도 2 및 3과 유사하게 주입과 열확산에 의해 형성되지만, p-타입 층(15)의 깊이를 통하여 p-타입 층(14')으로 연장된다. 이 p-타입 소스 영역(13)과 트렌치-게이트(11)는 도 4 내지 8과 유사한 단계에 의하여 형성된다. N-타입 폴리크리스탈 실리콘이 게이트(11)에 사용될 수도 있다. 동작에 있어서, 온-상태에서 게이트(11)에 의해 전공 축적 채널(12)이 영역(15a)에 야기된다. 저-도핑된 p-타입 영역(15a)은 오프-상태에서 깊은 n-타입 영역(15b)과 절연된 게이트(11)로부터의 공핍층에 의하여 완전히 공핍(deplete)될 수도 있다. 고 도핑된 기판 영역(14a)과 영역(15b)의 바닥 간의 층(14')의 유지에 의하여 영역(15b)에의해 형성되는 p-n 접합에 높은 애벌란치 브레이크-다운 전압이 가능하다. 더 단순한 소자 구조와 공정이 또한 가능한데, 이는 단일의 저-도핑된 p-타입 에피택셜 층이 두 개의 층(14', 15)을 대체한다.

본 명세서를 읽으면, 당업자에게 많은 변이와 수정이 자명하다. 그러한 변이와 수정들이 반도체 소자 및 부품들의 설계, 제조 및 사용에 이미 공지된 양상들과 균등물을 포함할 수도 있고, 여기서 이미 기술된 양상에 부가하거나 대체하여 사용되어질 수도 있다. 이 출원서에는 특정한 양상의 조합으로 청구항이 기재되어 있지만, 어떤 청구항에 현재 청구된 것과 동일한 발명에 관련된 것이든 아니든 그리고 본 발명이 해결하는 동일한 기술적 문제들의 전부 혹은 어떤 것이든지를 완화시키든지 아니든지, 본 발명의 개시의 범주는 여기서 명백하게 또는 암묵적으로 개시된 임의의 신규한 구성이나 임의의 신규한 양상, 또는 이들에 대한 임의의 일반화를 포함한다는 것이 이해되어져야 한다.

출원인은 여기서 본 출원이나 이로부터 도출된 임의의 추가적인 출원의 절차진행 중에 그러한 구성이나 그러한 구성의 조합의 임의의 것이 새로운 청구항으로 표현될 수 있다는 것을 알린다.

따라서 예를 들면, 후속하는 청구항에 기재된 발명은 물론, 트렌치-게이트(11)에 인접한 채널-수용 영역(15a)에 의해 분리된 제 1 도전형의 소스 및 드레인 영역(13,14)을 포함하는 트렌치-게이트 반도체 소자의 제조방법으로,

(a) 본체의 한 영역에서 윈도우(51a)를 포함하는 반도체 본체(10a) 마스크(51)의 표면(10a)을 형성하는 단계와;

(b) 이 윈도우(51a)를 통하여 이 영역으로제 1 도전형의 도펀트를 도입함에 의하여 소스 영역(13)을 형성하는 단계와;

(c) 윈도우(51a)에서 마스크(51) 상에 측벽 확장물(52b)을 제공함에 의하여 윈도우(51a) 보다 적은 윈도우(52a)를 포함하는 본체(10a) 마스크(52)를 형성하는 단계와;

(d) 드레인 영역(14)의 아래쪽 부분으로 본체 영역(15)을 통하여 확장하도록 윈도우(52a)에서 본체(10)로 트렌치(20)를 에칭하는 단계와;

(e) 채널(12)이 수용되는 곳에 인접하여 게이트(11)를 제공하기 위하여 트렌치(20)에 물질을 증착하는 단계와;

(f) 마스크(52)를 제거하고 난 뒤 본체(10) 위에 소스 전극(23)을 제공하여 이 소스 전극(23)과 접속하기 위하여 소스 영역(13)과 본체의 인접한 표면 영역을 노출시키도록 하는 단계를 포함하는 제조방법이 개시되어 있다.

Claims

게이트가 용량적으로 결합되는 채널-수용 영역에 의하여 분리된 제 1 도전형의 소스 및 드레인 영역과, 이 소스 영역에 인접하고, 채널-수용 영역보다 더 높게 도핑되며 소스 전극에 의해 접속되는 반대의 제 2 도전형인 국부 영역을 포함하는 전계-효과 반도체 소자의 제조방법에 있어서,

(a) 본체의 제 1 영역에 제 1 윈도우를 포함하는 반도체 본체 제 1 마스크의 표면을 형성하는 단계와,

(b) 이 제 1 윈도우를 통하여 제 1 영역으로 제 2 도전형의 도펀트를 도입함에 의하여 반대인 제 2 도전형의 국부 영역을 형성하되, 이 국부 영역은 채널-수용 영역보다 더 깊은 깊이로 본체에서 열적 확산되도록 하는 단계와,

(c) 상이하게 에칭가능한 물질을 제 1 윈도우의 제 1 마스크로부터 제공하고 국부 영역이 존재하는 제 1 영역에서는 제 2 마스크를 남겨두고 본체로부터 제 1 마스크를 에칭하여 제거함에 의하여 제 1 마스크로 상보형 윈도우 패턴의 제 2 마스크를 본체에 형성하되, 본체의 제 2 영역이 제 2 마스크의 상보형 윈도우에 존재하도록 하는 단계와,

(d) 제 2 마스크로 제 1 영역을 마스크하면서 단계(b)에서와 같이 국부 영역을 열적으로 확산시킨 다음 제 1 도전형의 도펀트를 최소한 한쌍의 제 2 영역에 도입함에 의해 소스 영역을 형성하는 단계와,

(e) 채널을 수용하는 본체의 영역에 인접한 제 2 영역의 또다른 부분에 게이트를 제공하는 단계와,

(f) 제 2 마스크를 제거하고 난 뒤 본체 위에 소스 전극을 제공하기 위하여 전극 물질을 증착하여 제 1 도전형의 소스 영역과 표면의 제 2 도전형의 국부 영역을 접속하도록 하는 단계를 포함하는

전계-효과 반도체 소자의 제조 방법.
제 1 항에 있어서,

단계(e)는 본체 영역을 통하여 드레인 영역의 아래 부분으로 확장하도록 제 2 영역에서 본체로 트렌치를 에칭하고 이 트렌치에 게이트를 증착하는 단계를 포함하는 전계-효과 반도체 소자의 제조 방법.
제 2 항에 있어서,

단계(d)는 단계(e) 이전에 수행되고, 트렌치는 단계(e)에서, 소스 영역과 본체 영역의 아래 두께를 통하여, 드레인 영역의 아래 부분으로 에칭되는 전계-효과 반도체 소자의 제조 방법.
제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,

질화규소와 산화규소가 제 1 및 제 2 마스크의 상이하게 에칭가능한 물질로 사용되는 전계-효과 반도체 소자의 제조 방법.
제 4 항에 있어서,

제 1 마스크가 산화규소를 포함하고, 단계(c)에서 제 1 마스크의 제 1 윈도우에서 질화규소의 제 2 마스크를 형성하기 위하여 질화 규소가 증착되고 평탄화되는 전계-효과 반도체 소자의 제조 방법.
제 5 항에 있어서,

제 2 마스크에서 윈도우에 질화규소가 증착되고 에칭되어 제 2 영역의 윈도우를 좁게 하는 제 2 마스크의 측벽 확장물을 형성하는 단계들에 의해 단계 (a) 내지 (c) 이후에 에칭되는 트렌치에 게이트가 제공되고, 이 트렌치가 좁혀진 윈도우에서 본체로 에칭되어 본체 영역을 통해 드레인 영역의 아래 부분으로 확장되고, 이후에 본체 영역이 채널-수용 영역을 제공하는 트렌치에 게이트가 제공되는 전계-효과 반도체 소자의 제조 방법.
제 6 항에 있어서,

측벽 확장물과 제 1 마스크의 질화규소를 사용하여 산화되지 않도록 본체의 아래 부분을 마스크하면서, 게이트가 트렌치의 절연층 상에 증착된 실리콘 물질에 의해 제공되고 트렌치에 증착된 실리콘 물질의 상부가 산화되어 게이트 위로 절연 겹층을 제공하는 전계-효과 반도체 소자의 제조 방법.
제 1 항 내지 제 7 항 중의 어느 한 항에 있어서,

절연 겹층이 단계(f) 이전에 게이트 위로 형성되고, 단계 (f)에서 제공된 소스 전극이 본체의 표면와 또한 절연 겹층 위로 확장되는 전계-효과 반도체 소자의 제조 방법.
제 1 항 내지 제 8 항 중의 어느 한 항에 있어서,

채널-수용 영역이 반대의 제 2 극성인 도전형의 영역인 전계-효과 반도체 소자의 제조 방법.
제 9 항에 있어서,

제 2 도전형의 도펀트가 단계(b) 이전에 본체로 도입되어 채널-수용 영역을 위한 제 2 도전형의 영역을 제공하는 전계-효과 반도체 소자의 제조 방법.