KR100271721B1 - 6 단계의 마스킹 공정을 이용한 이중 확산형 금속 산화물 실리콘(dmos) 트랜지스터 제조방법 - Google Patents
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Abstract
트렌치를 갖는 DMOS 트랜지스터는 6 단계의 마스킹 공정을 이용하여 제조된다. 한 마스킹 단계는 LOCOS 공정을 이용하여 마스킹되는 트랜지스터의 액티브부와 P+영역을 형성한다. LOCOS 공정은 종래 구조체에 발생하는 여러 스트링거 문제를 산화물 계단 높이를 감소시킴으로게 제거한다. 트랜지스터 터미네이션 구조체는 다수의 필드링들을 포함하고, 각 세트의 인접 필드링들은 절연 트렌치에 의해 분리되어 필드링이 매우 밀접하게 이격되게 한다. 필드링 및 트렌치는 액티브 트랜지스터의 일부분들에 상응하는 것으로서 동일 단계에서 제조된다.
Description
제1(a)도 내지 제l(j)도는 본 발명에 따른 트랜지스터의 순차적 형성 구조의 단면도.
* 도면의 주요부분에 대한 부호의 설명
100 : 에피택셜층 102 : SiO2층
104 : 마스크층 106, 108 : 보디 영역
112, 114 : 필드링 120, 122, 124, 126 : 트렌치
130 : 게이트 산화물층 132 : 다결정 실리콘층
134, 136, 138 : 도핑 영역 140 : BPSG 층
150, 152, 154, 156 : 개구 160 : 금속층
162 : 패시베이션층
본 발명은 6 단계의 마스킹 과정을 이용하여 트렌치(trench)를 갖는 DMOS(이중 확산형 금속 산화물 실리콘 : double diffused metal oxide silicon) 트랜지스터를 제작하는 방법에 관한 것으로, 그결과, 얕은 확산 기법으로 협트렌치들을 갖는 트랜지스터가 비교적 작은 공정 단계를 이용하여 형성된다.
DMOS 트랜지스터는 확산 기법을 이용하여 트랜지스터 영역을 형성하고 통상 파워 트랜지스터로서 응용되는 MOSFET(metal on semiconductor field effect transistor)의 한 유형으로서 잘 알려져 있다. 상기 트랜지스터들은 자동차 전기 시스템, 파워 서플라이 및 파워 처리 응용과 같은 응용에 널리 사용되고 있다.
수년에 걸쳐 파워 MOSFET 장치의 제조에 많은 다른 공정들이 이용되어 왔다; 심부 확산 공정들이 일반적이다. 기판내에 하나의 트렌치를 갖는 트랜지스터를 형성하는 것도 이미 잘 알러져 있는데, 이 트렌치는 트랜지스터의 게이트를 형성하기 위해 전도성 다결정 실리콘으로 충전되어 있는 얇은 산화물층과 정렬되어 있다.
트렌치를 갖는 종래의 DMOS 트랜지스터들은 통상 액티브 트랜지스터 영역들이 형성되는 터브(tub), 각각 개별 확산되는 트랜지스터의 보디 영역, 소오스 영역, 보디 접촉 영역 및 터미네이션(termination) 구조체, 즉, 필드 플레이트와 필드링을 포함하는 여러 트랜지스터 영역들을 형성하기 위해 꽤 많은 제조 마스킹 단계(8 또는 9 단계 정도)를 필요로 한다는 단점을 갖는다. 또한 트랜지스터의 산화물층과 다결정 실리콘부를 형성하는데 필요한 추가적인 마스킹 단계들도 이용된다. 각각의 추가적인 마스킹 단계는 마스크 정렬을 필요로 하기 때문에 정렬 에러가 발생할 가능성이 있고, 바람직하지 않아도, 양품율을 떨어뜨린다. 또한, 온도 사이클을 포함한 많은 공정 단계들은 어떤 주입된 이온의 원치않는 확산 결과가 발생되기 쉬워 여러 확산 영역의 래터럴 크기 및/또는 깊이를 바람직하지 않게 변경시킨다.
그러므로, 비교적 적은 마스킹을 이용한 트랜지스터 제조 공징이 필요하게 된다.
상기 장치의 제조에 있어서, 다결정 실리콘 스트링거(stringer)문제를 제거하는 것도 물론 바람직하다. 다결정 실리콘 스트링거는 통상 다결정 실리콘층이 예컨대 계단 구조체를 포함한 산화물층에 걸쳐 증착되는 경우에 형성된다. 다음의 다결정 실리콘층을 에칭다운 함으로써 다결정 실리콘의 일부가 계단 구조체에 인접하여 남아있게 되는데, 이는 다결정 실콘콘층이 상기 남아 있는 다결정 실리콘의 일부 점에서 가장 두껍기 때문이다. 상기 “스트링거”부는 최종 트랜지스터에 커다란 수행상의 문제점을 유발시킨다.
본 발명에 따라, 트렌치를 갖는 DMOS 트랜지스터는 일실시예에서 비교적 협소하고 비교적 일은 트렌치들을 갖고서 형성된다. 관련된 트랜지스터의 액티브 영역들은 비교적 얕게 확산된다. 트랜지스터의 액티브 영역과 심부 보디 영역을 형성하고, 즉, 터보들의 위치를 설정하고, 국부적 산화를 어느곳에 발생하여 트랜지스터의 필드 산화 영역을 형성해야 할지를 결정하는데에 하나의 마스킹 단계가 필요하기 때문에, 단지 6 단계의 마스킹 단계만이 필요하게 된다. 따라서 터브 영역을 형성하는데 통상 이용된 종래의 제 1 의 마스킹 단계와 필드 산화 영역을 형성하는데 이용되는 종래의 제 2 의 마스킹 단계는 하나의 국부적 실리콘 산화(LOCOS : local oxidation of silicon)마스킹 단계로 결합된다.
또한, 상기 제조 공정은 트랜지스터의 보디 영역과 소오스 영역을 헝성하기 위한 특정 전용 포토레지스트 마스킹 단계를 제거함으로써 간략화된다. 대신에, 보디 영역 및 소오스 영역 부분을 헝성하기 위해 패턴화 되는 초기 액티브 영역의 마스킹과 게이트 트렌치 헝성후에 보디 영역과 소오스 영역을 주입 및 확산시킴으로써 상기 영역들이 헝성되고, 이로써, 부분적으로 게이트 트렌치 측벽들을 이용하여 소오스 영역과 보디 영역의 래터럴 크기를 한정한다.
이는 보디 영역과 소오스 영역을 헝성하도록 전용 포토레지스트 마스크층을 이용하는 종래 기술과 다르다. 트렌치 형성후에 보디 및 소오스 영역의 주입은, 유리하게도, 완전 트랜지스터의 채널 길이에 대한 양호한 제어를 제공한다. 공정에서 비교적 늦은 보디 영역의 형성은 바람직하게도, 제조하는 동안 보다 적은 온도 사이클에 보디 영역을 노출시키고 이로써 보디 확산 깊이의 보다 정확한 형성을 가능케 한다. 또한, 보디 영역의 형성에 앞선 트렌치의 형성은, 장점으로 트렌치 측벽의 애칭 손상을 보다 쉽게 보상가능케 한다.
본 발명은 세개의 계류중인 특허 출원에 개시된 내용으로 이해될 수 있는데, 본문에서는 참고로 인용된다. 제 1 의 상기 출원은 햄자 윌마즈 씨등의 발명자에 의해 “Low ON-Resistance power MOS Technology”라는 제하로 1992년 5월 12일자로 출원된 미합중국 특허 출원 번호 제 07/88l,589 호 인데, 여기에는 특히 5 단계의 마스킹 공정을 이용한 DMOS 트랜지스터 제조방법에 대해서 기술되어 있다. 제 2 의 상기 출원은 제-혼 관 씨등의 발명자에 의해 “Trenched DMOS Transistor process using seven Mask”라는 제하의 미합중국 특허 출원이다. 제 3 의 상기 출원은 발명자인 아이작 벤쿠야씨에 의해 “Field Effect Transistor Having Edge Termination utilizing Trench Technology”라는 제하로 1992. 7. 23 일자로 출원된 미합중국 특허 출원 번 제 07/918,996 호이다. 상기 출원중 제 3 의 출원이 본 출원에 서술된 공정에 의해 제공된 구조체를 서술하는데에 가장 적절하다. 그러나, 본문에 기술된 제조공정은 상기 제 3 의 출원에 기술된 구조체(본 명세서에 기술된 구조체와 동일)의 제조에 한정되는 것이 아니고, 상기 제 3 의 출원에 기술된 특정 터미네이션 구조체와 관계없이 트랜지스터 제조예 보다 일반적으로 적용된다는 것을 알 수 있게 될 것이다. 장점으로, 본 발명에 따른 구조체 방법은 종래의 처리 공정에서 필요로한 마스킹 단계들을 제거하고, 두꺼운 게이트 산화물을 형성할 필요가 없으며, 또한 본 발명의 일실시예에서는 트랜지스터의 액티브 셀 트랜지스터부의 브레이크 다운 전압을 훨씬 초과하는 브레이크 다운 전압을 획득할 수 있다. 이와같은 특성은 높은 브레이크 다운 전압이 요구되고 높은 셀 밀도에 따라 얕은 접합(shallow junction)이 요구되는 경우에 특히 유익하다. 상기 액티브 트랜지스터 셀들은 정사각형 또는 기타 다른 외형을 갖는다.
본 발명에 따른 6 단계의 마스킹 공정이 이후 기술된다.
제l(a)도의 본 발명에 따른 N 채널 공정에서는 예를들어, 0.001 내지 0.005Ω·cm의 저항률을 갖는 N+도핑된 실리콘 기판(도시생략)위에 형성된, 예를들어, 0.85 내지 1Ω·cm의 저항율과 5 내지 10㎛의 두께를 갖는 N-도핑된 에피택셜층(100)을 이용한다.
상기 기판은 대략 500㎛의 두께를 갖는다. 370Å 내지 500Å의 두께를 갖는 얇은 SiO2층(102)은 에피택셜층(100)의 주표면상에 열적 성장되고 실리콘 질소화물의 마스크층(104)은 (102)위에 증착된다. 마스크층(104)은 종래 방식대로 패턴화되어 에칭된다. 그후에, 붕소가 붕소 질화물 공정을 이용하거나 40 내지 60kev의 에너지와 마스크층을 텅한 2 × 1013내지 1 × 1016/cm2의 주입링의 붕소 주입에 의해 증착 확산되고 대략 2 내지 3 ㎛의 깊이와 1 × 1016내지 2 × 1019/cm3의 주표면에서 최종 농도를 갖는 드라이브-인 확산에 의해 P+심부 보디 영역(106, 108)을 형성하며, P+필드링(터미네이션 구조체 : 110, 112, 1114)도 마찬가지이다.
그다음, 제1(b)도에서 5000 내지 8000Å의 두께로 실리콘의 국부적 산화(LOCOS)(118)후에 질소화물 마스크층(104)을 스트립핑(stripping)하여 액티브 트랜지스터 셀과 장치의 터미네이션부를 모두 형성한다(제1(a)도~제1(j)도에서 장치의 터미네이션 영역은 도면 우측에 위치하고 트랜지스터의 중앙 액티브셀부는 도면 좌측에 위치한다는 것을 알 수 있다. 물론, 상기 도면의 공정 단계들은 개략적으로 도시된 것이지, 축척으로 도시한 것은 아니다).
다음에, 제1(c)도에서, LTO(low temperature oxide : 저온 산화물)의 제 2의 마스크층(도시생략)이 종래 방식대로 증착되어 패턴화되며, 트렌치(120, 122, 124, 126)는 이방성 반응 이온(anisotropic reactive ion)드라이 에칭에 의해 1.5 내지 3㎛의 깊이와 1 내지 2㎛의 폭으로 각각 형성된다. 트렌치(120, 122, 124)는 게이트 전극 트렌치로서 재공되며, 트렌치(124, 126)는 필드링들을 인접 구조체들로부터 분리시키는 역할을 한다. 트랜치벽 및 코너는 이방성 플라즈마 라운트홀 에칭하고 손실성 산화물을 스트립핑함으로써 평탄화되고, 게이트 산화물층(130)은 트렌치(120, 1244,… 125)의 측벽상에 400-800Å의 두께로 종래 방식대로 성장된다.
그다음, 제1(d)도에서, 트렌치들은 최소한 각 트렌치의 폭만큼의 두께를 갖는 다결정 실리콘층(132)의 증착에 의해 핑탄화 된다. 비교적 두꺼운 상기 다결정 실리콘층(132)은 0.5㎛의 두께를 남겨 놓고, 부분적으로 드라이 에칭(마스크 없이)되어 제거된다. 주표면을 포토레지스트(도시생략)로 보호함으로써, 기판 후측부의 다결정 실리콘 및 산화물층이 습식화 에칭에 의해 제거된다. 그다음, 남아 있는 다결정 실리콘(132)은 2Ω/square 보다 적게 도핑된다. 그다음, 다결정 실리콘(132)과 제 2 의 다결정 실리콘 에칭의 마스킹이 수행되어 연속되는 공정을 위한 윈도우를 형성하는 제1(d)도의 구조체를 구성한다. LOCOS 산화물 공정을 이용하여 산화물의 계단 높이(oxide step height)를 감소시킴으로저 종래의 “폴리 스트링거(poly stringer)” 문제가 제거된다.
그다음, 제1(e)도에서, 대략 60 kev의 애너지와 3 × 1013내지 4 × 10l3/cm2의 주입량으로 전면적인 붕소의 P 보디 영역 주입 및 확산에 의해 대략 2 × 1017/cm3의 최종 표면 농도를 갖는 도핑 영역(134, 136, 135)이 형성된다.
그다음, 전면적인 N+비소의 소오스 주입 및 확산이 60 내지 120 kev의 에너지와 1 × 1015내지 1 × 1016의 주입량으로 수행되어 제1(f)도의 5 × 1019/cm3의 최종 표면 농도를 갖는 영역(140, 142)을 형성한다. N+소오스 접합(140, 142)의 깊이는 대략 0.5㎛이다.
그다음, 제1(g)도에서, 보로-포스포실리케이트 글라스(boro-phosphosilicate glass : BPSG)(146)은 전체 구조체에 걸쳐 대략 1.35㎛의 두께로 종래 방식대로 증착한다. 그다음 제1(h)도에서, BPSG층(140)이 마스킹 및 패턴화되어 트랜지스터 구조체에 전기적 접촉 개구(150, 152, 154, 156)를 형성한다.
그다음, BPSG층(140)은 종래 방식대로 역류되어 코너를 평탄하게 한다.
그다음, 제1(i)도에서, 금속층(160) : 예컨대 알루미늄 또는 알루미늄 +1% 실리콘)이 전체 구조체에 걸쳐 스퍼터링 함으로써 증착되고 종래의 패턴화된 금속 마스크층을 이용하여 에칭된다. 또한 동일 단계에서 에지 터미네이션에서 다결정 실리콘(132a)은 에칭되어 제거된다. 상기 습식 금속 에칭 및 실리콘 잔조 제거 에칭 단계에서, 금속층(160)은 터미네이션 영역에서 에칭되어 제거되고, 또한 이 단계에서, 상기 영역의 다결정 실리콘층의 불필요한 부분(132a)가 에칭되어 제거된다. 이로써, 이 단계에서 불필요한 폴리실리콘(132a)을 제거하기 위해 어떠한 분리 마스킹층도 필요없게 된다.
그다음, 제1(i)도에서, PSG 또는 플라즈마 질소화물과 같은 패시베이션층(162)이 종래 방식대로 증착되고 마스크 단계에 의해 게이트와 소오스 영역을 접촉시키는 본딩 패드 홀(도시 생략)은 게이트와 소오스 영역을 통해 열려있다. 알수 있듯이, 6 단계의 마스킹 공정은 본 발명 제1(a)도~제1(j)도에서 서술된 제조공정의 일실시예에 이용된다. 상기 6 단계의 마스킹 공정은 다음과 같다.
1) 심부 보디 P+및 LOCOS 마스킹 단계 ; 이 단계에서는 P+ 영역이 도핑되고 LOCOS(118)이 성장되는 개구들이 제1(a)도에 도시된 바와같이 층(102)에 형성된다.
2) 트렌치 마스킹 단계 ; 이 단계에서는 포토 레지스트의 일부가 형성되어 제1(c)도에 도시된 트렌치(120,…126)를 한정한다.
3) 다결정 실리콘 마스크 단계 ; 포토 레지스트의 일부분들을 이용하여 제1(d)도에 도시된 다결정 실리콘층(132)의 일부를 보호하여 형성시킨다.
4) 접촉 홀 마스킹 단계 ; 이 단계에서는 BPSG 층(146)의 일부분들이 제거되어 P+영역이 형성되고, 제1(h)도의 트렌치의 폴리실리콘에 접촉이 형성된다.
5) 금속 마스킹 단계 ; 이 단계에서는 금속층(160)이 일부분들이 제거되어 제11도의 금속 소오스 전극(160a), 금속 게이트 핑거(160b)가 형성된다.
6) 패드 마스킹 단계 : 이 단계에서는 패시베이션층(162)의 일부분들이 제거되어 게이트 본딩 패드와 소오스 본딩 패드의 일부분들이 노출된다.
상술된 공정은 도시된 바와같이 H 채널 수직 DMOS 트랜지스터의 제조예 적합하다는 것을 알 수 있을 것이다. 반대 유형의 여러 국성들을 반전시킴으로써, p 채닐 수직 DMOS 트랜지스터가 형성될 수도 있다.
또한, 제1(j)도의 구조체를 참조하먼, 필드링(112, 114)은 절연 트렌치에 의해 분리되고 이로써, 필드링들이 밀접하게 이격될 수 있고 칩 표면 영역을 보존할 수 있게 된다. 이와같은 방식으로 보다 많은 필드링들이 형성될 수 있다. 트렌치(126)는 전기적으로 표류하는 다결정 실리콘으로 충전된다. 또한 트렌치(124)도 다결정 실리콘으로 충전되어 트렌치(120, 122)로 충전되는 폴리실리콘에 교대로 접속되는(제1(i)도의 외부 핑면)게이트 핑거 전극에 전기적으로 접속된다. 드레인 전극은 기판의 후면(도시생략)상에 종래 방식대로 형성된다.
트렌치(122)의 바로 우측 영역은 액티브(소오스 또는 보디)영역을 전혀 갖지 않기 때운에 터미네이션 구조체에 인접한 더미 셀(dummy cell)로서 제공된다: 상기 더미 셀은 일실시예에서는 필요한건 아니다. 상술된 공정은 본발명 시술된 트랜지터 이외의 종단을 갖는 트랜지스터에게 실현될 수도 있다.
상술 내용은 예시적인 것이지 이에 한정된다는 것은 아니다. 상기 명세서 및 청구권리 범위내에서 당업자에 의해 추가 변형이 가능하다.
Claims (8)
- 주표면을 갖고 제 1 의 전도형으로 형성된 반도체 기판을 준비하는 단계와; 상기 주표면상에 패턴화된 마스크층을 형성하는 단계와; 마스크층에 의해 노출된 기판의 일부에 제 2의 전도형의 반도체 영역을 도핑하여 트랜지스터의 심부 보디 영역을 형성하는 단계와; 마스크층에 의해 노출된 주표면의 일부에 산화물층을 성장시키는 단계와; 기판에 다수의 트렌치들을 형성하는 단계와; 트렌치와 적어도 산화물층의 일부에 전도물층을 형성하여 상기 전도물층의 일부가 트랜지스터의 게이트 전극이 되는 단계와; 기판에 제 2 의 전도형으로 도핑되어 트랜지스터의 보디 영역이 되는 제 1 영역을 형성하여 상기 제 1 영역이 주표면의 마스킹 되지 않은 부분으로부터 기판으로 확장되는 단계와; 제 1 의 전도형으로 도핑되어 트랜지스터의 소오스 영역이 되는 제 2 영역을 형성하여 상기 제 2 영역이 주표면의 마스킹 되지 않은 부분으로부터 기판으로 확장되는 단계와; 주표면과 전도물층 위에 놓인 패턴화된 절연층을 형성하는 단계와; 주표면 위에 놓이고 패턴화된 절연층에 걸쳐 패턴화된 내부 접속층을 형성하여 상기 접속층이 심부 보디, 보디 및 소오스 영역과 게이트 전극에 접촉하는 단계를 포함한 것을 특징으로 하는 전계 효과 트랜지스터 형성방법.
- 제1항에 있어서, 상기 산화물층의 성장 단계는 주표면의 노출된 부분을 국부적으로 산화하여 대략 5000지 8000Å의 두께 범위를 갖는 층을 형성하는 단계를 포함한 것을 특징으로 하는 전개 효과 트랜지스터 형성방법.
- 제1항에 있어서, 상기 다수의 트렌치들을 형성하는 단계는, 다수의 U 자형 트렌치들을 이방적으로 에칭하는 단계와; 등방성 플라즈마 드라이 에칭에 의해 트렌치 코너를 둥글게 하고 트렌치 벽을 펑활화 하는 단계와; 트렌치의 측벽상에 손실성 산화층을 성장시키는 단계와; 적어도 손실성 산화층의 일부를 제거하는 단계를 포함한 것을 특징으로 하는 전계 효과 트랜지스터 형성방법.
- 제3항에 있어서, 상기 도핑된 제 1 영역의 형성 단계는 상기 다수의 트렌치의 형성 단계 이후의 공정 단계인 것을 특징으로 하는 전계 효과 트랜지스터 형성방법.
- 제4항에 있어서, 상기 트랜치는 대략 1.5 내지 3㎛ 범위의 깊이를 갖는 것을 특징으로 하는 전계 효과 트랜지스터 형성방법.
- 제1항에 있어서, 상기 전도물층을 형성하는 단계는, 트렌치와 주표면 위에 금속층을 증착시키는 단계와; 일부 증착층을 에칭 제거하는 단계와; 남아 있는 상기 증착층의 일부를 도핑하는 단계와; 상기 도핑된 증착층의 부분들에 거쳐 패턴화된 마스크층을 형성하는 단계와; 상기 패턴화된 마스크층에 의해 노출된 상기 도핑된 증착층의 부분들을 에칭 재거하는 단계를 포함하고, 상기 트렌치들은 상기 도핑된 증착층으로 충전되고, 상기 도핑된 증착층은 트랜지스터의 터미네이션 영역에서 단지 산화물층에만 걸쳐 존재하는 것을 특징으로 하는 전계 효과 트랜지스터 형성방법.
- 제6항에 잇어서, 상기 패턴화된 상호 접속층을 형성하는 단계는, 상기 주표면과 상기 패턴화된 절연층 위에 있는 금속층을 증착하는 단계와; 상기 금속층에 걸쳐 패턴화된 마스크층을 형성하는 단계와; 상기 패턴화된 마스크층에 의해 노출된 금속층의 부분들을 에칭 제거하고, 동일 단계에서 터미네이션 영역에서 상기 패턴화된 절연층의 위에 놓여있지 않은 일부 도핑된 증착층을 에칭 제거하는 단계를 포함하는 것을 특징으로 하는 전개 효과 트랜지스터 형성방법.
- 주표면을 구비하고 제 1 의 전도형으로 형성된 반도체 기판을 제공하는 단계와; 상기 주표면위에 패턴화된 마스크층을 형성하는 단계와; 상기 패턴화된 마스크층에 의해 노출된 주표면의 부분들 밑에 있는 일부 기판에 트랜지스터의 제 2 전도형으로 도핑된 심부 보디 영역을 형성하는 단계와; 상기 패턴화된 마스크층에 의해 노출된 상기 주표면의 상기 부분들상에 국부적으로 산화물을 성장시키는 단계와; 상기 패턴화된 마스크층을 제거하여 상기 주표면의 추가 부분들을 노출시키는 단계와; 상기 주표면의 상기 노출된 추가 부분들 밑에 있는 기관의 부분들에 트랜지스터의 게이트 영역, 도핑된 소오스 영역 및 도핑된 보디 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 형성방법.
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