KR0172262B1 - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR0172262B1 KR0172262B1 KR1019950069468A KR19950069468A KR0172262B1 KR 0172262 B1 KR0172262 B1 KR 0172262B1 KR 1019950069468 A KR1019950069468 A KR 1019950069468A KR 19950069468 A KR19950069468 A KR 19950069468A KR 0172262 B1 KR0172262 B1 KR 0172262B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- atoms
- forming
- ion implantation
- mask pattern
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims description 22
- 125000004429 atom Chemical group 0.000 claims description 19
- 238000005468 ion implantation Methods 0.000 claims description 18
- 150000004767 nitrides Chemical class 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 229920005591 polysilicon Polymers 0.000 claims description 13
- 229910052723 transition metal Inorganic materials 0.000 claims description 11
- 150000003624 transition metals Chemical class 0.000 claims description 11
- 125000004437 phosphorous atom Chemical group 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 210000000056 organ Anatomy 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 게이트 전극과 필드 산화막간의 표면 단차가 없는 DDD(double doped drain) 구조를 구비한 반도체 소자의 제조방법에 관한 것으로, 반도체 소자의 게이트 전극 예정 영역과 필드 산화막의 예정 영역의 기판 부위를 식각하여 트랜치를 형성한 다음, 매립형 게이트 전극 및 매립형 필드 산화막을 형성한 다음, DDD 구조의 소오스 드레인 영역을 구축하므로써, 이후의 금속 배선 공정시 소자의 신뢰성을 향상시키고, 소자의 제조 수율을 증대시킬 수 있다.
Description
제1도는 종래의 LDD 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 도면.
제2도는 제2a도 내지 제2g도는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면.
제3도는 제3a도 내지 제3g도는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
11,21 : 반도체 기판 12,16 : 마스크 패턴
17,27 : 필드 산화막 18,28 : 게이트 산화막
19,29 : 게이트 전극 20,31 : 고농도 불순물 영역
21,32 : 저농도 불순물 영역 30 : 전이 금속층
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 게이트 전극과 필드 산화막간의 표면 단차가 없는 DDD(double doped drain) 구조를 구비한 반도체 소자의 제조 방법에 관한 것이다.
최근 점점 경박단소형화되는 반도체 기술의 추세에 따라 단위 소자의 소오스와 드레인간의 거리인 채널간격이 0.5㎛ 이하로 감소하고 있다. 이에 따라 소오스에서 드레인으로의 채널상의 전위가 높아져 단위 MOS의 채널에 강한 전계가 걸리게 됨으로써, Electricfield = Voltage / Length의 식에 의해 강한 전계내의 전자들은 높은 에너지를 갖게 된다. 이와 같이 높은 에너지 준위를 갖는 전자를 핫 캐리어라 하고 있다. 이러한 핫 캐리어 전자들은 게이트산화막내로 진입하여 문턱전압을 불안정하게 하고, 심각한 펀치-스루(punch-through) 문제를 야기시켜 디바이스에 치명적인 손상을 입히게 된다. 따라서 이러한 핫 캐리어를 방지하려는 많은 연구가 진행중에 있다. 이러한 연구의 한 결과로 게이트의 형성 후 그 양측의 소오스 드레인 영역에 저농도의 이온 주입을 행하고, 게이트의 측벽에 블랭킷 식각(blanket etching) 또는 반응성 이온 에칭(RIE)등의 방법으로 스페이서를 형성한 후, 고농도의 이온 주입을 행하는 LDD 구조의 소오스 드레인 형성방법이 제안되었다.
상기와 같은 종래 LDD 구조의 반도체-소자의 제조 방법을 제1도를 참조하여 보다 구체적으로 살펴보면 다음과 같다.
우선, 제1a도에 나타낸 바와 같이, 반도체 기판(1) 상부에 공지된 로코스 방식에 의거하여 필드 산화막(2)을 형성하고, 전체 구조물 상부에 게이트 산화막(3)을 소정 두께로 형성한다. 그런 다음, 전체 구조를 상부에 폴리 실리콘(4) 및 난반사방지막(5)을 순차적으로 증착한 다음, 게이트 전극의 형태로 식각하여 게이트 전극을 형성한다. 그후, 상기 게이트 전극을 마스크로 하여 저농도 불순물을 이온 주입하여 저농도 불순물 영역(6)을 형성하고, 이어서, 전체 구조물 상부에 후막의 산화막을 층착하고, 이방성 블랭킷 식각을 진행하여 게이트 전극 측벽에 스페이서를 형성한 다음, 이를 마스크로 하여 고농도 불순물을 이온 주입하여 고농도 불순물 영역을 형성하여 LDD(lightly doped drain) 구조를 갖는 모스 트랜지스터를 형성한다.
그러나, 상술한 반도체 소자의 LDD 구조는, 필드 산화막과 기판 또는 게이트 전극과 기판간에 토폴로지가 발생되고, 또한 상기 필드 산화막 상부에 필드 트랜지스터가 형성될 경우에는 더욱 심한 토폴로지가 발생하게 되어 이후의 금속 배선 공정시, 금속 배선의 신뢰성을 저하시키는 문제점이 발생하였다.
따라서, 본 발명은 전술한 종래의 문제점을 해결하기 위한 것으로, 반도체 소자의 필드 산화막과 게이트 전극을 동일 선상에 체조하여 하부의 토폴로지를 완화하고, 소자의 소오스 드레인 영역을 DDD 구조로 제작하여 핫 캐리어에 의한 소자의 파괴를 방지하여 소자의 신뢰성 및 제조 수율을 증대시킬 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 (a) 반도체 기판상에 필드 산화막 예정 영역 및 게이트 전극 예정 영역이 노출되도록 제1마스크 패턴을 형성하고, 제1마스크 패을 제거하는 단계;
(b) 상기 (a)의 결과물 상부에 패드 산화막과 질화막을 순차적으로 형성하고, 상기 식각이 이루어진 필드 산화막 예정 영역의 질화막이 노출되도록 제2마스크 패턴을 제거하는 단계;
(c) 상기 제2마스크 패턴의 형태로 하부의 질화막을 식각하고, 제2마스크 패턴을 제거하는 단계;
(d) 상기 (c)단계에서 노출된 기판 영역을 열산화하여 필드 산화막을 형성하는 단계;
(e) 상기 (d)의 결과물 상부에 존재하는 패드 산화막과 질화막을 제거하는 단계;
(f) 상기 구조물 상부에 게이트 산화막을 형성하는 단계;
(g) 상기 게이트 산화막 상부에 폴리실리콘을 증착하는 단계;
(h) 상기 폴리실리콘을 게이트 산화막 및 필드 산화막이 노출될때까지 에치백하는 단계;
(i) 상기 (h)단계에서 노출된 기관에 불순물을 이온 주입하여 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 (a)단계에서 트렌치의 깊이는 5000 내지 12000Å인 것을 특징으로 하고, 상기 (h)단계에서, 상기 폴리실리콘은 Cl2 + HBr + He 가스를 이용하여 에치백하는 것을 특징으로 한다.
본 발명에 있어서, 상기 (h)단계와 (i)단계 사이에, 전이 금속층을 형성하는 단계를 부가적으로 포함하는 것을 특징으로 하고, 상기 전이 금속층은 선택적 증착 방식에 의하여 형성되는 것을 특징으로 하며, 상기 전이 금속층은 기판으로부터 1000 내지 2000Å정도 돌출되도록 형성되는 것을 특징으로 한다.
그리고, 상기 (i)단계에서, 상기 불순물 이온 주입 단계는 As원자를 1×1013내지 1×1017원자/㎤의 농도 및 30 내지 50KeV의 에너지로 이온 주입하고, P원자를 1×1011내지 1×1015원자/㎤의 농도 및 40 내지 60KeV의 에너지로 이온 주입하여 접합 영역을 형성하는 것을 특징으로 하고, 또는, 상기 (i)단계에서, 상기 불순물 이온 주입 단계는 P 원자를 1011내지 1×1015원자/㎤의 농도 및 40 내지 60KeV의 에너지로 이온 주입하고, As원자를 1×1013내지 1×1017원자/㎤의 농도 및 30 내지 50KeV의 에너지로 이온 주입하여 접합 영역을 형성하는 것을 특징으로 한다.
이하, 본 발명의 양호한 실시예를 첨부한 도면에 의거하여 자세히 설명하기로 한다.
[실시예1]
첨부한 도면 제2a도 내지 제2g도는 본 발명의 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
먼저, 제2a도에 도시된 바와 같이, 반도체 기판(11) 상부에 게이트 전극 예정 영역 및 필드 산화막의 예정 영역이 노출되도록 사진 식각 공정에 의하여 제1마스크 패턴(12)을 형성한다. 그런 다음, 제1마스크 패턴을 이용하여 노출된 기판 영역을 소정 깊이, 바람직하게는 5000 내지 12000Å정도 이방성 식각하여 트렌치 영역(13)을 형성한다.
이어서, 제2b도에 도시된 바와 같이, 상기 기판 상부에 존재하는 제1마스크 패턴을 제거하고, 전체 구조물 상부에 200 내지 400Å의 패드 산화막(14)과, 1000 내지 1200Å 두께의 질화막(15)을 순차적으로 형성한다. 그리고, 상기 질화막 상부에 식삭이 이루어진 필드 산화막 예정 영역이 노출되도록 제2마스크 패턴(16)을 형성한다.
그런 다음, 제2c도에 도시된 바와 같이, 상기 노출된 질화막 부분을 약 160 내지 175°C의 온도범위에서 인산 용액을 이용하여 습식 식각한다.
이어서, 제2d도에 도시된 바와 같이, 상기 제2마스크 패턴을 제거하고, 열산화 방식에 의하여 상기 질화막 식각에 의하여 노출된 기판 부위를 4000 내지 7000Å 정도 산화하여 버드 빅(bird's beak)이 없는 필드 산화막(17)을 형성한다.
그런 다음, 제2e도에 도시된 바와 같이, 상기 반도체 기판(11) 상부에 존재하는 질화막(15)와 패드 산화막(14)을 인산 용액 및 불산 용액을 이용하여 제거한다.
그리고, 제2f도에 도시된 바와 같이, 결과물 상부에 50 내지 180°C 정도로 게이트 산화막(18)을 형성하고, 그 상부에 2000 내지 5000Å정도의 도핑된 폴리실리콘을 증착한 다음, 상기 게이트 산화막 및 필드 산화막의 일부분이 노출되도록 에치백하여 상기 트렌치 영역 내부 및 필드 산화막 내부에 폴리실리콘을 매립시키어 게이트 전극(19)을 형성한다. 이때, 상기 에치백 단계시 Cl2+ HBr + He가스를 이용하여 폴리실리콘을 에치함이 바람직하다.
그후, 제2g도에 도시된 바와 같이, 상기 형성된 게이트 전극(19)을 이온 주입 마스크로 하여 고농도 불순물 예를 들어 As원자를 1×1013내지 1×1017원자/㎤의 농도 및 30 내지 50KeV의 에너지로 이온 주입하여 고농도 불순물 영역(21)을 형성한 다음, 저농도 불순물인 P원자를 1×1011내지 1×1015원자/㎤의 농도 및 40 내지 60KeV의 에너지로 이온 주입하여 저농도 불순물 영역(21)을 형성하여 표면 단차가 없는 반도체 소자를 형성한다. 이때, 상기 저농도 불순물과 고농도 불순물이 이온 주입 단계가 바뀌어 주입되어도 DDD 구조를 갖는 소오스, 드레인 영역을 형성할 수 있다.
[실시예2]
첨부한 도면 제3a도 내지 제3h도는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
먼저, 제3a도에 도시된 바와 같이, 반도체 기판(21) 상부에 게이트 전극 예정 영역 및 필드 산화막의 예정 영역이 노출되도록 사진 식각 공정에 의하여 제1마스크 패턴(22)을 형성한다. 그런 다음, 제1마스크 패턴을 이용하여 노출된 기판 영역을 소정 깊이, 바람직하게는 5000 내지 12000Å정도 이방성 식각하여 트렌치 영역(23)을 형성한다.
이어서, 제3b도에 도시된 바와 같이, 상기 기판 상부에 존재하는 제1마스크 패턴을 제고하고, 전체 구조를 상부에 200 내지 400Å의 패드 산화막(24)과, 1000 내지 1200Å 두께의 질화막(25)을 순차적으로 형성한다. 그리고, 상기 질화막 상부에 식각이 이루어진 필드 산화막 예정 영역이 노출되도록 제2마스크 패턴(26)을 형성한다.
그런 다음, 제3c도에 도시된 바와 같이, 사익 노출된 질화막(25) 부분을 약 160 내지 175°C의 온도범위에서 인산 용액을 이용하여 습식 식각한다.
이어서, 제3d도에 도시된 바와 같이, 상기 제2마스크 패턴을 제거하고, 열산화 방식에 의하여 상기 질화막 식각에 의하여 노출된 기판 부위를 4000 내지 7000Å정도 산화하여 버드 빅(bird's beak)이 없는 필드 산화막(27)을 형성한다.
그런 다음, 제3e도에 도시된 바와 같이, 상기 반도체 기판(21) 상부에 존재하는 질화막(25)과 패드 산화막(24)를 인산 용액 및 불산 용액을 이용하여 제거한다.
그리고, 제3f도에 도시된 바와 같이, 결과물 상부에 50 내지 180°C 정도로 게이트 산화막(28)을 형성하고, 그 상부에 2000 내지 5000Å정도의 도핑된 폴리실리콘을 증착한 다음, 상기 게이트 산화막 및 필드 산화막의 일부분이 노출되도록 에치백하여 상기 트렌치 영역 내부 및 필드 산화막 내부에 폴리실리콘을 매립시키어 게이트 전극(29)을 형성한다. 이때, 상기 에치백 단계시 Cl2+ HBr + He가스를 이용하여 폴리실리콘을 에치함이 바람직하다.
그후, 제3g도에 도시된 바와 같이, 상기 형성된 게이트 전극(19)의 전도성을 향상시키기 위하여 전이 금속 함유가스 , 예를 들어, WF6가스를 이용한 선택적 증착방식에 의하여 게이트 전극 상부에 2000 내지 4000Å 두께의 전이 금속층(30)을 형성한다. 그러면, 상기 전이 금속층은 기판 상부로 1000 내지 2000Å정도 돌출된다.
그리고 나서, 제3h도에 도시된 바와 같이, 상기 전이 금속층(30)을 이온 주입 마스크로 하여 고농도 불순물 예를 들어 As원자를 1×1013내지 1×1017원자/㎤의 농도 및 30 내지 50KeV의 에너지로 이온 주입하여 고농도 불순물 영역(31)을 형성한 다음, 저농도 불순물인 P원자를 1×1011내지 1×1015원자/㎤의 농도 및 40 내지 60KeV의 에너지로 이온 주입하여 저농도 불순물 영역(32)을 형성하므로써, 표면 단차가 없는 반도체 소자를 형성한다. 이때, 상기 As원자와 P원자의 이온 주입 과정을 바꾸어 주입하여도 동일한 효과를 얻게 된다. 이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 반도체 소자의 게이트 전극 예정 영역과 필드 산화막의 예정의 기판 부위를 식각하여 트렌티를 형성한 다음, 매립형 게이트 전극 및 매립형 필드 산화막을 형성단 다음, DDD 구조의 소오스, 드레인 영역을 구축하므로써, 이후의 금속 배선 공정시 소자의 신뢰성을 향상시키고, 소자의 제조 수율을 증대시킬 수 있다.
Claims (8)
- (a) 반도체 기판상에 필드 산화막 예정 영역 및 게이트 전극 예정영역이 노출되도록 제1마스크 패턴을 형성하고, 이의 형태로 기판을 소정 깊이만큼 식각하여 트렌치를 형성하고, 제1마스크 패턴을 제거하는 단계; (b) 상기 (a)의 결과물 상부에 패드 산화막과 질화막을 순차적으로 형성하고, 상기 식각이 이루어진 필드 산화막 예정 영역의 질화막이 노출되도록 제2마스크 패턴을 제거하는 단계; (c) 상기 제2마스크 패턴의 형태로 하부의 질화막을 식각하고, 제2마스크 패턴을 제거하는 단계; (d) 상기 (c)단계에서 노출된 기판 영역을 열산화하여 필드 산화막을 형성하는 단계; (e) 상기 (d)의 결과물 상부에 존재하는 패드 산화막과 질화막을 제거하는 단계; (f) 상기 구조물 상부에 게이트 산화막을 형성하는 단계; (g) 상기 게이트 산화막 상부에 폴리실리콘을 증착하는 단계; (h) 상기 폴리실리콘을 게이트 산화막 및 필드 산화막이 노출될때까지 에치백하는 단계; 및 (i) 상기 (h)단계에서 노출된 기관에 불순물을 이온 주입하여 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법
- 제1항에 있어서, 상기 (a)단계에서 트렌치의 깊이는 5000 내지 12000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 (h)단계에서, 상기 폴리실리콘은 Cl2 + HBr + He가스를 이용하여 에치백하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 (h)단계와 (i)단계 사이에, 전이 금속층을 형성하는 단계를 부가적으로 포함하는 것을 특징으로하는 반도체 소자의 제조 방법.
- 제4항에 있어서, 상기 전이 금속층은 선택적 증착 방식에 의하여 형성되는 것을 특징으로하는 반도체 소자의 제조 방법.
- 제4항에 또는 제5항에 있어서, 상기 전이 금속층은 기판으로부터 1000 내지 2000Å정도 돌출되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 (i)단계에서, 상기 불순물 이온 주입 단계는 As원자를 1×1013내지 1×1017원자/㎤의 농도 및 30 내지 50KeV의 에너지로 이온 주입하고, P원자를 1×1011내지 1×1015원자/㎤의 농도 및 40 내지 60KeV의 에너지로 이온 주입하여 접합 영역을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 (i)단계에서, 상기 불순물 이온 주입 단계는 P원자를 1×1011내지 1×1015원자/㎤의 농도 및 40 내지 60KeV의 에너지로 이온 주입하고, As원자를 1×1013내지 1×1017원자/㎤의 농도 및 30 내지 50KeV의 에너지로 이온 주입하여 접합 영역을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950069468A KR0172262B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체 소자의 제조방법 |
| US08/774,214 US5753554A (en) | 1995-12-30 | 1996-12-27 | Semiconductor device and method of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950069468A KR0172262B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970053912A KR970053912A (ko) | 1997-07-31 |
| KR0172262B1 true KR0172262B1 (ko) | 1999-02-01 |
Family
ID=19448463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950069468A KR0172262B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체 소자의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5753554A (ko) |
| KR (1) | KR0172262B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100500937B1 (ko) * | 1998-10-28 | 2005-11-29 | 주식회사 하이닉스반도체 | 모스트랜지스터의 구조 및 그 제조방법 |
| KR100739945B1 (ko) * | 2004-02-23 | 2007-07-16 | 주식회사 하이닉스반도체 | 반도체 소자의 고전압 소자를 위한 접합 영역 형성 방법 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6114741A (en) * | 1996-12-13 | 2000-09-05 | Texas Instruments Incorporated | Trench isolation of a CMOS structure |
| US5960297A (en) * | 1997-07-02 | 1999-09-28 | Kabushiki Kaisha Toshiba | Shallow trench isolation structure and method of forming the same |
| US6060358A (en) * | 1997-10-21 | 2000-05-09 | International Business Machines Corporation | Damascene NVRAM cell and method of manufacture |
| US6103635A (en) * | 1997-10-28 | 2000-08-15 | Fairchild Semiconductor Corp. | Trench forming process and integrated circuit device including a trench |
| US6046085A (en) * | 1997-12-08 | 2000-04-04 | Advanced Micro Devices, Inc. | Elimination of poly stringers with straight poly profile |
| US5998288A (en) * | 1998-04-17 | 1999-12-07 | Advanced Micro Devices, Inc. | Ultra thin spacers formed laterally adjacent a gate conductor recessed below the upper surface of a substrate |
| EP0967654A1 (en) * | 1998-06-26 | 1999-12-29 | EM Microelectronic-Marin SA | Non-volatile semiconductor memory device |
| US6706604B2 (en) * | 1999-03-25 | 2004-03-16 | Hitachi, Ltd. | Method of manufacturing a trench MOS gate device |
| GB0010041D0 (en) * | 2000-04-26 | 2000-06-14 | Koninkl Philips Electronics Nv | Trench semiconductor device manufacture |
| KR100346842B1 (ko) * | 2000-12-01 | 2002-08-03 | 삼성전자 주식회사 | 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법 |
| GB0117949D0 (en) * | 2001-07-24 | 2001-09-19 | Koninkl Philips Electronics Nv | Trench-gate semiconductor devices and their manufacture |
| EP1403917A1 (en) * | 2002-09-26 | 2004-03-31 | STMicroelectronics S.r.l. | Process for manufacturing semiconductor wafers incorporating differentiated isolating structures |
| US7291541B1 (en) | 2004-03-18 | 2007-11-06 | National Semiconductor Corporation | System and method for providing improved trench isolation of semiconductor devices |
| KR100600044B1 (ko) * | 2005-06-30 | 2006-07-13 | 주식회사 하이닉스반도체 | 리세스게이트를 구비한 반도체소자의 제조 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4830975A (en) * | 1983-01-13 | 1989-05-16 | National Semiconductor Corporation | Method of manufacture a primos device |
| US4536782A (en) * | 1983-09-22 | 1985-08-20 | General Electric Company | Field effect semiconductor devices and method of making same |
| JPS63287064A (ja) * | 1987-05-19 | 1988-11-24 | Fujitsu Ltd | Ｍｉｓ形半導体装置およびその製造方法 |
| JPH0640583B2 (ja) * | 1987-07-16 | 1994-05-25 | 株式会社東芝 | 半導体装置の製造方法 |
| US5316959A (en) * | 1992-08-12 | 1994-05-31 | Siliconix, Incorporated | Trenched DMOS transistor fabrication using six masks |
-
1995
- 1995-12-30 KR KR1019950069468A patent/KR0172262B1/ko not_active IP Right Cessation
-
1996
- 1996-12-27 US US08/774,214 patent/US5753554A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100500937B1 (ko) * | 1998-10-28 | 2005-11-29 | 주식회사 하이닉스반도체 | 모스트랜지스터의 구조 및 그 제조방법 |
| KR100739945B1 (ko) * | 2004-02-23 | 2007-07-16 | 주식회사 하이닉스반도체 | 반도체 소자의 고전압 소자를 위한 접합 영역 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970053912A (ko) | 1997-07-31 |
| US5753554A (en) | 1998-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4488351A (en) | Method for manufacturing semiconductor device | |
| US4735916A (en) | Method of fabricating bipolar transistors and insulated gate field effect transistors having doped polycrystalline silicon conductors | |
| EP0138978B1 (en) | Method of manufacturing a semiconductor device having small dimensions | |
| EP0088922B1 (en) | A method of forming electrodes and wiring strips on a semiconductor device | |
| US5175119A (en) | Method of producing insulated-gate field effect transistor | |
| US5077228A (en) | Process for simultaneous formation of trench contact and vertical transistor gate and structure | |
| KR0172262B1 (ko) | 반도체 소자의 제조방법 | |
| US5583064A (en) | Semiconductor device and process for formation thereof | |
| KR100239707B1 (ko) | 반도체 소자의 제조방법 | |
| US4659428A (en) | Method of manufacturing a semiconductor device and semiconductor device manufactured by means of the method | |
| KR19980071183A (ko) | 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체장치 제조 방법 | |
| JP2708027B2 (ja) | 半導体装置およびその製造方法 | |
| US5547903A (en) | Method of elimination of junction punchthrough leakage via buried sidewall isolation | |
| KR100332119B1 (ko) | 반도체 소자 제조 방법 | |
| JP3123453B2 (ja) | 半導体装置の製造方法 | |
| EP0225426B1 (en) | A method of fabricating a mos transistor on a substrate | |
| RU1830156C (ru) | Способ изготовлени полупроводниковых приборов | |
| KR100341182B1 (ko) | 반도체소자의 모스 트랜지스터 형성방법 | |
| JP3049496B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JP3240174B2 (ja) | 半導体装置の製造方法 | |
| KR0170436B1 (ko) | 모스트랜지스터 제조방법 | |
| JP3060948B2 (ja) | 半導体装置の製造方法 | |
| KR100281890B1 (ko) | 실리콘-온-인슐레이터 소자의 제조방법 및 그 구조 | |
| KR100197523B1 (ko) | 반도체 소자의 제조방법 | |
| JPH0982949A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120924 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20130916 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20140917 Year of fee payment: 17 |
|
| EXPY | Expiration of term |