KR19980071183A - 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체장치 제조 방법 - Google Patents
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Abstract
산화막이, 필드 산화막과 게이트 전극이 그 위에 형성된 반도체 기판 상에 증착된다. 상기 산화막은 에칭 백되어 상기 게이트 전극의 측면 상의 산화막으로 만든 제 1 측벽 절연막을 형성한다. 다음, 규소막이 상기 게이트 전극과 상기 반도체 기판 상에서 선택적으로 성장한다. 그 후, 열 산화막이 열 산화하여 상기 규소막의 표면상에 형성된다. 상기 열 산화 단계에서, 상기 제 1 측벽 절연막의 일부 및 상기 필드 산화막의 일부 상에 증착된 규소 박막이 완전히 산화된다. 그 후, 상기 열 산화막은 에칭 백되어 상기 열 산화막으로 만든 제 2 측벽 절연막이 상기 규소막의 측면 상에 형성된다.
Description
본 발명은 기판 상에 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법에 관한 것으로서, 소스층 또는 드레인층과, (짧은) 게이트 전극 사이의 저저항 접속(즉, 쇼트)(low resistance connection:short)을 방지할 수 있는 반도체 장치 제조 방법에 관련된다.
소형화된 MOSFET에서, 펀치-스루 전압(punch-through voltage)을 증가시키기 위해, 기판 표면의 소스/드레인 영역이 매우 좁은 접합부를 갖도록 형성될 필요가 있다. 그러나, 단지 접합부를 좁게만 형성할 경우, 소스/드레인 영역에서의 와류 저항 증가에 따른 소자 특성의 열화를 초래할 수 있다. 따라서, 일본 특허 공개 공보 평성2-222153호에서는, 기판으로부터 성장한 소스/드레인 층을 형성하여 소스/드레인 영역의 저항을 저하시킨 MOSFET를 공개하고 있다.
도 1a 내지 도 1c는 종래의 MOSFET 제조 방법을 일련의 처리 단계로 도시한 단면도이다. 도 1a에 도시한 바와 같이, 필드 산화막(302)이 선택적 산화 방법으로 규소 기판(301)의 표면에 형성되어 소자 영역이 정의된다. 산화막과 다결정 규소막(모두 도시하지 않음)은 상기 소자 영역의 규소 기판(301) 상에 차례로 형성되고, 두 막은 패터닝되어, 상기 산화막은 게이트 산화막(303)을 형성하고, 상기 다결정 규소막은 게이트 전극(304)을 형성한다. 200 내지 900 Å 두께의 산화막(도시하지 않음)은 전체 표면 상에 증착된 후 이방성 건식 에칭으로 에칭 백(etching back)된다. 따라서, 상기 산화막으로 만든 제 1 측벽 절연막(305)이 상기 게이트 전극(304)의 측면 표면 상에 형성된다.
이온은 상기 기판(301) 위에서 주입되어 상기 기판(301)의 표면에서 매우 얇은 이온 주입층(306)을 형성한다. 상기 이온 주입층(306)은, 5×1017내지 1×1020의 표면 농도로 상기 기판(301)의 표면에 n형 이온이나 p형 이온을 주입하여 형성된다.
도 1b에 도시된 바와 같이, 1000 내지 2000 Å의 두께를 갖는 규소막(307a 및 307b)은 각각 상기 게이트 전극(304) 및 상기 이온 주입층(306)의 상부 표면 상에 화학 증기 증착법(CVD 방법)을 통해 증착된다.
도 1c에 도시된 바와 같이, 1000 내지 2000 Å의 두께를 갖는 산화막으로 만든 절연막(도시되지 않음)이 상기 기판의 전체 표면 상에 증착된 후, 상기 절연막이 이방성 건식 에칭으로 에칭 백된다. 따라서, 제 2 측벽 절연막(308a)은 상기 규소막(307b)의 표면에 접하여 상기 제 1 측벽 절연막(305)와 상기 규소막(307a)의 측면 표면 상에 형성된다. 그리고, 제 2 측벽 절연막(308b)은 또한 상기 필드 산화막(302)에 접하여 상기 규소막(307b)의 측면 표면상에 형성된다.
도 1d에 도시된 바와 같이, 상기 이온 주입층(306) 상의 규소막(307b)에 불순물이 도핑된다. 따라서, 상기 규소층으로 만들어진 소스/드레인 층(310)은 상기 기판(301) 상에 형성되고, 얇은 소스/드레인 영역(309)은 상기 이온 주입층(306)이 존재하는 영역에 형성된다. 상기 소스/드레인 층(310)은 상기 기판으로부터 돌기한 부분을 형성한다. 상기 소스/드레인 영역(309)은 상기 이온 주입층(306) 각각보다 약간 더 깊은 깊이로 형성된다.
규화 티타늄층(titanium silicide layer:311)은, 상기 기판(301) 상의 상기 소스/드레인 층(310)의 상부 표면상 및 상기 게이트 전극(304) 상의 상기 규소막(307a)의 상부 표면 상에 형성된다. 상기 규화 티타늄층(311)은, 우선 티타늄층이 상기 기판(301)의 표면 전체에 적층되고, 티타늄막 속의 티타늄이 질소 환경에서 상기 티타늄막 밑의 상기 규소층의 규소와 반응하는 방법으로 형성된다. 즉, 상기 기판(301) 상의 소스/드레인 층(310)의 표면 부분과 상기 게이트 전극(304) 상의 상기 규소막(307a)은 상기 티타늄층의 티타늄과 반응하여 규화 티타늄층(311)을 형성한다.
상기 제 2 측벽 절연막(308a, 308b)과 상기 필드 산화막(302) 상에 형성된 티타늄층은, 대기 가스 중의 질소와 반응하여 질화 티타늄층을 형성한다. 그러므로, 만약 상기 질화 티타늄층이 습식 에칭으로 선택적으로 제거된다면, 상기 규화 티타늄층(311)은 상기 소스/드레인 층(310)의 상부 표면 상 및 상기 규소막(307a)의 상부 표면 상에 선택적으로 형성될 수 있다.
그러나, 도 1a 내지 도 1d에 도시된 종래의 제조 방법에서는, 상기 게이트 전극(304)과 상기 소스/드레인 층(310)의 사이, 또는, 서로 접한 상기 소스/드레인 층(310) 상호간의 사이에서, 저저항 접속이 일어나기 쉽다는 문제점이 있었다.
본 발명의 목적은, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치를 제조하는 방법을 제공하는 것으로서, 소스층 또는 드레인층과 게이트 전극 사이, 및, 상기 소스층과 드레인층 사이의 저저항 접속의 발생을 저지할 수 있어 높은 신뢰도를 갖는 반도체 장치를 얻을 수 있는 상기 제조 방법을 제공하는 것이다.
본 발명에 따른 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치를 제조하는 방법은, 반도체 기판 상에 게이트 절연막을 형성하는 단계를 포함한다. 게이트 전극은 상기 게이트 절연막 상에 형성된다. 제 1 측벽 절연막은 상기 게이트 전극의 측면 표면 상에 형성된다. 규소막은 상기 반도체 기판과 상기 게이트 전극 상에서 성장한다. 상기 규소막의 표면은 산화되어 열 산화막(thermal oxide film)을 형성한다. 상기 열 산화막은 에칭 백되어 상기 규소막의 측면 표면 상에 잔존하는 상기 열 산화막으로 만들어진 제 2 측벽 절연막을 형성한다. 불순물은 상기 규소막에 도핑된다. 상기 불순물은 상기 반도체 기판의 도전형과는 상이한 도전형을 갖는다. 상기 처리 단계로, 상기 규소막의 소스/드레인 층은 상기 반도체 기판으로부터 돌기한다.
상기 규소막에 상기 불순물을 도핑하는 단계에 이어, 내화 금속 규화막(refractory metal silicide film)이 상기 게이트 전극 상의 상기 규소막의 표면 및 상기 소스/드레인 층의 표면 상에 형성될 수 있다. 상기 단계는 상기 소스/드레인 층 상 및 상기 게이트 전극 상의 상기 규소막의 표면 상에 내화 금속막을 형성하는 단계와, 상기 규소막의 규소와 반응하는 상기 내화 금속막을 어닐링하는 단계를 더 포함할 수 있다.
불순물은 상기 게이트 전극 형성 단계와 상기 제 1 측벽 절연막 형성 단계 사이에서, 상기 소스/드레인 층보다 더 낮은 농도에서 상기 반도체 기판의 표면에 도핑될 수 있다. 상기 불순물은 상기 반도체 기판의 도전형과는 상이한 도전형을 갖는다. 또한, 절연막은 상기 열 산화막 형성 단계와 상기 제 2 측벽 절연막 형성 단계 사이에서, 상기 열 산화막 상에 화학 기상 성장법(CVD법)을 통해 형성될 수 있다. 이 경우, 상기 열 산화막을 에칭 백하는 단계는 상기 절연막과 상기 열 산화막을 하나의 단계로 동시에 에칭 백하는 단계일 수 있다.
상기 규소막은 상기 규소막을 형성하는 단계에서 상기 제 1 측벽 절연막 상에 형성할 수 있고, 상기 열 산화막 형성 단계는 상기 제 1 측벽 절연막 상의 규소막이 완전히 열적 산화된 조건에서 형성될 수 있다.
규소막에 불순물을 도핑하는 단계는, 규소막 형성 단계 후, 즉시 또는 규소막 성장 단계동안 도전될 수 있다.
규소막이 화학 기상 증착법(CVD법)을 통해 상기 기판 표면의 소스/드레인 영역의 표면 상부 및 게이트 전극의 상부 표면 상에 선택적으로 증착되는 경우, 상기 규소막은, 규소막이 증착 상태 또는 규소 기판의 표면 상태에 따라 노출된 부분 외의 다른 영역 상에 적층될 수 있고, 즉, 때때로 규소막은 상기 산화막 또는 상기 절연막의 일부분에라도 적층된다. 상기 산화막 또는 절연막 상에 적층된 규소막은 상기 게이트 전극과 상기 소스 또는 드레인 영역 사이 및 상기 소스/드레인 영역 서로간의 저저항 접속의 발생을 유도한다. 즉, 규소막이 산화막 또는 절연막 상에 형성되면, 상기 산화막 또는 절연막 상의 규소막은 후에 반응하여, 상기 규소막의 표면 상에 내화 금속 규화막을 형성하는 단계에서 내화 금속 규화막을 생성한다. 그러므로, 도전 상태는, 게이트 전극과 소스 또는 드레인 영역 사이, 및 상기 소스와 드레인 영역 서로간에서 형성된다. 왜 상기 규소막이 상기 절연막 또는 산화막 상에 형성되는지는 아직 완전히 명백하지 않지만, 상기 절연막 및 산화막의 표면의 일부분 상의 불순물이 규소 증착의 기점(nuclei)을 형성하기에 용이하게 한다는 것으로부터 이해할 수 있다.
그러므로, 본 발명에 따르면, 상기 절연막 또는 산화막의 일부분 상에 증착된 규소막은 이하의 열 산화 단계에서 산화된다. 따라서, 내화 금속 규화막이 상기 절연막과 산화막 상에 형성되는 것을 방지할 수 있고, 게이트 전극과 소스 또는 드레인 층간의 사이 및 상기 소스와 드레인 층간의 사이의 저저항 접속이 발생하지 않을 수 있다. 상기 사이의 누설 전류 생성 또한 감소될 수 있다. 그 결과, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치는 높은 신뢰도로 제조될 수 있다.
도 1a 내지 도 1c는 종래의 MOSFET 제조 방법을 연속적인 처리 단계로 도시한 단면도.
도 2a 내지 도 2c는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 연속적인 처리 단계로 도시한 단면도.
도 3a 내지 도 3c는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 연속적인 처리 단계로 도시한 단면도.
* 도면 주요 부분에 대한 부호의 설명 *
101, 201, 301 : 규소 기판 102, 202, 302 : 필드 산화막
103, 203 : 게이트 산화막 104, 204 : 게이트 전극막
105, 205 : 이온 주입층 106, 206 : 측벽 절연막
본 발명의 실시예에 대한 설명은 첨부된 도면을 참고로 상세히 설명한다. 도 2a 내지 도 2c는 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 방법을 연속적인 처리 단계로 도시한 단면도이다. 도 2a에 도시한 바와 같이, 소자 영역은, 선택적 산화 방법으로 p형 규소 기판(101)의 표면에 3000Å의 두께를 갖는 필드 산화막(102)을 형성하여 규정한다. 다음, 60Å의 두께를 갖는 산화막(도시하지 않음)이 상기 p형 규소 기판(101)의 표면 상에 형성된다. 이어서, 1500Å의 두께를 갖는 다결정 규소막(polycrystalline silicon film:도시하지 않음)이 상기 기판(101)의 전체 표면 상에 증착되고, 계속해서 상기 산화막과 다결정 규소막이 패터닝되어 게이트 산화막(103)과 게이트 전극막(gate electrode film:104)을 형성한다. 다음, 예를 들어, 인(P)과 같은, n형 불순물 이온이 20 내지 30 keV 범위의 가속 에너지와 1 ×1013내지 1×1014cm-2범위의 선량(dose)의 조건으로 상기 기판(101)의 표면에 주입된다. 따라서, 저농도의 매우 얇은 이온 주입층(105)이 형성된다.
다음, 상기 기판과 상기 산화막의 전체 표면 상의 800Å의 두께를 갖는 산화막(도시하지 않음)이 건식 에칭으로 에칭 백되어, 상기 게이트 전극막(104)의 측면 표면 상에 상기 산화막으로 만들어진 제 1 측벽 절연막(106)을 형성한다.
도 2b에 도시한 바와 같이, 400 내지 800 Å의 두께를 갖는 규소막(107a 및 107b)은 각각, 화학 기상 증착법(CVD법)으로, 상기 다결정 규소막으로 만들어진 게이트 전극막(104)과 상기 이온 주입층(105) 상에 성장한다. 상기 단계에서, 얇은 규소막(도시하지 않음)은, 상기 제 1 측벽 절연막(106)의 일부분과, 상기 필드 산화막(102)의 일부분 상에 형성된다.
계속해서, 도 2c를 참고로, 상기 규소막(107a 및 107b)의 표면은 열적으로 산화되어 200 내지 400 Å 범위의 두께를 갖는 열 산화막(도시하지 않음)을 형성한다. 규소막(107a 및 107b)을 열적으로 산화하는 상기 단계에서, 상기 제 1 측벽 절연막(106)의 일부분과 상기 필드 산화막(102)의 일부분 상에 형성된 상기 얇은 규소막은, 모두 산화된다. 산화 후, 상기 열 산화막은 건식 에칭으로 에칭 백되어 열 산화막으로 만들어진 제 2 측벽 절연막(108a 및 108b)이 각각, 게이트 전극막(104) 상의 규소막(107a)과 이온 주입층(105) 상의 규소막(107b)의 측면 표면 상에 형성된다.
이방성 건식 에칭 후, 도 2d에 도시된 바와 같이, n형 불순물 이온이, 1 ×1015내지 1×1016cm-2범위의 선량에 대해 40 내지 50 keV 범위의 가속 에너지로, 기판(101)의 상부로부터 기판의 표면에 주입된다. 따라서, 고농도의 얇은 소스/드레인 영역(109)이 상기 이온 주입층(105)에 형성되고, 규소막(107b)으로 만들어진 소스/드레인 층(110)이 상기 소스/드레인 영역(109) 상에 형성된다. 상기 소스/드레인 영역(110)은 상기 기판보다 더 높이 돌기한 부분이다. n형 불순물 이온을 주입하는 단계에서, 상기 불순물은 상기 게이트 전극막(104)과 상기 규소막(107a) 상에 동시에 도핑되고, 따라서 게이트 전극은 상기 게이트 전극막(104)과 게이트 전극막(111)로부터 형성된다.
불순물-도핑 규소막(107a 및 107b)이 형성된 경우, 예를 들어, 포스핀(PH3) 등이 반응 가스로 규소막(107a 및 107b)의 증착 과정에 부가되는 방법이 이온 주입 방법대신 사용될 수 있다. 따라서, 1 ×1019내지 1×1021cm-2범위의 불순물 농도를 갖는 도핑 규소막이 얻어진다. 이 경우, 후에 규소막의 규화물(silicide)로 변환되는 표면 부분은 불순물을 도핑하지 않고 형성될 수 있다.
그 후, 규화 티타늄층(112)이 소스/드레인 층(110)의 상부 표면과 게이트 전극막(111)의 상부 표면 상에 형성된다. 규화 티타늄층(112)은, 300Å의 두께를 갖는 티타늄막이 상기 기판의 전체 표면 상에 적층된 후 티타늄층의 티타늄과 상기 하부층의 규소가 질소 환경에서 서로 반응하는 방법으로 형성된다. 즉, 상기 기판(101)과 게이트 전극막(111) 상의 소스/드레인 층(110)을 구성하는 규소만이 티타늄과 반응하고 상기 규화 티타늄층(112)이 형성된다.
상기 제 1 측벽 절연막(106)과, 제 2 측벽 절연막(108a, 108b))과, 필드 산화막(102) 상에 형성된 상기 티타늄층은, 주변 가스중 질소와만 반응하여 질화 티타늄층(titanium nitride layer)을 형성한다. 그러므로, 질화 티타늄층이 단지 습식 에칭에 의해 선택적으로 제거된다면, 상기 규화 티타늄층(112)은 상기 소스/드레인 층(110)과 상기 게이트 전극막(111)의 상부 표면에만 선택적으로 형성될 수 있다.
상기 실시예에서, 절연막(상기 필드 산화막(102)과 상기 제 1 측벽 절연막(106))의 표면의 일부분 상에 적층된 규소막은 다음의 열 산화 단계에서 산화된다. 그러므로, 내화 금속 규화막이 절연막 상에서 형성되는 것을 방지할 수 있고, 나아가 게이트 전극과 소스 또는 드레인 층 사이 및 소스와 드레인 층 상이에 저저항 접속이 일어나는 것을 방지할 수 있을 뿐더러, 상기 사이에서 누설 전류를 감소시킬 수 있다.
일반적으로, 절연막 상에 적층된 규소막의 양은, 규소막 상에 적층된 규소막의 양에 비해, 규소막의 선택적 성장으로 훨씬 적다. 그 이유는 절연막 상에 형성된 규소 기점(nuclei)의 농도는 규소막 상의 것보다 작기 때문이다. 그러므로, 상기 규소막이 약 200 내지 400 Å 깊이로 열적으로 산화되는 조건이 사용되더라도, 절연막 상의 규소막은 그 최대 두께까지 열적으로 산화될 수 있다. 바꿔 말하자면, 절연막 상의 규소막이 완전히 산화되더라도, 규소막 상에 선택적으로 성장한 규소막의 일부분만이 산화되고, 따라서 상기 기판 상의 소스/드레인 층의 형성에 사용되는 규소막이 그 자체로 남을 수 있다.
상기 실시예에서, 상기 기판과 상기 게이트 전극막(111) 상의 상기 소스/드레인 층(110)의 측면 표면 상에 측벽 절연막이 형성되기 때문에, 상기 기판 상의 소스/드레인 층(110)의 측면 표면 상에 형성된 규화 티타늄층(112)으로 인한, 상기 게이트 전극막(104) 또는 그 위의 게이트 전극막(111)과 상기 소스/드레인 층(110) 사이의 저저항 접속을 방지할 수 있다.
상기 제 1 실시예에서, 규화 티타늄층을 티타늄을 사용하여 규소막 상에 형성되는 경우도 무방하다. 본 발명에서, 티타늄 외의 내화 금속을 사용하고 상기 내화 금속의 규화물을 소스/드레인 층(110)과 게이트 전극막(111)의 상부 표면 상에 형성하는 것도 가능하다.
도 3a 내지 도 3c는 본 발명의 제 2 실시예에 따른 반도체 장치 제조 방법을 도시한 일련의 단면도이다. 도 3a에 도시한 바와 같이, 3000Å의 두께를 갖는 필드 산화막(202)이 선택적 산화 방법으로 p형 규소 기판(201)의 표면에 형성되고 소자 영역이 한정된다. 다음 단계에서, 60Å의 두께를 갖는 산화막(도시하지 않음)이 상기 p형 규소 기판(201) 상에 형성된다. 다음, 1500Å의 두께를 갖는 다결정 규소막(도시하지 않음)이 상기 기판(201)의 전체 표면 상에 적층되고 계속해서 상기 산화막과 다결정 규소막이 패터닝되어 게이트 산화막(203)과 게이트 전극막(204)를 형성한다. 패터닝 후, 예를 들어 인(P)과 같은, n형 불순물의 이온을 1 ×1013내지 1×1014cm-2범위의 선량에 대해 20 내지 30 keV 범위의 이온 가속 에너지로 주입한다. 따라서 저농도의 매우 얇은 이온이 주입된 층(205)이 형성된다.
상기 이온 주입 후, 800Å의 두께를 갖는 산화막(도시하지 않음)이 상기 기판(201)의 전체 표면 상에 적층되고 상기 산화막이 이방성 건식 에칭으로 에칭 백되어, 상기 게이트 전극막(204)의 측면 표면상에 상기 산화막으로 만든 제 1 측벽 절연막(206)이 생성된다. 다음, n형 불순물 이온을 1 ×1015내지 1×1016cm-2범위의 선량에 대해 30 내지 40 keV 범위의 가속 에너지로, 상기 기판(201) 위에서 주입한다. 따라서, 고농도의 소스/드레인 영역(207)이, 상기 이온 주입층(205)이 형성된 영역에 형성된다. 이 때, 상기 n형 불순물 또한 상기 게이트 전극막(204)에 도핑된다.
도 3b에 도시된 바와 같이, 400Å 두께의 규소막(208a 및 208b)이 다결정 규소으로 만든 상기 게이트 전극막(204)과 상기 소스/드레인 영역(207) 상에 화학 기상 증착법으로 성장한다. 이 단계에서, 규소 박막(도시하지 않음)이 상기 제 1 측벽 절연막(206)의 일부와 상기 필드 산화막(202)의 일부 상에 형성된다.
도 3c에 도시한 바와 같이, 선택적으로 형성된, 상기 규소막(208a 및 208b)의 표면은, 열적으로 산화되고 따라서 200Å 두께의 열 산화막(도시하지 않음)이 형성된다. 상기 필드 산화막(202)의 일부와 상기 제 1 측벽 절연막(206)의 일부 상에 증착된 규소 박막 역시, 상기 규소막(208a, 208b)을 열적으로 산화하는 단계에서 완전히 산화된다. 상기 열 산화막은 이방성 건식 에칭으로 에칭 백되고 열 산화막으로 만든 제 2 측벽 절연막(209a 및 209b)이 상기 게이트 전극막(204) 상의 규소막(208a)과 상기 소스/드레인 영역(207) 상의 규소막(208b) 상의 측면 표면 상에 형성된다. 이 때, 규소막(208a 및 208b) 각각의 두께는 상기 열 산화 및 에칭 백으로 약 300Å으로 감소된다.
도 3d에 도시된 바와 같이, 상기 열 산화 및 에칭 백 후에, 상기 게이트 전극막(204) 상의 규소막(208a)과, 상기 게이트 전극막(204)의 일부 표면과, 상기 소스/드레인 영역(207) 상의 규소막(208b)과, 상기 소스/드레인 영역(207)의 일부 표면 등의 규소와 티타늄이 반응하여 규화 티타늄층(210)을 형성한다. 따라서, 상기 기판의 표면보다 더 높이 돌기한 형태의 소스/드레인 층(규화 티타늄층(210))이 상기 기판 상에 형성된다.
상기 제 2 실시예에서는 제 1 실시예와 달리, 고농도의 소스/드레인 영역(207)이 규소막(208a 및 208b)이 형성되기 전에 형성되고, 규소막(208a 및 208b)은 완전히 규화 티타늄층(210)으로 변형되어, 상기 불순물이 상기 규소막(208a 및 208b)에 도핑되지 않는다. 즉, 제 2 실시예에서는, 모든 규소막(208a 및 208b)이 완전히 규화 티타늄층(210)으로 변형되어, 상기 규화 티타늄층(210)과 소스/드레인 영역(207)은 전기적으로 서로 접속되고, 또한 상기 규화 티타늄층(210)과 게이트 전극막(204)은 전기적으로 서로 접속된다. 그러므로, 상기 규소막(208a 및 208b)의 두께는 상기 제 1 실시예에 비해 더 얇아진다.
상기 규화 티타늄층(210)은, 티타늄층(도시하지 않음)이 상기 기판의 전체 표면에 적층된 후 상기 티타늄층 내의 티타늄이 하부층의 규소와 질소 환경에서 반응하는 방법으로 형성된다. 즉, 상기 기판(201) 상의 규소막(208b)과 상기 게이트 전극막(204) 상의 규소막(208a)을 구성하는 규소만이 티타늄과 반응하고, 그 반응의 결과로 500Å의 두께를 갖는 규화 티타늄층(210)이 형성된다. 500Å의 규화 티타늄층을 형성하기 위해 약 500Å의 규소막을 소비하기 때문에, 300Å의 두께를 갖는 규소막(208a 및 208b)의 그 두께 전부와, 규소으로 만든 게이트 전극막(204)과 고농도의 규소으로 만든 소스/드레인 영역(207) 각각의 표면에서 200Å 깊이까지 영역을 소비하여 상기 규화 티타늄층(210)을 형성한다.
상기 제 1 측벽 절연막(206)과 제 2 측벽 절연막(209a 및 209b))과, 필드 산화막(202) 상에 형성된 티타늄층은 질소 환경에서 단지 질소와 반응하여 질화 티타늄층을 형성한다. 그러므로, 습식 에칭으로 단지 질화 티타늄층을 선택적으로 제거한다면, 상기 규화 티타늄층(210)은 상기 소스/드레인 영역(207)과 상기 게이트 전극막(204)의 상부 표면 상에만 형성될 수 있다.
상기 제 2 실시예에서, 티타늄이 사용되고 규화 티타늄층이 게이트 전극막(204)과 소스/드레인 영역(207) 상에 형성되었지만, 본 발명의 방법이 이에 한정되는 것은 아니다. 예를 들어, 티타늄 이외의 다른 내화 금속을 사용하여, 내화 금속 규화물이 게이트 전극막(204)과 소스/드레인 영역(207)의 표면 상에 형성될 수 있다.
또한, 제 2 실시예에서는 도핑하지 않고 규소막(208a 및 208b)을 형성하였지만, 본 발명을 벗어나지 않는 한, 규소막이 증착되고 도핑 규소막이 형성되는 동안 반응 가스에 불순물을 도핑하기 위한 가스를 부가하는 등의 수정이 가능하다. 따라서, 기판 상에 형성된 소스/드레인 층과 소스/드레인 층 상에 형성된 티타눔 규소층이 얻어진다. 이 경우, 후에 규화물로 변형하는, 규소막의 표면의 일부분은 불순물을 도핑하지 않고 형성할 수 있다.
제 1 및 제 2 실시예의 수정은 다음과 같이 이루어질 수 있다. 예를 들어, 소스/드레인 영역이 외부확산(outdiffusion)을 통해 게이트 전극에 밀접하게 확장하기 위해 상기 영역을 형성할 수 있는 경우, 저농도의 이온 주입층(105, 205)은 생략될 수 있다.
제 2 측벽 절연막의 두께가 보다 얇아지는 것이 바람직하다면, 이하의 단계, 즉, 열 산화막을 선택적으로 성장한 규소막의 표면 상에 형성한 후, CVD 산화막을 기판의 전체 표면 상에 형성하고, 이어서 상기 CVD 산화막과 열 산화막을 에칭 백하는 단계가 사용될 수 있다. 상기 제 1 및 제 2 실시예에서, 단지 n채널 MOSFET 형성 방법만을 기술하였지만, 본 발명은 n채널 MOSFET만에 한정되는 것은 아니고, p채널 MOSFET와 CMOS FET에도 적용할 수 있다.
Claims (29)
- 반도체 기판 상에 게이트 절연막을 형성하는 단계와,상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와,상기 게이트 전극의 측면 표면 상에 제 1 측벽 절연막을 형성하는 단계와,상기 게이트 전극 상 및 상기 반도체 기판 상에 규소막을 성장시키는 단계와,상기 규소막의 표면을 산화시켜 열 산화막을 형성하는 단계와,상기 열 산화막을 에칭 백(etching back)하여, 상기 규소막의 측면 표면 상에 남겨지는 상기 열 산화막으로 만들어진 제 2 측벽 절연막을 형성하는 단계와,상기 기판의 도전형과 상이한 도전형의 불순물을 상기 규소막에 도핑하여, 상기 규소막에 상기 반도체 기판으로부터 돌기한 소스/드레인 층을 형성하는 단계를 포함하는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 1 항에 있어서, 상기 불순물로 상기 규소막에 도핑하는 단계 후에, 상기 게이트 전극 상의 상기 규소막의 표면 상 및 상기 소스/드레인 층의 표면 상에 내화(refractory) 금속 규화막을 형성하는 단계를 더 포함하는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 2 항에 있어서, 상기 내화 금속 규화막을 형성하는 단계가,상기 소스/드레인 층의 표면 상 및 상기 게이트 전극 상의 상기 규소막의 표면 상에 내화 금속막을 형성하는 단계와,상기 내화 금속막을 어닐링하여 상기 규소막의 규소와 반응시키는 단계를 포함하는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 1 항에 있어서, 상기 제 1 측벽 절연막 형성 단계가,상기 반도체 기판 상에 절연막을 적층하는 단계와,상기 절연막을 에칭 백하는 단계를 포함하는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 1 항에 있어서, 상기 게이트 전극 형성 단계와 상기 제 1 측벽 절연막 형성 단계 사이에, 상기 소스/드레인 층보다 농도가 낮고 상기 반도체 기판과 도전형이 상이한 불순물을 상기 반도체 기판의 표면에 도핑하는 단계를 더 포함하는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 열 산화막 형성 단계와 상기 제 2 측벽 절연막 형성 단계 사이에, 화학 기상 증착법으로 상기 열 산화막 상에 절연막을 형성하는 단계를 더 포함하고,상기 열 산화막을 에칭 백하는 단계는 상기 절연막과 상기 열 산화막을 한 단계에서 동시에 에칭 백하는 단계인, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 규소막은 상기 규소막 성장 단계에서 상기 제 1 측벽 절연막 상에 형성하고,상기 열 산화막 형성 단계는 상기 제 1 측벽 절연막 상의 상기 규소막이 완전히 열적으로 산화하는 조건에서 행해지는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 반도체 기판 상에 게이트 절연막을 형성하는 단계와,상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와,상기 게이트 전극의 측면 표면 상에 제 1 측벽 절연막을 형성하는 단계와,상기 게이트 전극과 상기 반도체 기판 상에 규소막을 성장시키는 단계와,상기 규소막에 상기 반도체 기판의 도전형과는 상이한 도전형을 갖는 불순물을 도핑하여, 상기 규소막에 상기 반도체 기판으로부터 돌기한 소스/드레인 층을 형성하는 단계와,상기 게이트 전극의 표면과 상기 소스/드레인 층의 표면을 산화하여 열 산화막을 형성하는 단계와,상기 게이트 전극 상의 상기 규소막의 측면 표면과 상기 소스/드레인 층의 측면 표면에 남겨진 상기 열 산화막을 에칭 백하여, 상기 열 산화막으로 만들어진 제 2 측벽 절연막을 형성하는 단계를 포함하는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 8 항에 있어서, 상기 제 2 측벽 절연막 형성 단계 후에, 상기 게이트 전극 상의 상기 규소막의 표면과 상기 소스/드레인 층의 표면 상에 내화 금속 규화막을 형성하는 단계를 더 포함하는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 9 항에 있어서, 상기 내화 금속 규화막을 형성하는 단계는,상기 게이트 전극 상의 상기 규소막의 표면과 상기 소스/드레인 층의 표면 상에 내화 금속막을 형성하는 단계와,상기 내화 금속막을 어닐링하여 상기 규소막의 규소와 반응시키는 단계를 포함하는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 8 항에 있어서, 상기 제 1 측벽 절연막 형성 단계는,상기 반도체 기판 상에 절연막을 적층하는 단계와,사기 절연막을 에칭 백하는 단계를 포함하는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 8 항에 있어서, 상기 게이트 전극 형성 단계와 상기 제 1 측벽 절연막 형성 단계 사이에, 상기 소스/드레인 층보다 농도가 낮고 상기 반도체 기판과 도전형이 상이한 불순물을 상기 반도체 기판의 표면에 도핑하는 단계를 더 포함하는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 8 항에 있어서,상기 열 산화막 형성 단계와 상기 제 2 측벽 절연막 형성 단계 사이에, 화학 기상 증착법으로 상기 열 산화막 상에 절연막을 형성하는 단계를 더 포함하고,상기 열 산화막을 에칭 백하는 단계는 상기 절연막과 상기 열 산화막을 한 단계에서 동시에 에칭 백하는 단계인, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 8 항에 있어서,상기 규소막은 상기 규소막 성장 단계에서 상기 제 1 측벽 절연막 상에 형성하고,상기 열 산화막 형성 단계는 상기 제 1 측벽 절연막 상의 상기 규소막이 완전히 열적으로 산화하는 조건에서 행해지는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 반도체 기판 상에 게이트 절연막을 형성하는 단계와,상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와,상기 게이트 전극의 측면 표면 상에 제 1 측벽 절연막을 형성하는 단계와,상기 반도체 기판과 상기 게이트 전극 상에 상기 반도체 기판의 도전형과는 상이한 도전형을 갖는 불순물을 도핑한 규소막을 성장시켜, 상기 규소막으로 상기 반도체 기판으로부터 돌기한 소스/드레인 층을 형성하는 단계와,상기 게이트 전극 상의 상기 규소막의 표면과 상기 소스/드레인 층의 표면을 산화시켜 열 산화막을 형성하는 단계와,상기 열 산화막을 에칭 백하여, 상기 게이트 전극 상의 상기 규소막의 측면 표면과 상기 소스/드레인 층의 측면 표면에 남겨지는 상기 열 산화막으로 만들어진 제 2 측벽 절연막을 형성하는 단계를 포함하는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 15 항에 있어서, 상기 불순물로 상기 규소막에 도핑하는 단계 후에, 상기 게이트 전극 상의 상기 규소막의 표면 상 및 상기 소스/드레인 층의 표면 상에 내화 금속 규화막을 형성하는 단계를 더 포함하는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 16 항에 있어서, 상기 내화 금속 규화막을 형성하는 단계는,상기 게이트 전극 상의 상기 규소막의 표면과 상기 소스/드레인 층의 표면 상에 내화 금속막을 형성하는 단계와,상기 내화 금속막을 어닐링하여 상기 규소막의 규소와 상기 내화 금속막의 내화 금속을 반응시키는 단계를 포함하는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 15 항에 있어서, 상기 제 1 측벽 절연막 형성 단계가,상기 반도체 기판 상에 절연막을 적층하는 단계와,상기 절연막을 에칭 백하는 단계를 포함하는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 15 항에 있어서, 상기 게이트 전극 형성 단계와 상기 제 1 측벽 절연막 형성 단계 사이에, 상기 소스/드레인 층보다 농도가 낮고 상기 반도체 기판과 도전형이 상이한 불순물을 상기 반도체 기판의 표면에 도핑하는 단계를 더 포함하는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 15 항에 있어서,상기 열 산화막 형성 단계와 상기 제 2 측벽 절연막 형성 단계 사이에, 화학 기상 증착법으로 상기 열 산화막 상에 절연막을 형성하는 단계를 더 포함하고,상기 열 산화막을 에칭 백하는 단계는 상기 절연막과 상기 열 산화막을 한 단계에서 동시에 에칭 백하는 단계인, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 15 항에 있어서,상기 규소막은 상기 규소막 성장 단계에서 상기 제 1 측벽 절연막 상에 형성하고,상기 열 산화막 형성 단계는 상기 제 1 측벽 절연막 상의 상기 규소막이 완전히 열적으로 산화하는 조건에서 행해지는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 반도체 기판 상에 게이트 절연막을 형성하는 단계와,상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와,상기 게이트 전극의 측면 표면 상에 제 1 측벽 절연막을 형성하는 단계와,상기 게이트 전극을 갖는 상기 반도체 기판과 마스크인 상기 제 1 측벽 절연막의 도전형과 상이한 도전형을 갖는 불순물을 상기 반도체 기판의 표면에 도핑하여, 상기 반도체 기판의 표면에 소스/드레인 영역을 형성하는 단계와,상기 소스/드레인 영역 상 및 상기 게이트 전극 상에 규소막을 성장시키는 단계와,상기 규소막의 표면을 산화시켜 열 산화막을 형성하는 단계와,상기 열 산화막을 에칭 백하여, 상기 규소막의 측면 표면 상에 남겨지는 상기 열 산화막으로 만들어진 제 2 측벽 절연막을 형성하는 단계와,상기 규소막의 표면 상의 내화 금속 규화막을 형성하여, 상기 내화 금속 규화막으로 상기 반도체 기판으로부터 돌기한 소스/드레인 층을 형성하는 단계를 포함하는 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 22 항에 있어서, 상기 내화 금속 규화막을 형성하는 단계는,상기 규소막의 표면 상에 내화 금속막을 형성하는 단계와,상기 내화 금속막을 어닐링하여 상기 규소막의 규소와 상기 내화 금속막의 내화 금속을 반응시키는 단계를 포함하는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 23 항에 있어서, 상기 규소막은 상기 내화 금속막 어닐링 단계에서 완전히 상기 내화 금속 규화막으로 변형되는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 22 항에 있어서, 상기 규소막 성장 단계는, 상기 반도체 기판의 도전형과 상이한 도전형을 갖는 불순물을 상기 규소막에 도핑하는 단계를 포함하는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 25 항에 있어서, 상기 불순물은 상기 규소막의 전체 면적에 도핑되는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 25 항에 있어서, 상기 불순물은, 상기 규소막 영역중 규소가 내화 금속과 반응한 영역 이외의 영역에 도핑되는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 22 항에 있어서, 상기 게이트 전극 형성 단계와 상기 제 1 측벽 절연막 형성 단계 사이에, 상기 소스/드레인 층보다 농도가 낮고 상기 반도체 기판과 도전형이 상이한 불순물을 상기 반도체 기판의 표면에 도핑하는 단계를 더 포함하는, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
- 제 22 항에 있어서,상기 열 산화막 형성 단계와 상기 제 2 측벽 절연막 형성 단계 사이에, 화학 기상 증착법으로 상기 열 산화막 상에 절연막을 형성하는 단계를 더 포함하고,상기 열 산화막을 에칭 백하는 단계는 상기 절연막과 상기 열 산화막을 한 단계에서 동시에 에칭 백하는 단계인, 기판으로부터 돌기한 소스/드레인 층을 갖는 반도체 장치 제조 방법.
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