KR100518525B1 - 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터 및 그 제조방법에 관해 개시한다. 이를 위해 본 발명은 선택적 에피택셜 성장(Selective Epitaxial Growth)에 의한 에피층(epi)을 갖는 전계효과 트랜지스터에서 게이트스페이서(gate spacer)가 형성되는 위치의 소정영역에 유전체막 대신에 에어캡(Air gap)이 형성된 3중 게이트스페이서(triple gate spacer) 구조의 전계효과 트랜지스터(FET) 및 제조방법을 제공한다.
Description
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계효과 트랜지스터(FET: Field Effect Transistor) 및 그 제조방법에 관한 것이다.
반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 반도체 소자를 구성하는 중요한 요소인 MOSFET(Metal Oxide Semiconductor FET)의 크기 축소(scale down)도 점점 가속화되고 있다. 이렇게 반도체 소자의 집접도가 증가함과 동시에 반도체 소자의 전력소모의 감소 역시 중요시 여겨지며, 반도체 소자의 동작속도를 향상시키는 것은 해결하여야 할 중요한 과제로 대두되고 있다. 현재 반도체 소자의 동작속도를 향상시키는데 있어서 고려해야 할 요소가 많이 있지만, 그중에 대표적인 것이 기생 커패시턴스(Parastic capacitance) 문제이다. 상기 기생 커패시턴스는 완성된 반도체 소자의 여러 부분에 존재하면서 동작속도의 지연을 야기하며 있으며, 이러한 기생커패시턴스중의 하나가 게이트 전극과 소오스/드레인의 채널사이에 존재하는 유전막에 의한 게이트 주변 커패시턴스(Gate Fringe capacitance)를 들 수 있다. 이러한 게이트 주변 커패시턴스는 게이트 전극의 특성을 열화시켜 게이트 동작속도의 지연(gate delay time)을 유발한다.
이러한 게이트 주변 커패시턴스에 의한 기생 커패시턴스를 줄이기 위해서 게이트스페이서(gate spacer) 위치에 유전체막에 에어갭(air gap)을 형성하는 전계효과 트랜지스터(FET)의 구조가 이론상으로 존재하지만, 이러한 구조의 전계효과 트랜지스터는 게이트절연막인 산화막에 악영향을 미치기 때문에 반도체 소자의 신뢰성(reliability) 구축 측면이나 공정 재현성(repeatability)으로 미루어 현실적으로 적용하기가 어려운 실정이다.
본 발명이 이루고자 하는 기술적 과제는 삼중 구조의 게이트스페이서 구조를 이용하여 게이트스페이서의 유전체막이 형성되는 자리에 안정적으로 에어갭(air gap)을 형성함으로써, 게이트 주변 커패시턴스(gate fringe capacitance)에 의한 기생 커패시턴스를 감소시키며, 동시에 선택적 에피택셜 공정(SEG: Selective Epitaxial Growth)으로 에피층을 적층하였을 때 에피층의 가장자리에서 발생하는 패??(Facet)에 의해 반도체 소자에 미치는 악영향을 억제할 수 있는 전계효과 트랜지스터(FET)를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 제1 실시예를 통하여, (1) 반도체 기판과, (2) 상기 반도체 기판의 소정영역에 구성된 게이트 전극과, (3) 상기 게이트 전극 위에 구성된 제1 실리사이드층과, (4) 상기 게이트 전극 및 제1 실리사이드층 측벽에 구성된 제1 게이트스페이서와, (5) 상기 제1 게이트스페이서가 형성된 게이트전극 옆의 상기 반도체 기판 위에 반도체 기판보다 올라간 구조로 형성된 에피층(epi layer)과, (6) 상기 제1 게이트스페이서 바깥쪽에서 상기 에피층 위에 형성된 제2 게이트스페이서와, (7) 상기 제2 게이트스페이서 바깥쪽에서 상기 에피층 위에 형성된 제3 게이트스페이서와, (8) 상기 에피층 표면에 구성되는 제2 실리사이드층과, 상기 반도체 기판 전체를 덮는 층간절연막(ILD) 및 (9) 상기 제1 및 제3 게이트스페이서와 상기 층간절연막에 의해 밀폐되는 제2 게이트스페이서의 상부 및 하부에 구성된 에어갭을 구비하는 것을 특징으로 하는 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터를 제공한다.
상기 기술적 과제를 달성하기 위하여 본 발명은 제2 실시예를 통하여, (1) 반도체 기판과, (2) 상기 반도체 기판의 소정영역에 구성된 게이트 전극과, (3) 상기 게이트 전극 위에 구성된 제1 실리사이드층과, (4) 상기 게이트 전극 및 제1 실리사이드층 측벽에 구성된 제1 게이트스페이서와, (5) 상기 제1 게이트스페이서가 형성된 게이트전극 옆의 상기 반도체 기판 위에 반도체 기판보다 올라간 구조로 형성된 에피층(epi layer)과, (6) 상기 제1 게이트스페이서 바깥쪽에 구성되고 제1 게이트스페이서의 하부가 상기 에피층에 닿지 않는 형상으로 구성된 제3 게이트스페이서와, (7) 상기 에피층 위에 구성된 제2 실리사이드층과, (8) 상기 결과물 전체를 덮는 층간절연막(ILD) 및 (9) 상기 층간절연막에 의해 밀폐되며 상기 에피층의 가장자리 위인 제3 게이트스페이서 아래에 구성된 에어캡(Air gap)을 구비하는 것을 특징으로 하는 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 및 제3 게이트스페이서는 질화막을 재질로 구성되고, 제2 게이트스페이서는 산화막을 재질로 구성되는 것이 적합하다.
바람직하게는, 상기 에피층에는 얕은접합 및 깊은접합의 소오스/드레인 영역이 더 구성되어 있는 것이 적합하다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은 제1 실시예를 통하여, 소자분리가 진행된 반도체 기판에 게이트 전극 상기 게이트전극 상부에 구성된 캡핑층 및 상기 게이트전극과 캡핑층의 측벽(side wall)을 감싸는 제1 게이트스페이서가 형성된 게이트 패턴을 형성하는 제1 공정과, 상기 게이트 패턴을 제외한 반도체 기판 표면에 올라간 구조의 에피층을 적층하는 제2 공정과, 상기 에피층이 적층된 결과물에 제2 및 제3 게이트스페이서용 절연막을 침적하고 식각하여 제2 및 제3 게이트스페이서를 형성하는 제3 공정과, 상기 캡핑층이 제거되고, 상기 제2 게이트스페이서가 과도식각되도록 습식식각을 진행하는 제4 공정과, 상기 캡핑층이 제거된 게이트전극 상부 및 상기 에피층 위에 제1 및 제2 실리사이드층을 형성하는 제5 공정과, 상기 결과물을 덮는 층간절연막(ILD)을 형성하는 제6 공정을 구비하는 것을 특징으로 하는 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터의 제조방법을 제공한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은 제2 실시예를 통하여, 소자분리가 진행된 반도체 기판에 게이트 전극. 상기 게이트전극 상부에 구성된 캡핑층 및 상기 게이트전극과 캡핑층의 측벽(side wall)을 감싸는 제1 게이트스페이서가 형성된 게이트 패턴을 형성하는 제1 공정과, 상기 게이트 패턴이 형성된 반도체 기판 표면에 올라간 구조의 에피층을 적층하는 제2 공정과, 상기 에피층이 적층된 결과물에 제2 게이트스페이서용 절연막을 침적하고 식각하여 상기 에피층의 가장자리 깍인면(Facet)을 덮되 상기 제1 게이트스페이서보다 형성높이가 낮은 제2 게이트스페이서를 형성하는 제3 공정과, 상기 결과물에 제3 게이트스페이서용 절연막을 침적하고 식각하여 상기 제2 게이트스페이서 위, 상기 제1 게이트스페이서 측벽에 제3 게이트스페이서를 형성하는 제4 공정과, 상기 캡핑층 및 상기 제2 게이트스페이서가 제거되도록 습식식각을 진행하는 제5 공정과, 상기 캡핑층이 제거된 게이트전극 상부 및 상기 에피층 위에 제1 및 제2 실리사이드층을 형성하는 제6 공정과, 상기 결과물을 덮는 층간절연막(ILD)을 형성하는 제7 공정을 구비하는 것을 특징으로 하는 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터의 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 실시예에서 제2 및 제3 게이트스페이서의 두께는 후속되는 식각공정에서 에피층의 깍인면(facet)을 충분히 덮을 수 있는 두께로 형성하는 것이 바람직하다.
또한, 상기 습식식각은 제2 게이트스페이서와 제1 및 제3 게이트스페이서의 식각선택비 차이를 이용하여 진행하는 것이 바람직하다.
본 발명에 따르면, 게이트스페어서 측면에 에어갭(air gap)을 갖는 신뢰성있는 반도체 소자를 구현할 수 있고, 에피층의 가장자리 깍인면(facet)에 의해 유발되는 접합 깊이의 불균형 문제를 해결하면서 얕은 접합(shallow junction)을 구현할 수 있고, 게이트전극과 소오스/드레인 영역이 서로 단선되는 문제를 억제할 수 있고, 제2 게이트스페이서에 부분적으로 에어갭을 형성함으로써, 에피층에 제2 실리사이드층 형성을 위한 실리사이드 반응 공정에서 침해(Encroachment) 문제가 발생하는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명은 그 정신 및 필수의 특징을 이탈하지 않고 다른 방식으로 실시할 수 있다. 예를 들면, 상기 바람직한 실시예에 있어서는 필드산화막이 트렌치 공정에 의한 산화막이지만, 이는 로코스(LOCOS)에 의한 산화막을 사용하여도 무방하다. 또한, 제2 게이트스페이서는 산화막이 아닐지라도 제1 및 제3 게이트스페이서와 식각선택비를 갖는 임의의 막질로 치환하여도 본 발명에서 추구하는 효과를 달성할 수 있는 것이다. 따라서, 아래의 바람직한 실시예에서 기재한 내용은 예시적인 것이며 한정하는 의미가 아니다.
<제1 실시예>
도 1 내지 도 5는 본 발명의 제1 실시예에 의한 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터 및 그 제조방법을 설명하기 위해 도시한 단면도들이다.
도 1을 참조하면, 실리콘 단결정의 반도체 기판(100)에 트랜치 소자분리(trench isolation) 공정을 진행하여 활성영역과 비활성영역을 정의하는 필드산화막(102)을 형성한다. 이어서 산화공정(oxidation)을 통하여 게이트 절연막(104)을 형성하고, 상기 게이트 절연막(104) 상부에 게이트전극(106), 예컨대 폴리실리콘층을 침적(deposition)하고, 상기 게이트전극(106) 상부에 산화막(SiO2)으로 구성된 캡핑층(108, capping layer)을 형성한다. 계속해서 상기 캡핑층(108), 게이트전극(106) 및 게이트절연막(104)를 반도체 기판(100)과 수직방향으로 식각한 후, 이를 이온주입 마스크로 이온주입 공정을 진행하여 상기 반도체기판(100)에 얕은접합을 갖는 소오스/드레인 영역(114, LDD: Lightly Source/Drain region)을 형성한다. 상기 얕은접합을 갖는 소오스/드레인 영역(114)이 형성된 결과물에 제1 게이트스페이서용 절연막, 예컨대 질화막(SiN)을 일정두께 침적하고 이방성 식각을 진행하여 상기 캡핑층(108), 게이트전극(106) 및 게이트절연막(104)의 측벽에 제1 게이트스페이서(110)를 형성한다. 이어서, 선택적 에피택셜 성장(SEG: Selective Epitaxial Growth)에 의한 에피층(112, epi layer)을 상기 게이트 패턴, 즉 게이트전극(106), 캡핑층(108) 및 제1 게이트스페이서(110)를 제외한 반도체 기판(100) 위에 올라간 구조(elevated source/drain)로 형성한다.
도 2를 참조하면, 상기 SEG에 의한 에피층(112)이 형성된 반도체 기판의 전면(全面)에 제2 및 제3 게이트스페이서(116, 118))로 사용될 산화막 및 질화막을 순차적으로 일정두께 적층한다. 여기서, 본 발명은 제2 게이트스페이서(116)와 제1 및 제3 게이트스페이서(110, 118)와의 식각선택비를 이용하여 제2 게이트스페이서(116)에 에어캡을 형성하기 때문에 게이트스페어서용 절연막의 재질을 결정시에 이점을 충분히 고려해야 한다.
도 3을 참조하면, 상기 제2 및 제3 게이트스페이서용 절연막에 건식식각(dry etch)을 진행하여 상기 에피층(112) 위에서 상기 제1 게이트스페이서(110)의 바깥을 감싸는 형성의 제2 및 제3 게이트스페이서(116', 118')를 형성한다. 이때, 상기 에피층(112)에는 SEG를 수행할 때 에핑층(112)의 가장자리에 깍인면(facet)이 형성되기 때문에, 상기 제2 및 제3 게이트스페이서(116', 118') 형성을 위한 건식식각을 진행하고 나면, 제2 및 제3 게이트스페이서(116', 118')가 동시에 외부로 노출되게 된다. 따라서, 상기 제2 및 제 게이트스페이서(116', 118')의 두께는 상기 에피층(112)의 가장자리에 발생한 깍인면(facet) 내부를 충분히 덮을 수 있을 정도의 두께로 형성하는 것이 적합하다. 이어서 상기 제3 게이트스페이서(118')가 형성된 게이트 패턴을 이온주입 마스크로 이온주입 공정을 진행하여 깊은접합을 갖는 소오스/드레인 영역(120)을 형성한다. 이어서 열처리 공정(annealing)을 진행하여 이온주입된 불순물을 활성화(activation)시킨다. 상기 이온주입공정에 있어서, 제2 및 제3 게이트스페이서(116', 118')가 에피층(112)의 가장자리 깍인면(facet)을 충분히 덮어주었기 때문에 상기 깍인면(facet) 아래에서 불균형적으로 더 깊은 깊이로 부분적인 깊은접합을 갖는 소오스/드레인 영역이 형성되는 문제를 억제할 수 있다.
도 4를 참조하면, 상기 깊은접합을 갖는 소오스/드레인(120)이 형성된 반도체 기판에 습식식각(wet etch)을 진행하여 노출된 제2 게이트스페이서(116')의 상부 및 하부를 과도식각(overetching)하여 에어갭(122)이 형성될 공간을 구성한다. 이때 습식식각은 상기 제2 게이트스페이서(116') 와 제1 및 제3 게이트스페이서(110, 118')의 식각선택비를 갖을 수 있는 식각액, 예컨대 BOE(Buffered Oxide Etchant) 용액을 사용하여 진행하는 것이 적합하다. 이때, 제2 게이트스페이서(116')의 상부 및 하부에는 언더컷(undercut)이 발생하면서 제2 게이트스페이서(116')의 일부도 제거되지만, 게이트전극(106) 위에 있는 산화막으로 된 캡핍층(108)도 자기정합적으로 함께 제거된다. 이에 따라 게이트전극(106) 위에 일정한 형상의 공간(A)이 형성된다. 따라서, 상기 습식식각으로 캡핑층(108)도 함께 제거되기 때문에 미세한 선폭의 고집적화된 반도체소자에서 게이트전극(106)과 소오스/드레인 영역이 단선(short)되는 문제를 억제하는 것이 가능하다.
도 5를 참조하면, 상기 결과물에 실리사이드(silicide) 형성을 위한 금속층을 적층하고 열처리를 진행하면 게이트전극(106) 및 에피층(112)의 폴리실리콘과 w적층된 금속과 실리사이드 반응이 일어난다. 이어서, 실리사이드 반응을 일으키지 않았던 게이트스페이서 위의 금속층을 세정공정(cleaning process)으로 제거하면, 게이트전극(106) 위에는 제1 실리사이드층(124)이 형성되고, 에피층(112) 위에는 제2 실리사이드층(126)이 각각 형성된다. 마지막으로 층간절연막(128, ILD: Interlater Dielectric)을 반도체 기판(100) 위에 구성된 구조물을 충분히 덮을 수 있는 두께로 침적하면, 상기 제2 게이트스페이서(116')가 언더컷된 부분에 에어캡(122, air gap)이 안정적으로 형성된다.
따라서, 상술한 제1 실시예에 의한 FET의 구조는, 반도체 기판(100)과, 상기 반도체 기판의 소정영역에 구성된 게이트 전극(106)과, 상기 게이트 전극 위에 구성된 제1 실리사이드층(124)과, 상기 게이트 전극 및 제1 실리사이드층 측벽에 구성된 제1 게이트스페이서(110)와, 상기 제1 게이트스페이서가 형성된 게이트전극 옆의 상기 반도체 기판 위에 반도체 기판보다 올라간 구조로 형성된 에피층(112)과, 상기 제1 게이트스페이서 바깥쪽에서 상기 에피층 위에 형성된 제2 게이트스페이서(116')와, 상기 제2 게이트스페이서 바깥쪽에서 상기 에피층 위에 형성된 제3 게이트스페이서(118')와, 상기 에피층 표면에 구성되는 제2 실리사이드층(126)과, 상기 반도체 기판 전체를 덮는 층간절연막(128) 및 상기 제1 및 제3 게이트스페이서와 상기 층간절연막에 의해 밀폐되는 제2 게이트스페이서의 상부 및 하부에 구성된 에어갭(122)으로 이루어진다.
<제2 실시예>
상기 제1 실시예는 제2 게이트스페이서의 상부 및 하부에 에어갭을 형성하는 방법이나, 본 발명의 제2 실시예에 의한 FET는 제1 게이트스페이서 바깥쪽에 구성되는 제2 게이트스페이서를 에피층의 가장자리 깍인면을 덮을 수 있도록 형성하고 후속공정에서 이를 완전히 제거하여 에어갭을 형성하는 방법이다. 본 발명의 제2 실시예에 의한 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터 및 그 제조방법을 설명함에 있어서, 상기 제1 실시예와 동일한 부분에 대하여는 중복을 피하여 설명을 생략하고, 이해를 용이하게 하기 위해 참조부호의 구성을 상기 제1 실시예와 서로 대응되도록 구성하였다.
도 6 내지 도 11은 본 발명의 제2 실시예에 의한 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터 및 그 제조방법을 설명하기 위해 도시한 단면도들이다.
도 6을 참조하면, 반도체 기판(200)에 필드산화막(202)을 형성하고, 상기 필드산화막(202)에 의해 정의된 활성영역의 소정 위치에 게이트절연막(203), 게이트전극(206), 캡핑층(208)을 패턴의 형상으로 형성한 후, 이를 이온주입 마스크로 반도체 기판(100)에 얕은접합을 갖는 소오스/드레인 영역(214, LDD)을 형성한다. 이어서 제1 게이트스페이서(210)를 형성하고 SEG에 의한 에피층(212)을 올라간 구조로 형성한다. 그후, 상기 반도체 기판의 전면(全面)을 덮는 제2 게이트스페이서(216)층을 일정두께로 침적(deposition)한다.
도 7을 참조하면, 상기 결과물에 건식식각을 수행하여 상기 제2 게이트스페이서(216')가 상기 에피층(212)의 가장자리 깍인면(facet)을 충분히 덮도록 형성한다. 이러한 건식식각은 식각가스의 혼합비율 및 식각시간을 적절히 조절함으로써 형성이 가능하다. 따라서, 제2 게이트스페이서(216')가 에피층(212)의 가장자리 깍인면을 충분히 덮을 수 있도록 구성함으로써 후속되는 깊은접합을 갖는 소오스/드레인 영역 형성시에 깊은접합이 불균형적으로 발생하는 문제를 억제할 수 있다.
도 8을 참조하면, 상기 제2 게이트스페이서(216')가 형성된 반도체 기판의 전면(全面)에 제2 게이트스페이서(216')인 산화막과 다른 식각선택비를 갖는 질화막을 사용하여 제3 게이트스페이서(218)를 일정두께로 침적한다.
도 9를 참조하면, 상기 제3 게이트스페이서 형성을 위한 절연막(218)에 건식식각(dry etch)을 진행하여 상기 제1 게이트스페이서(210)의 바깥쪽 상부를 감싸고, 하부가 상기 제2 게이트스페이서(216') 위에 얹쳐지는 구조의 제3 게이트스페이서(218')를 형성한다. 그 후, 상기 게이트 전극이 있는 패턴을 이온주입 마스크로 이온주입을 진행하여 깊은접합을 갖는 소오스/드레인 영역(220)을 형성한다. 이때 상기 제2 게이트스페이서(216')의 영향으로 활성화를 위한 열처리 공정을 수행한 후에 깊은접합이 불균형적으로 형성되지 않는다.
도 10을 참조하면, 상기 결과물에 제2 게이트스페이서(216')와 제1 및 제3 게이트스페이서(210, 218')가 갖는 식각선택비를 이용하여 습식식각을 진행하여 제2 게이트스페이서(216')를 완전히 제거한다. 이때 게이트전극(206) 위에 있는 캡핑층(208)도 산화막이기 때문에 자기정렬적으로 게이트전극(206) 위(B)에서 제거되어 게이트전극(206)과 소오스/드레인 영역이 단선되는 결함을 억제하는 기능을 수행한다. 또한, 제3 게이트스페이서(218')와 올라간 구조의 에피층(212)이 일정한 간격을 유지하게 되어, 후속되는 실리사이드층 형성공정에서 에피층(212)의 가장자리 깍인면(facet)에도 실리사이드층이 형성됨으로써 반도체 소자의 저항을 감소시킨다. 동시에 이러한 에피층(212)의 가장자리 깍인면에서는 다른 평탄한 구조의 에피층(212)보다 실리사이드 반응이 비교적 적게 일어나서 소오스/드레인 영역에서 형성되는 제2 실리사이드층(도 10의 226)에 의한 침해(encroachment) 현상을 방지하는 장점도 발생한다.
도 10을 참조하면, 상기 결과물에 실리사이드층 형성을 위한 금속층을 적층하고 열처리를 수행하여 게이트전극(206) 위에는 제1 실리사이드층(224)을 에피층(212) 위에는 제2 실리사이드층(226)을 각각 형성한다. 마지막으로 상기 반도체 기판(100) 위에 구성된 구조물을 완전히 덮을 수 있는 두께의 층간절연막(228)을 침적함으로써 상기 제2 게이트스페이서(216')가 구성된 자리에 안정적인 모양으로 에어갭(222)이 형성되어 소오스/드레인 및 게이트전극간에 존재하는 기생 커패시턴스를 줄일 수 있다.
따라서, 상술한 본 발명의 제2 실시예에 의해 형성한 FET의 구조는, 반도체 기판(200)과, 상기 반도체 기판의 소정영역에 구성된 게이트 전극(206)과, 상기 게이트 전극 위에 구성된 제1 실리사이드층과(224), 상기 게이트 전극 및 제1 실리사이드층 측벽에 구성된 제1 게이트스페이서(210)와, 상기 제1 게이트스페이서가 형성된 게이트전극 옆의 상기 반도체 기판 위에 반도체 기판보다 올라간 구조로 형성된 에피층(212)과, 상기 제1 게이트스페이서 바깥쪽에 구성되고 제1 게이트스페이서의 하부가 상기 에피층에 닿지 않는 형상으로 구성된 제3 게이트스페이서(218')와, 상기 에피층 위에 구성된 제2 실리사이드층과(226), 상기 결과물 전체를 덮는 층간절연막(228) 및 상기 층간절연막에 의해 밀폐되며 상기 에피층의 가장자리 위인 제3 게이트스페이서 아래에 구성된 에어캡(222, Air gap)으로 이루어진다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 첫째, 1차 게이트스페이서를 형성하고 그 측면에 에어갭을 안정적으로 형성하여 기생 커패시턴스를 줄일 수 있는 반도체 소자를 구현할 수 있다.
둘째, SEG공정으로 구성되는 에피층의 가장자리 깍인면에 의해 유발되는 접합 깊이의 불균형성 문제를 해결하면서 얕은접합을 갖는 소오스/스레인 영역(LDD)을 구현할 수 있다.
셋째, 제2 게이트스페이서를 제거하기 위한 습식식각 공정에서 게이트전극 상부에 존재하는 캡핑층도 함께 제거되기 때문에 미세패턴을 갖는 반도체 소자에서 게이트와 소오스/드레인 영역이 단선(short)되는 문제를 해결할 수 있는 공정마진을 확보할 수 있다.
넷째, 제3 게이트스페이서와 에피층의 깍인면을 일정간격으로 이격시킴으로써 실리사이드 반응 공정에서 에피층의 가장자리 깍인면에서 성장된 제2 실리사이드층에 의한 침해(encroachment) 문제를 억제할 수 있다.
도 1 내지 도 5는 본 발명의 제1 실시예에 의한 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터 및 그 제조방법을 설명하기 위해 도시한 단면도들이다.
도 6 내지 도 11은 본 발명의 제2 실시예에 의한 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터 및 그 제조방법을 설명하기 위해 도시한 단면도들이다.
* 도면의 주요부분에 대한 부1호의 설명 *
100: 반도체 기판, 102: 필드산화막,
104: 게이트절연막, 106: 게이트전극,
108: 캡핑층(capping layer), 110: 제1 게이트스페이서,
112: 에피층(epi layer), 114: 얕은접합의 소오스/드레인영역,
116: 제2 게이트스페이서, 118: 제3 게이트스페이서,
120: 깊은접합의 소오스/드레인영역,
122: 에어갭(air gap), 124: 제1 실리사이드층,
126: 제2 실리사이드층, 128: 층간절연막(ILD)
Claims (12)
- 반도체 기판;상기 반도체 기판의 소정영역에 구성된 게이트 전극;상기 게이트 전극 위에 구성된 제1 실리사이드층;상기 게이트 전극 및 제1 실리사이드층 측벽에 구성된 제1 게이트스페이서;상기 제1 게이트스페이서가 형성된 게이트전극 옆의 상기 반도체 기판 위에 반도체 기판보다 올라간 구조로 형성된 에피층(epi layer);상기 제1 게이트스페이서 바깥쪽에서 상기 에피층 위에 형성된 제2 게이트스페이서;상기 제2 게이트스페이서 바깥쪽에서 상기 에피층 위에 형성된 제3 게이트스페이서;상기 에피층 표면에 구성되는 제2 실리사이드층;상기 반도체 기판 전체를 덮는 층간절연막(ILD); 및상기 제1 및 제3 게이트스페이서와 상기 층간절연막에 의해 밀폐되는 제2 게이트스페이서의 상부 및 하부에 구성된 에어갭을 구비하는 것을 특징으로 하는 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터.
- 제 1항에 있어서,상기 제1 및 제3 게이트스페이서는 질화막(SiN)을 재질로 하는 것을 특징으로 하는 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터.
- 제 1항에 있어서,상기 상기 제2 게이트스페이서는 산화막(SiO2)을 재질로 하는 것을 특징으로 하는 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터.
- 소자분리가 진행된 반도체 기판에 게이트 전극. 상기 게이트전극 상부에 구성된 캡핑층 및 상기 게이트전극과 캡핑층의 측벽(side wall)을 감싸는 제1 게이트스페이서가 형성된 게이트 패턴을 형성하는 제1 공정;상기 게이트 패턴을 제외한 반도체 기판 표면에 올라간 구조의 에피층을 적층하는 제2 공정;상기 에피층이 적층된 결과물에 제2 및 제3 게이트스페이서용 절연막을 침적하고 식각하여 제2 및 제3 게이트스페이서를 형성하는 제3 공정;상기 캡핑층이 제거되고, 상기 제2 게이트스페이서가 과도식각되도록 습식식각을 진행하는 제4 공정;상기 캡핑층이 제거된 게이트전극 상부 및 상기 에피층 위에 제1 및 제2 실리사이드층을 형성하는 제5 공정; 및상기 결과물을 덮는 층간절연막(ILD)을 형성하는 제6 공정을 구비하는 것을 특징으로 하는 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터의 제조방법.
- 제 4항에 있어서,상기 제3 공정의 제2 및 제3 게이트스페이서의 두께는 후속되는 식각공정에서 에피층의 깍인면(facet)을 충분히 덮을 수 있는 두께로 구성하는 것을 특징으로 하는 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터의 제조방법.
- 제 4항에 있어서,제4 공정의 습식식각은 상기 제2 게이트스페이서와, 상기 제1 및 제3 게이트스페이서의 식각선택비의 차이를 이용하여 진행하는 것을 특징으로 하는 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터의 제조방법.
- 반도체 기판;상기 반도체 기판의 소정영역에 구성된 게이트 전극;상기 게이트 전극 위에 구성된 제1 실리사이드층;상기 게이트 전극 및 제1 실리사이드층 측벽에 구성된 제1 게이트스페이서;상기 제1 게이트스페이서가 형성된 게이트전극 옆의 상기 반도체 기판 위에 반도체 기판보다 올라간 구조로 형성된 에피층(epi layer);상기 제1 게이트스페이서 바깥쪽에 구성되고 제1 게이트스페이서의 하부가 상기 에피층에 닿지 않는 형상으로 구성된 제3 게이트스페이서;상기 에피층 위에 구성된 제2 실리사이드층;상기 결과물 전체를 덮는 층간절연막(ILD); 및상기 층간절연막에 의해 밀폐되며 상기 에피층의 가장자리 위인 제3 게이트스페이서 아래에 구성된 에어캡(Air gap)을 구비하는 것을 특징으로 하는 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터.
- 제 7항에 있어서,상기 에피층에는 얕은접합의 소오스/드레인 영역 및 깊은접합의 소오스/드레인 영역이 더 구성된 것을 특징으로 하는 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터.
- 제 7항에 있어서,상기 제1 및 제3 게이트스페이서는 질화막을 재질로 구성하는 것을 특징으로 하는 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터.
- 소자분리가 진행된 반도체 기판에 게이트 전극. 상기 게이트전극 상부에 구성된 캡핑층 및 상기 게이트전극과 캡핑층의 측벽(side wall)을 감싸는 제1 게이트스페이서가 형성된 게이트 패턴을 형성하는 제1 공정;상기 게이트 패턴이 형성된 반도체 기판 표면에 올라간 구조의 에피층을 적층하는 제2 공정;상기 에피층이 적층된 결과물에 제2 게이트스페이서용 절연막을 침적하고 식각하여 상기 에피층의 가장자리 깍인면(Facet)을 덮되 상기 제1 게이트스페이서보다 형성높이가 낮은 제2 게이트스페이서를 형성하는 제3 공정;상기 결과물에 제3 게이트스페이서용 절연막을 침적하고 식각하여 상기 제2 게이트스페이서 위, 상기 제1 게이트스페이서 측벽에 제3 게이트스페이서를 형성하는 제4 공정;상기 캡핑층 및 상기 제2 게이트스페이서가 제거되도록 습식식각을 진행하는 제5 공정;상기 캡핑층이 제거된 게이트전극 상부 및 상기 에피층 위에 제1 및 제2 실리사이드층을 형성하는 제6 공정; 및상기 결과물을 덮는 층간절연막(ILD)을 형성하는 제7 공정을 구비하는 것을 특징으로 하는 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터의 제조방법.
- 제 10항에 있어서,상기 제4 공정의 제3 게이트스페서를 형성한 후에 게이트패턴을 이온주입마스크로 상기 에피층에 깊은접합을 갖는 소오스/드레인 영역을 형성하기 위한 이온주입 공정을 더 진행하는 것을 특징으로 하는 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터의 제조방법.
- 제 10항에 있어서,상기 제5 공정의 습식식각은 제2 게이트스페이서와 제1 및 제3 게이트스페이서가 갖는 식각선택비의 차이를 이용하여 진행하는 것을 특징으로 하는 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터의 제조방법.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130134712A (ko) * | 2012-05-31 | 2013-12-10 | 에스케이하이닉스 주식회사 | 에어갭을 구비한 반도체장치 및 그 제조 방법 |
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Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101004806B1 (ko) * | 2003-07-18 | 2011-01-04 | 매그나칩 반도체 유한회사 | 패시트 현상을 제거한 상승된 소오스-드레인 제조방법 |
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| CN112928154B (zh) * | 2021-01-26 | 2021-11-02 | 微龛(广州)半导体有限公司 | 三维单片集成器件结构及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1012879A (ja) * | 1996-06-27 | 1998-01-16 | Nec Corp | 半導体装置及びその製造方法 |
| JPH10214967A (ja) * | 1997-01-30 | 1998-08-11 | Nec Corp | 半導体装置の製造方法 |
| KR19990007202A (ko) * | 1997-06-23 | 1999-01-25 | 가네꼬 히사시 | 기생 용량이 감소되는 반도체 장치 제조 방법 |
-
1999
- 1999-02-18 KR KR10-1999-0005387A patent/KR100518525B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1012879A (ja) * | 1996-06-27 | 1998-01-16 | Nec Corp | 半導体装置及びその製造方法 |
| JPH10214967A (ja) * | 1997-01-30 | 1998-08-11 | Nec Corp | 半導体装置の製造方法 |
| KR19990007202A (ko) * | 1997-06-23 | 1999-01-25 | 가네꼬 히사시 | 기생 용량이 감소되는 반도체 장치 제조 방법 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101564052B1 (ko) | 2009-05-11 | 2015-10-28 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법. |
| KR20130134712A (ko) * | 2012-05-31 | 2013-12-10 | 에스케이하이닉스 주식회사 | 에어갭을 구비한 반도체장치 및 그 제조 방법 |
| KR101983219B1 (ko) | 2012-05-31 | 2019-05-29 | 에스케이하이닉스 주식회사 | 에어갭을 구비한 반도체장치 및 그 제조 방법 |
| US11876117B2 (en) | 2021-10-18 | 2024-01-16 | International Business Machines Corporation | Field effect transistor with reduced parasitic capacitance and resistance |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |