JPH10270685A - 電界効果トランジスタとその製造方法、半導体装置とその製造方法、その半導体装置を含む論理回路および半導体基板 - Google Patents
電界効果トランジスタとその製造方法、半導体装置とその製造方法、その半導体装置を含む論理回路および半導体基板Info
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
Abstract
(57)【要約】
【課題】 ｎＭＯＳトランジスタやｐＭＯＳトランジス
タでは、高性能低電圧での応用を考えた場合、バンドギ
ャップの小さなシリコンゲルマニウム層内にソース・ド
レインの接合が位置するため、またシリコン／シリコン
ゲルマニウム界面にソース・ドレインの接合が形成され
るために、電流リークが存在していた。 【解決手段】 半導体基板１１の上層に形成されている
ストレイン効果を有する半導体層のストレイン効果シリ
コン層２４に形成された電界効果トランジスタ１であっ
て、このソース・ドレイン１４，１５はストレイン効果
シリコン層２４のみに形成されているものである。ま
た、この電界効果トランジスタ１をｎチャネルＭＯＳト
ランジスタとして形成し、素子分離領域を介して上記ス
トレイン効果シリコン層２４にｐチャネルＭＯＳトラン
ジスタを形成することも可能である。さらにこれらのト
ランジスタによって論理回路を構成することも可能であ
る。
タでは、高性能低電圧での応用を考えた場合、バンドギ
ャップの小さなシリコンゲルマニウム層内にソース・ド
レインの接合が位置するため、またシリコン／シリコン
ゲルマニウム界面にソース・ドレインの接合が形成され
るために、電流リークが存在していた。 【解決手段】 半導体基板１１の上層に形成されている
ストレイン効果を有する半導体層のストレイン効果シリ
コン層２４に形成された電界効果トランジスタ１であっ
て、このソース・ドレイン１４，１５はストレイン効果
シリコン層２４のみに形成されているものである。ま
た、この電界効果トランジスタ１をｎチャネルＭＯＳト
ランジスタとして形成し、素子分離領域を介して上記ス
トレイン効果シリコン層２４にｐチャネルＭＯＳトラン
ジスタを形成することも可能である。さらにこれらのト
ランジスタによって論理回路を構成することも可能であ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタとその製造方法、半導体装置とその製造方法、その
半導体装置を含む論理回路および半導体基板に関し、詳
しくはストレイン効果を有するシリコン層にソース・ド
レインを形成した電界効果トランジスタとその製造方
法、その電界効果トランジスタを含む半導体装置とその
製造方法、その半導体装置を含む論理回路およびそれら
が形成される半導体基板に関する。
スタとその製造方法、半導体装置とその製造方法、その
半導体装置を含む論理回路および半導体基板に関し、詳
しくはストレイン効果を有するシリコン層にソース・ド
レインを形成した電界効果トランジスタとその製造方
法、その電界効果トランジスタを含む半導体装置とその
製造方法、その半導体装置を含む論理回路およびそれら
が形成される半導体基板に関する。
【０００２】
【従来の技術】ストレイン（歪み）効果を用いた材料に
よるデバイスは、シリコン／シリコンゲルマニウムなど
ＩＶ族半導体材料と薄膜形成技術の進歩により可能にな
ってきており、現在、高機能、低電圧デバイスをめざし
た研究が非常に盛んである。上記ストレイン効果とは、
薄膜半導体において、膜が応力を受けた場合、エネルギ
ーバンドが歪み、キャリアの有効質量が変化することを
いう。このストレイン効果を有する半導体薄膜は、分子
線エピタキシー技術、超高真空下における化学的気相成
長（ＵＨＶ−ＣＶＤ）技術等によって、例えばシリコン
／シリコンゲルマニウムなどの多層膜を工夫して膜の内
部応力を制御することで形成することが可能になってき
ている。このように、バンドギャップ差や膜のストレイ
ンをヘテロ接合により制御することで高性能ＭＯＳ系デ
バイス、センサ等の開発も進んできている。
よるデバイスは、シリコン／シリコンゲルマニウムなど
ＩＶ族半導体材料と薄膜形成技術の進歩により可能にな
ってきており、現在、高機能、低電圧デバイスをめざし
た研究が非常に盛んである。上記ストレイン効果とは、
薄膜半導体において、膜が応力を受けた場合、エネルギ
ーバンドが歪み、キャリアの有効質量が変化することを
いう。このストレイン効果を有する半導体薄膜は、分子
線エピタキシー技術、超高真空下における化学的気相成
長（ＵＨＶ−ＣＶＤ）技術等によって、例えばシリコン
／シリコンゲルマニウムなどの多層膜を工夫して膜の内
部応力を制御することで形成することが可能になってき
ている。このように、バンドギャップ差や膜のストレイ
ンをヘテロ接合により制御することで高性能ＭＯＳ系デ
バイス、センサ等の開発も進んできている。
【０００３】シリコン膜の場合、ゾーンメルト法、アル
ゴンイオンレーザの照射による単結晶シリコン膜の形成
技術等により形成されるＳＯＩ（Silicon on insulato
r）基板のシリコン膜では引張応力を受けることにな
る。一方、ＳＯＳ（Silicon on Sapphire ）基板のシリ
コン膜では圧縮応力を受けることになる。その結果、前
者では、電子の移動度が大きくなり、後者では、正孔の
移動度が大きくなる。言い換えれば、前者では、正孔の
移動度が小さくなり、後者では、電子の移動度が小さく
なる。
ゴンイオンレーザの照射による単結晶シリコン膜の形成
技術等により形成されるＳＯＩ（Silicon on insulato
r）基板のシリコン膜では引張応力を受けることにな
る。一方、ＳＯＳ（Silicon on Sapphire ）基板のシリ
コン膜では圧縮応力を受けることになる。その結果、前
者では、電子の移動度が大きくなり、後者では、正孔の
移動度が大きくなる。言い換えれば、前者では、正孔の
移動度が小さくなり、後者では、電子の移動度が小さく
なる。
【０００４】また、シリコン系ＭＯＳ（Metal-Oxide-Se
miconductor ）トランジスタの場合、具体的にいえば、
応力が緩和されている、いわゆるリラックスした状態の
シリコンゲルマニウムのエピタキシャル層上にシリコン
膜を堆積すると引張応力で電子の移動度の向上が図れる
（厳密にいうと６つに縮退したバンドが有効質量の異な
る２つのバンドに分かれると説明されている）。一方、
ゲルマニウムを多く含むシリコンゲルマニウム（いわゆ
る、ゲルマニウムリッチなシリコンゲルマニウム）膜を
形成すると圧縮応力により正孔の移動度の向上が図れ
る。
miconductor ）トランジスタの場合、具体的にいえば、
応力が緩和されている、いわゆるリラックスした状態の
シリコンゲルマニウムのエピタキシャル層上にシリコン
膜を堆積すると引張応力で電子の移動度の向上が図れる
（厳密にいうと６つに縮退したバンドが有効質量の異な
る２つのバンドに分かれると説明されている）。一方、
ゲルマニウムを多く含むシリコンゲルマニウム（いわゆ
る、ゲルマニウムリッチなシリコンゲルマニウム）膜を
形成すると圧縮応力により正孔の移動度の向上が図れ
る。
【０００５】このようなストレイン効果シリコン層の性
質に基づいて、多層膜を形成してチャネルとなる層の応
力を制御して作製したＭＯＳトランジスタでは、高い相
互コンダクタンス〔ｇｍ（ｍｏｂｉｌｉｔｙ）〕の結果
が得られている。Appl. Phys. Letter (USA), 63 (199
3) S.P.Voinigensen et al.,p660 およびIEEE Electron
ic Devices (USA),43 (1996) L.H.Jiang and R.G.Ellim
an,p97 にはｐＭＯＳトランジスタが開示されている。
また、Appl. Phys. Letter (USA), 64 (1994) K.Ismail
et al.,p3124 およびIEDM 94-37 (USA), (1994) J.Wel
ser et al.にはｎＭＯＳトランジスタが開示されてい
る。
質に基づいて、多層膜を形成してチャネルとなる層の応
力を制御して作製したＭＯＳトランジスタでは、高い相
互コンダクタンス〔ｇｍ（ｍｏｂｉｌｉｔｙ）〕の結果
が得られている。Appl. Phys. Letter (USA), 63 (199
3) S.P.Voinigensen et al.,p660 およびIEEE Electron
ic Devices (USA),43 (1996) L.H.Jiang and R.G.Ellim
an,p97 にはｐＭＯＳトランジスタが開示されている。
また、Appl. Phys. Letter (USA), 64 (1994) K.Ismail
et al.,p3124 およびIEDM 94-37 (USA), (1994) J.Wel
ser et al.にはｎＭＯＳトランジスタが開示されてい
る。
【０００６】一方、低電圧動作を行う最先端の高性能ロ
ジック（ＬＯＧＩＣ）としてパストランジスタが提案さ
れていて、ＣＰＵ（Central Processig Unit）、ＭＰＥ
Ｇ（Moving Picture Experts Group）などの最先端の応
用技術分野での提案がなされている。このようなロジッ
ク回路では、主体となるｎＭＯＳトランジスタは低電圧
動作で高い相互コンダクタンスを有するような高性能な
特性が要求されている。一方、ｐＭＯＳトランジスタ
は、プリチャージ的な使い方などで素子数は少なく、ｎ
ＭＯＳトランジスタほどの動作速度は要求はされず、チ
ャネル幅Ｗの調整で性能を決定しても面積的には不利に
なっていない。
ジック（ＬＯＧＩＣ）としてパストランジスタが提案さ
れていて、ＣＰＵ（Central Processig Unit）、ＭＰＥ
Ｇ（Moving Picture Experts Group）などの最先端の応
用技術分野での提案がなされている。このようなロジッ
ク回路では、主体となるｎＭＯＳトランジスタは低電圧
動作で高い相互コンダクタンスを有するような高性能な
特性が要求されている。一方、ｐＭＯＳトランジスタ
は、プリチャージ的な使い方などで素子数は少なく、ｎ
ＭＯＳトランジスタほどの動作速度は要求はされず、チ
ャネル幅Ｗの調整で性能を決定しても面積的には不利に
なっていない。
【０００７】
【発明が解決しようとする課題】しかしながら、上記説
明したような従来の技術におけるｐＭＯＳトランジスタ
やｎＭＯＳトランジスタでは、高性能低電圧での応用を
考えた場合、バンドギャップの小さなシリコンゲルマニ
ウム層にソース・ドレインの接合が位置するため、また
シリコン／シリコンゲルマニウム界面にソース・ドレイ
ンの接合が形成されるために、リークの存在が課題とな
る。
明したような従来の技術におけるｐＭＯＳトランジスタ
やｎＭＯＳトランジスタでは、高性能低電圧での応用を
考えた場合、バンドギャップの小さなシリコンゲルマニ
ウム層にソース・ドレインの接合が位置するため、また
シリコン／シリコンゲルマニウム界面にソース・ドレイ
ンの接合が形成されるために、リークの存在が課題とな
る。
【０００８】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた電界効果トランジスタおよびその
製造方法、半導体装置およびその製造方法、その半導体
装置を含む論理回路ならびに半導体基板である。
決するためになされた電界効果トランジスタおよびその
製造方法、半導体装置およびその製造方法、その半導体
装置を含む論理回路ならびに半導体基板である。
【０００９】電界効果トランジスタは、半導体基板上層
に形成されているストレイン効果を有する半導体層であ
るシリコン層（以下ストレイン効果シリコン層という）
に形成されたものであって、この電界効果トランジスタ
のソース・ドレインがストレイン効果シリコン層のみに
形成されているものである。
に形成されているストレイン効果を有する半導体層であ
るシリコン層（以下ストレイン効果シリコン層という）
に形成されたものであって、この電界効果トランジスタ
のソース・ドレインがストレイン効果シリコン層のみに
形成されているものである。
【００１０】上記電界効果トランジスタでは、ソース・
ドレインがストレイン効果シリコン層のみに形成されて
いることから、ソース・ドレインの接合はストレイン効
果シリコン層内に存在することになる。そのため、接合
リークの発生が起きにくくなる。
ドレインがストレイン効果シリコン層のみに形成されて
いることから、ソース・ドレインの接合はストレイン効
果シリコン層内に存在することになる。そのため、接合
リークの発生が起きにくくなる。
【００１１】電界効果トランジスタの製造方法は、半導
体基板の上層となるストレイン効果を有する半導体層で
あるシリコン層（ストレイン効果シリコン層）を形成し
てこの半導体基板を構成する。その後、ストレイン効果
シリコン層上にゲート絶縁膜を介してゲート電極を形成
する。そしてゲート電極の両側におけるストレイン効果
を有するシリコン層にソース・ドレインを形成するため
の不純物をドーピングすることによってソース・ドレイ
ンを形成するという工程を備えた製造方法である。
体基板の上層となるストレイン効果を有する半導体層で
あるシリコン層（ストレイン効果シリコン層）を形成し
てこの半導体基板を構成する。その後、ストレイン効果
シリコン層上にゲート絶縁膜を介してゲート電極を形成
する。そしてゲート電極の両側におけるストレイン効果
を有するシリコン層にソース・ドレインを形成するため
の不純物をドーピングすることによってソース・ドレイ
ンを形成するという工程を備えた製造方法である。
【００１２】上記電界効果トランジスタの製造方法で
は、ストレイン効果シリコン層のみに電界効果トランジ
スタのソース・ドレインを形成することから、ソース・
ドレインの接合はストレイン効果シリコン層内のみに形
成されることになる。そのため、接合リークの発生が抑
制される。
は、ストレイン効果シリコン層のみに電界効果トランジ
スタのソース・ドレインを形成することから、ソース・
ドレインの接合はストレイン効果シリコン層内のみに形
成されることになる。そのため、接合リークの発生が抑
制される。
【００１３】半導体装置は、上記説明したような電界効
果トランジスタを含むものであり、半導体基板上に形成
されているストレイン効果を有する半導体層であるシリ
コン層（ストレイン効果シリコン層）に形成されたｐチ
ャネル型電界効果トランジスタとｎチャネル型電界効果
トランジスタとからなるものであって、ｐチャネル型，
ｎチャネル型電界効果トランジスタの各ソース・ドレイ
ンはストレイン効果シリコン層のみに形成されているも
のである。
果トランジスタを含むものであり、半導体基板上に形成
されているストレイン効果を有する半導体層であるシリ
コン層（ストレイン効果シリコン層）に形成されたｐチ
ャネル型電界効果トランジスタとｎチャネル型電界効果
トランジスタとからなるものであって、ｐチャネル型，
ｎチャネル型電界効果トランジスタの各ソース・ドレイ
ンはストレイン効果シリコン層のみに形成されているも
のである。
【００１４】上記半導体装置では、ｐチャネル型，ｎチ
ャネル型電界効果トランジスタの各ソース・ドレインと
もにストレイン効果シリコン層のみに形成されているこ
とから、各ソース・ドレインの接合はストレイン効果シ
リコン層内に存在することになる。そのため、接合リー
クが発生しにくくなる。また一つのストレイン効果シリ
コン層に各ソース・ドレインが形成されていることか
ら、従来のＣＭＯＳ構造とほぼ同等の構造となる。その
ため、構造が簡単になる。
ャネル型電界効果トランジスタの各ソース・ドレインと
もにストレイン効果シリコン層のみに形成されているこ
とから、各ソース・ドレインの接合はストレイン効果シ
リコン層内に存在することになる。そのため、接合リー
クが発生しにくくなる。また一つのストレイン効果シリ
コン層に各ソース・ドレインが形成されていることか
ら、従来のＣＭＯＳ構造とほぼ同等の構造となる。その
ため、構造が簡単になる。
【００１５】半導体装置の製造方法は、半導体基板の上
層となるストレイン効果シリコン層を形成してこの半導
体基板を構成する。そのストレイン効果シリコン層上に
ゲート絶縁膜を介してｐチャネル型電界効果トランジス
タのゲート電極とｎチャネル型電界効果トランジスタの
ゲート電極とを形成する。そしてｐチャネル型電界効果
トランジスタのゲート電極の両側におけるストレイン効
果シリコン層にｐ型拡散層からなるソース・ドレインを
形成する。またｎチャネル型電界効果トランジスタのゲ
ート電極の両側におけるストレイン効果シリコン層にｎ
型拡散層からなるソース・ドレインを形成するという工
程を備えている。
層となるストレイン効果シリコン層を形成してこの半導
体基板を構成する。そのストレイン効果シリコン層上に
ゲート絶縁膜を介してｐチャネル型電界効果トランジス
タのゲート電極とｎチャネル型電界効果トランジスタの
ゲート電極とを形成する。そしてｐチャネル型電界効果
トランジスタのゲート電極の両側におけるストレイン効
果シリコン層にｐ型拡散層からなるソース・ドレインを
形成する。またｎチャネル型電界効果トランジスタのゲ
ート電極の両側におけるストレイン効果シリコン層にｎ
型拡散層からなるソース・ドレインを形成するという工
程を備えている。
【００１６】上記半導体装置の製造方法では、ストレイ
ン効果シリコン層のみにｐチャネル型，ｎチャネル型電
界効果トランジスタの各ソース・ドレインを形成するこ
とから、各ソース・ドレインの接合はストレイン効果シ
リコン層内のみに形成される。そのため、各ソース・ド
レインでの接合リークの発生が抑制される。また一つの
ストレイン効果シリコン層に各ソース・ドレインを形成
することから、各ソース・ドレインに対応したチャネル
形成層を製造する必要がないので、製造プロセスが簡単
になる。
ン効果シリコン層のみにｐチャネル型，ｎチャネル型電
界効果トランジスタの各ソース・ドレインを形成するこ
とから、各ソース・ドレインの接合はストレイン効果シ
リコン層内のみに形成される。そのため、各ソース・ド
レインでの接合リークの発生が抑制される。また一つの
ストレイン効果シリコン層に各ソース・ドレインを形成
することから、各ソース・ドレインに対応したチャネル
形成層を製造する必要がないので、製造プロセスが簡単
になる。
【００１７】論理回路は、上記説明したようなｐチャネ
ル型電界効果トランジスタとｎチャネル型電界効果トラ
ンジスタとを備えた半導体装置を含むものであって、論
理回路を形成する半導体基板は、上層にストレイン効果
シリコン層が形成されているものからなる。ｐチャネル
型，ｎチャネル型電界効果トランジスタの各ソース・ド
レインはストレイン効果シリコン層のみに形成されてい
るものである。
ル型電界効果トランジスタとｎチャネル型電界効果トラ
ンジスタとを備えた半導体装置を含むものであって、論
理回路を形成する半導体基板は、上層にストレイン効果
シリコン層が形成されているものからなる。ｐチャネル
型，ｎチャネル型電界効果トランジスタの各ソース・ド
レインはストレイン効果シリコン層のみに形成されてい
るものである。
【００１８】上記論理回路では、各電界効果トランジス
タのソース・ドレインが半導体基板の上層のストレイン
効果シリコン層のみに形成されていることから、各ソー
ス・ドレインの接合はストレイン効果シリコン層内に存
在することになる。そのため、接合リークが発生しにく
くなる。
タのソース・ドレインが半導体基板の上層のストレイン
効果シリコン層のみに形成されていることから、各ソー
ス・ドレインの接合はストレイン効果シリコン層内に存
在することになる。そのため、接合リークが発生しにく
くなる。
【００１９】半導体基板は、ゲルマニウム基板と、その
ゲルマニウム基板上に形成したもので応力が緩和されて
いるシリコンゲルマニウム層からなるリラックス層と、
そのリラックス層上に形成したストレイン効果シリコン
層とからなるものである。
ゲルマニウム基板上に形成したもので応力が緩和されて
いるシリコンゲルマニウム層からなるリラックス層と、
そのリラックス層上に形成したストレイン効果シリコン
層とからなるものである。
【００２０】上記半導体基板では、ゲルマニウム基板を
用いていることから、ゲルマニウム基板上にバッファー
層を形成することなく直接に応力が緩和されているシリ
コンゲルマニウム層からなるリラックス層を形成するこ
とが可能になっている。すなわち、ゲルマニウム基板と
リラックス層との間で格子不整合が起き難いため、上記
構成を採用することが可能になる。そのため、半導体基
板の構造が簡単化され、この半導体基板を形成するプロ
セスも簡単化される。
用いていることから、ゲルマニウム基板上にバッファー
層を形成することなく直接に応力が緩和されているシリ
コンゲルマニウム層からなるリラックス層を形成するこ
とが可能になっている。すなわち、ゲルマニウム基板と
リラックス層との間で格子不整合が起き難いため、上記
構成を採用することが可能になる。そのため、半導体基
板の構造が簡単化され、この半導体基板を形成するプロ
セスも簡単化される。
【００２１】
【発明の実施の形態】本発明の電界効果トランジスタに
係わる第１実施形態の一例を、図１の概略構成断面図に
よって説明する。図１では、一例として絶縁ゲート型の
ｎ−ＭＯＳＦＥＴを示す。
係わる第１実施形態の一例を、図１の概略構成断面図に
よって説明する。図１では、一例として絶縁ゲート型の
ｎ−ＭＯＳＦＥＴを示す。
【００２２】図１に示すように、シリコン基板２１上に
はゲルマニウム濃度を厚さ方向に変化させたｐ- 型のシ
リコンゲルマニウム（Ｓｉ1-x Ｇｅx ）からなるバッフ
ァー層２２と、応力が緩和されているｐ- 型のシリコン
ゲルマニウム（Ｓｉ1-x Ｇｅ x ）からなるリラックス層
２３とが順に形成されている。
はゲルマニウム濃度を厚さ方向に変化させたｐ- 型のシ
リコンゲルマニウム（Ｓｉ1-x Ｇｅx ）からなるバッフ
ァー層２２と、応力が緩和されているｐ- 型のシリコン
ゲルマニウム（Ｓｉ1-x Ｇｅ x ）からなるリラックス層
２３とが順に形成されている。
【００２３】上記シリコン基板２１は、例えばチョクラ
ルスキー（ＣＺ）法により引き上げられたｐ- 型シリコ
ンからなる。また上記バッファー層２２は、例えば、シ
リコン基板２１側より上層側に向けてゲルマニウムの組
成をｘ＝０．０４からｘ＝０．３に変化させたシリコン
ゲルマニウムからなり、例えばおよそ１．６μｍの厚さ
に形成されている。また上記リラックス層２３は、例え
ば、ゲルマニウムの組成がｘ＝０．３のシリコンゲルマ
ニウムからなり、およそ０．６μｍの厚さに形成されて
いる。
ルスキー（ＣＺ）法により引き上げられたｐ- 型シリコ
ンからなる。また上記バッファー層２２は、例えば、シ
リコン基板２１側より上層側に向けてゲルマニウムの組
成をｘ＝０．０４からｘ＝０．３に変化させたシリコン
ゲルマニウムからなり、例えばおよそ１．６μｍの厚さ
に形成されている。また上記リラックス層２３は、例え
ば、ゲルマニウムの組成がｘ＝０．３のシリコンゲルマ
ニウムからなり、およそ０．６μｍの厚さに形成されて
いる。
【００２４】さらにこのリラックス層２３上にはストレ
イン効果を有する半導体層となるストレイン効果シリコ
ン層２４が、一例として１３ｎｍの厚さに形成されてい
る。このストレイン効果シリコン層２４は、ストレイン
効果を引き出せる厚さとして、例えば５ｎｍ〜３０ｎｍ
程度の厚さ、好ましくは５ｎｍ〜１５ｎｍ程度の厚さに
形成されていればよい。上記の如く、電界効果トランジ
スタ１が形成される半導体基板１１が構成されている。
イン効果を有する半導体層となるストレイン効果シリコ
ン層２４が、一例として１３ｎｍの厚さに形成されてい
る。このストレイン効果シリコン層２４は、ストレイン
効果を引き出せる厚さとして、例えば５ｎｍ〜３０ｎｍ
程度の厚さ、好ましくは５ｎｍ〜１５ｎｍ程度の厚さに
形成されていればよい。上記の如く、電界効果トランジ
スタ１が形成される半導体基板１１が構成されている。
【００２５】この半導体基板１１に、以下に説明する電
界効果トランジスタ１が形成されている。すなわち、上
記ストレイン効果シリコン層２４上には、ゲート絶縁膜
１２を介してゲート電極１３が形成され、このゲート電
極１３の両側におけるストレイン効果シリコン層２４の
上層にはソース・ドレイン１４，１５が形成されてい
る。上記ゲート絶縁膜１２は、例えば厚さが６ｎｍの酸
化シリコンからなり、上記ゲート電極１３は、例えばポ
リシリコンからなる。また上記ソース・ドレイン１４，
１５は、例えば接合深さが５ｎｍ程度に形成されてい
る。したがって、このソース・ドレイン１４，１５は厚
さが１３ｎｍのストレイン効果シリコン層２４のみに形
成されていることになる。上記の如くに、電界効果トラ
ンジスタ１が構成されている。
界効果トランジスタ１が形成されている。すなわち、上
記ストレイン効果シリコン層２４上には、ゲート絶縁膜
１２を介してゲート電極１３が形成され、このゲート電
極１３の両側におけるストレイン効果シリコン層２４の
上層にはソース・ドレイン１４，１５が形成されてい
る。上記ゲート絶縁膜１２は、例えば厚さが６ｎｍの酸
化シリコンからなり、上記ゲート電極１３は、例えばポ
リシリコンからなる。また上記ソース・ドレイン１４，
１５は、例えば接合深さが５ｎｍ程度に形成されてい
る。したがって、このソース・ドレイン１４，１５は厚
さが１３ｎｍのストレイン効果シリコン層２４のみに形
成されていることになる。上記の如くに、電界効果トラ
ンジスタ１が構成されている。
【００２６】ここで上記ストレイン効果を説明する。ス
トレイン効果とは、薄膜半導体において、その薄膜半導
体が応力を受けた場合、そのエネルギーバンドが歪むこ
とによってキャリアの有効質量が変化することをいい、
引張応力を受けると電子の移動度が大きくなり（正孔の
移動度が小さくなり）、圧縮応力を受けると正孔の移動
度が大きくなる（電子の移動度が小さくなる）という現
象のことである。
トレイン効果とは、薄膜半導体において、その薄膜半導
体が応力を受けた場合、そのエネルギーバンドが歪むこ
とによってキャリアの有効質量が変化することをいい、
引張応力を受けると電子の移動度が大きくなり（正孔の
移動度が小さくなり）、圧縮応力を受けると正孔の移動
度が大きくなる（電子の移動度が小さくなる）という現
象のことである。
【００２７】上記電界効果トランジスタ１では、ソース
・ドレイン１４，１５（接合深さが５ｎｍ）が厚さが１
３ｎｍのストレイン効果シリコン層２４のみに形成され
ていることから、ソース・ドレイン１４，１５の接合は
ストレイン効果シリコン層２４内に存在することにな
る。そのため、電界効果トランジスタ１の接合リークの
発生が抑制される。またストレイン効果シリコン層２４
は、シリコンと下地のシリコンゲルマニウムからなるリ
ラックス層２３との格子定数の相違によりシリコンネッ
トワークは引張応力を受ける。このストレイン効果シリ
コン層２４に電界効果トランジスタ１のチャネル層が形
成されることになるため、伝導帯の底の縮退がとけ、電
子はその有効質量が小さくなり、移動度は２倍近くに増
大する。したがって、ｎＭＯＳトランジスタとして電界
効果トランジスタ１の相互コンダクタンスｇｍは２倍近
くに向上される。
・ドレイン１４，１５（接合深さが５ｎｍ）が厚さが１
３ｎｍのストレイン効果シリコン層２４のみに形成され
ていることから、ソース・ドレイン１４，１５の接合は
ストレイン効果シリコン層２４内に存在することにな
る。そのため、電界効果トランジスタ１の接合リークの
発生が抑制される。またストレイン効果シリコン層２４
は、シリコンと下地のシリコンゲルマニウムからなるリ
ラックス層２３との格子定数の相違によりシリコンネッ
トワークは引張応力を受ける。このストレイン効果シリ
コン層２４に電界効果トランジスタ１のチャネル層が形
成されることになるため、伝導帯の底の縮退がとけ、電
子はその有効質量が小さくなり、移動度は２倍近くに増
大する。したがって、ｎＭＯＳトランジスタとして電界
効果トランジスタ１の相互コンダクタンスｇｍは２倍近
くに向上される。
【００２８】次に電界効果トランジスタに係わる第２実
施形態の一例を、図２の概略構成断面図によって説明す
る。図２では、前記図１で説明したのと同様の構成部品
には同一符号を付す。
施形態の一例を、図２の概略構成断面図によって説明す
る。図２では、前記図１で説明したのと同様の構成部品
には同一符号を付す。
【００２９】図２に示すように、電界効果トランジスタ
２は、図１によって説明した電界効果トランジスタ１に
おいて、ソース・ドレイン１４，１５上に、いわゆる積
み上げソース・ドレイン（またはエレベーテッドソース
・ドレインともいう）３１，３２を形成したものであ
る。この積み上げソース・ドレイン３１，３２は、ソー
ス・ドレイン１４，１５上に形成されているシリコンエ
ピタキシャル層３３，３４と、そのシリコンエピタキシ
ャル層３３，３４に形成されている高融点金属シリサイ
ド層３５，３６とからなる。上記シリコンエピタキシャ
ル層３３，３４は例えば５０ｎｍ程度の厚さに形成され
ている。
２は、図１によって説明した電界効果トランジスタ１に
おいて、ソース・ドレイン１４，１５上に、いわゆる積
み上げソース・ドレイン（またはエレベーテッドソース
・ドレインともいう）３１，３２を形成したものであ
る。この積み上げソース・ドレイン３１，３２は、ソー
ス・ドレイン１４，１５上に形成されているシリコンエ
ピタキシャル層３３，３４と、そのシリコンエピタキシ
ャル層３３，３４に形成されている高融点金属シリサイ
ド層３５，３６とからなる。上記シリコンエピタキシャ
ル層３３，３４は例えば５０ｎｍ程度の厚さに形成され
ている。
【００３０】なお、ゲート電極１３上にはオフセット絶
縁膜１６が形成されており、このゲート電極の側壁には
サイドウォール絶縁膜１７，１８が形成されている。こ
れによって、ゲート電極１３と積み上げソース・ドレイ
ン３１，３２とのショートを防止している。また上記ソ
ース・ドレイン１４，１５は、サイドウォール絶縁膜１
７，１８下のストレイン効果シリコン層２４に低濃度拡
散層を形成したＬＤＤ（Lightly Doped Drain ）構造と
してもよい。また、ゲート電極１３がポリサイド構造で
形成されていてもよい。このポリサイド構造では、上記
オフセット絶縁膜１６は形成されない。
縁膜１６が形成されており、このゲート電極の側壁には
サイドウォール絶縁膜１７，１８が形成されている。こ
れによって、ゲート電極１３と積み上げソース・ドレイ
ン３１，３２とのショートを防止している。また上記ソ
ース・ドレイン１４，１５は、サイドウォール絶縁膜１
７，１８下のストレイン効果シリコン層２４に低濃度拡
散層を形成したＬＤＤ（Lightly Doped Drain ）構造と
してもよい。また、ゲート電極１３がポリサイド構造で
形成されていてもよい。このポリサイド構造では、上記
オフセット絶縁膜１６は形成されない。
【００３１】上記電界効果トランジスタ２では、積み上
げソース・ドレイン３１，３２を形成したことにより、
ソース・ドレイン１４，１５をシリサイド化することな
く、ソース・ドレイン１４，１５のシート抵抗を低減す
ることが可能になる。その結果、電界効果トランジスタ
２の高速動作がより安定に可能になる。
げソース・ドレイン３１，３２を形成したことにより、
ソース・ドレイン１４，１５をシリサイド化することな
く、ソース・ドレイン１４，１５のシート抵抗を低減す
ることが可能になる。その結果、電界効果トランジスタ
２の高速動作がより安定に可能になる。
【００３２】次に、本発明の電界効果トランジスタの製
造方法に係わる第１実施形態の一例を、図３の製造工程
図によって説明する。図３では、前記図１で説明したの
と同様の構成部品には同一符号を付す。
造方法に係わる第１実施形態の一例を、図３の製造工程
図によって説明する。図３では、前記図１で説明したの
と同様の構成部品には同一符号を付す。
【００３３】図３の（１）に示すように、超高真空化学
的気相成長（ＵＨＶ−ＣＶＤ）法、分子線エピタキシー
〔ＭＢＥ（Molecular Beam Epitaxy）〕等のエピタキシ
ャル成長技術によって、シリコン基板２１上にゲルマニ
ウム濃度を厚さ方向に変化させたｐ- 型のシリコンゲル
マニウム（Ｓｉ1-x Ｇｅx ）からなるバッファー層２２
を、例えば、シリコン基板２１側より上層側に向けてゲ
ルマニウムの組成をｘ＝０．０４からｘ＝０．３に変化
させてシリコンゲルマニウムを堆積することにより１．
６μｍの厚さに形成する。上記シリコン基板２１には、
例えばチョクラルスキー〔ＣＺ（Czochralski ）〕法に
より引き上げられたｐ- 型シリコン基板を用いる。
的気相成長（ＵＨＶ−ＣＶＤ）法、分子線エピタキシー
〔ＭＢＥ（Molecular Beam Epitaxy）〕等のエピタキシ
ャル成長技術によって、シリコン基板２１上にゲルマニ
ウム濃度を厚さ方向に変化させたｐ- 型のシリコンゲル
マニウム（Ｓｉ1-x Ｇｅx ）からなるバッファー層２２
を、例えば、シリコン基板２１側より上層側に向けてゲ
ルマニウムの組成をｘ＝０．０４からｘ＝０．３に変化
させてシリコンゲルマニウムを堆積することにより１．
６μｍの厚さに形成する。上記シリコン基板２１には、
例えばチョクラルスキー〔ＣＺ（Czochralski ）〕法に
より引き上げられたｐ- 型シリコン基板を用いる。
【００３４】さらに上記バッファー層２２上に応力が緩
和されているｐ- 型のシリコンゲルマニウムからなるリ
ラックス層２３を、例えばゲルマニウムの組成がｘ＝
０．３のシリコンゲルマニウムを、例えば０．６μｍの
厚さに堆積して形成する。そしてこのリラックス層２３
上にストレイン効果を有する半導体層となるストレイン
効果シリコン層２４を、一例として１３ｎｍの厚さに形
成する。このストレイン効果シリコン層２４は、ストレ
イン効果を引き出せる厚さ、例えば５ｎｍ〜３０ｎｍの
厚さ、好ましくは５ｎｍ〜１５ｎｍの厚さに形成されて
いればよい。上記ストレイン効果シリコン層２４の成膜
条件としては、例えばＵＨＶ−ＣＶＤ法を採用した場合
には、原料ガスに、例えばモノシラン〔ＳｉＨ4 〕（流
量：２０ｓｃｃｍ）またはジシラン（Ｓｉ2 Ｈ6 ）（流
量：５ｓｃｃｍ）を用いて、成膜雰囲気の圧力を１．３
３μＰａ、基板温度をおよそ６００℃に設定して膜形成
を行った。なお、ｓｃｃｍは標準状態における体積流量
（ｃｍ3 ／分）を表す。
和されているｐ- 型のシリコンゲルマニウムからなるリ
ラックス層２３を、例えばゲルマニウムの組成がｘ＝
０．３のシリコンゲルマニウムを、例えば０．６μｍの
厚さに堆積して形成する。そしてこのリラックス層２３
上にストレイン効果を有する半導体層となるストレイン
効果シリコン層２４を、一例として１３ｎｍの厚さに形
成する。このストレイン効果シリコン層２４は、ストレ
イン効果を引き出せる厚さ、例えば５ｎｍ〜３０ｎｍの
厚さ、好ましくは５ｎｍ〜１５ｎｍの厚さに形成されて
いればよい。上記ストレイン効果シリコン層２４の成膜
条件としては、例えばＵＨＶ−ＣＶＤ法を採用した場合
には、原料ガスに、例えばモノシラン〔ＳｉＨ4 〕（流
量：２０ｓｃｃｍ）またはジシラン（Ｓｉ2 Ｈ6 ）（流
量：５ｓｃｃｍ）を用いて、成膜雰囲気の圧力を１．３
３μＰａ、基板温度をおよそ６００℃に設定して膜形成
を行った。なお、ｓｃｃｍは標準状態における体積流量
（ｃｍ3 ／分）を表す。
【００３５】なお、上記バッファー層２２、リラックス
層２３およびストレイン効果シリコン層２４を同一チャ
ンバ内で連続して形成することが好ましい。この場合に
は、原料ガスにモノシラン（ＳｉＨ4 ）とゲルマン（Ｇ
ｅＨ4 ）、またはジシラン（Ｓｉ2 Ｈ6 ）とゲルマン
（ＧｅＨ4 ）とを用い、それぞれのガス比を適宜変更す
ることによって、所望の成分比のシリコンゲルマニウム
層を形成することにより、上記バッファー層２２および
リラックス層２３を形成した後、ゲルマンの供給を止め
てモノシランまたはジシランを用いてストレイン効果シ
リコン層２４を形成する。
層２３およびストレイン効果シリコン層２４を同一チャ
ンバ内で連続して形成することが好ましい。この場合に
は、原料ガスにモノシラン（ＳｉＨ4 ）とゲルマン（Ｇ
ｅＨ4 ）、またはジシラン（Ｓｉ2 Ｈ6 ）とゲルマン
（ＧｅＨ4 ）とを用い、それぞれのガス比を適宜変更す
ることによって、所望の成分比のシリコンゲルマニウム
層を形成することにより、上記バッファー層２２および
リラックス層２３を形成した後、ゲルマンの供給を止め
てモノシランまたはジシランを用いてストレイン効果シ
リコン層２４を形成する。
【００３６】上記方法により形成したストレイン効果シ
リコン層２４には、シリコンゲルマニウム層（リラック
ス層２３）とシリコン層（ストレイン効果シリコン層２
４）との格子定数の違いにより引張応力が生じている。
このようにして、半導体基板１１を形成する。
リコン層２４には、シリコンゲルマニウム層（リラック
ス層２３）とシリコン層（ストレイン効果シリコン層２
４）との格子定数の違いにより引張応力が生じている。
このようにして、半導体基板１１を形成する。
【００３７】次いで図３の（２）に示すように、ストレ
イン効果シリコン層２４上にゲート絶縁膜１２を酸化シ
リコンで形成する。続いてＣＶＤ法によってポリシリコ
ンを堆積してゲート電極膜４１（２点鎖線で示す部分も
含む）を形成した後、レジスト塗布によるレジスト膜
（図示省略）の形成、リソグラフィー技術によりレジス
ト膜をパターニングしてレジストマスク（図示省略）の
形成、そのレジストマスクをエッチングマスクに用いた
エッチング技術によってゲート電極膜４１でゲート電極
１３を形成する。このエッチングではゲート絶縁膜１２
の２点鎖線で示す部分もエッチングされる。
イン効果シリコン層２４上にゲート絶縁膜１２を酸化シ
リコンで形成する。続いてＣＶＤ法によってポリシリコ
ンを堆積してゲート電極膜４１（２点鎖線で示す部分も
含む）を形成した後、レジスト塗布によるレジスト膜
（図示省略）の形成、リソグラフィー技術によりレジス
ト膜をパターニングしてレジストマスク（図示省略）の
形成、そのレジストマスクをエッチングマスクに用いた
エッチング技術によってゲート電極膜４１でゲート電極
１３を形成する。このエッチングではゲート絶縁膜１２
の２点鎖線で示す部分もエッチングされる。
【００３８】その後図３の（３）に示すように、ゲート
電極１３をマスクにしたイオン注入法によって、そのゲ
ート電極１３の両側におけるストレイン効果シリコン層
２４にソース・ドレインを形成するための不純物をイオ
ン注入して、ストレイン効果シリコン層２４の上層にｎ
型のソース・ドレイン１４，１５を形成する。
電極１３をマスクにしたイオン注入法によって、そのゲ
ート電極１３の両側におけるストレイン効果シリコン層
２４にソース・ドレインを形成するための不純物をイオ
ン注入して、ストレイン効果シリコン層２４の上層にｎ
型のソース・ドレイン１４，１５を形成する。
【００３９】上記イオン注入条件としては、例えば、不
純物にヒ素イオン（Ａｓ+ ）を用いた場合には、打ち込
みエネルギーを５ｋｅＶとしてヒ素イオンの投影飛程を
６ｎｍに設定し、ドーズ量を５×１０15個／ｃｍ2 に設
定した。その後、活性化アニーリングを行う。このアニ
ーリング条件としては、ファーネスアニーリングの場合
には、例えばアニーリング温度を８００℃、アニーリン
グ時間を２０分に設定する。また急速加熱アニーリング
（ＲＴＡ：Rapid Thermal Annealing ）を、例えばＥＬ
Ａ（Excimer Laser Annealing ）によって行う場合に
は、例えば照射レーザ光のエネルギーを１Ｊ／ｃｍ2 に
設定する。またこのような活性化アニーリングを行うこ
とによって、浅い接合のソース・ドレイン１４，１５
（接合深さが６ｎｍ程度）が形成される。なお、上記ア
ニーリングは、浅い接合を確実に形成するためにはＲＴ
Ａによって行うことが好ましい。このようにして、電界
効果トランジスタ１が形成される。
純物にヒ素イオン（Ａｓ+ ）を用いた場合には、打ち込
みエネルギーを５ｋｅＶとしてヒ素イオンの投影飛程を
６ｎｍに設定し、ドーズ量を５×１０15個／ｃｍ2 に設
定した。その後、活性化アニーリングを行う。このアニ
ーリング条件としては、ファーネスアニーリングの場合
には、例えばアニーリング温度を８００℃、アニーリン
グ時間を２０分に設定する。また急速加熱アニーリング
（ＲＴＡ：Rapid Thermal Annealing ）を、例えばＥＬ
Ａ（Excimer Laser Annealing ）によって行う場合に
は、例えば照射レーザ光のエネルギーを１Ｊ／ｃｍ2 に
設定する。またこのような活性化アニーリングを行うこ
とによって、浅い接合のソース・ドレイン１４，１５
（接合深さが６ｎｍ程度）が形成される。なお、上記ア
ニーリングは、浅い接合を確実に形成するためにはＲＴ
Ａによって行うことが好ましい。このようにして、電界
効果トランジスタ１が形成される。
【００４０】なお、上記ソース・ドレイン１４，１５は
イオン注入により形成したが、例えばレーザドーピン
グ、気相ドーピング、固相ドーピング等の方法を用いて
形成することも可能である。
イオン注入により形成したが、例えばレーザドーピン
グ、気相ドーピング、固相ドーピング等の方法を用いて
形成することも可能である。
【００４１】上記電界効果トランジスタの製造方法で
は、ストレイン効果シリコン層２４のみに電界効果トラ
ンジスタ１のソース・ドレイン１４，１５を形成するこ
とから、ソース・ドレイン１４，１５の接合はストレイ
ン効果シリコン層２４内のみに形成されることになる。
そのため、この製造方法によって形成される電界効果ト
ランジスタ１は接合リークの発生が抑制されたものとな
る。
は、ストレイン効果シリコン層２４のみに電界効果トラ
ンジスタ１のソース・ドレイン１４，１５を形成するこ
とから、ソース・ドレイン１４，１５の接合はストレイ
ン効果シリコン層２４内のみに形成されることになる。
そのため、この製造方法によって形成される電界効果ト
ランジスタ１は接合リークの発生が抑制されたものとな
る。
【００４２】次に電界効果トランジスタの製造方法に係
わる第２実施形態の一例を、図４の製造工程図によって
説明する。図４では、前記図３で説明したのと同様の構
成部品には同一符号を付す。
わる第２実施形態の一例を、図４の製造工程図によって
説明する。図４では、前記図３で説明したのと同様の構
成部品には同一符号を付す。
【００４３】前記図３によって説明した電界効果トラン
ジスタの製造方法において、ゲート電極膜４１を形成し
た後、図４の（１）に示すように、ゲート電極１３とな
るゲート絶縁膜（４１）上にオフセット絶縁膜１６を形
成してから、ゲートのパターニングを行う。次いで、ソ
ース・ドレイン１４，１５を形成し、その後サイドウォ
ール絶縁膜１７，１８を形成する。その後、選択的にエ
ピタキシャル成長法によって、ソース・ドレイン１４，
１５上に選択的にシリコンを堆積してシリコンエピタキ
シャル層３３，３４を、例えば５０ｎｍ程度の厚さに形
成する。なお、上記ソース・ドレイン１４，１５をＬＤ
Ｄ（Lightly Doped Drain ）構造とする場合には、ゲー
トのパターニングを行った後、ＬＤＤ構造を形成する低
濃度拡散層を、後に形成されるサイドウォール絶縁膜の
下部のストレイン効果シリコン層２４に、例えばイオン
注入により形成する。次いで、ゲート電極１３の側壁に
サイドウォール絶縁膜１７，１８を形成してから上記ソ
ース・ドレイン１４，１５の高濃度領域を形成する。
ジスタの製造方法において、ゲート電極膜４１を形成し
た後、図４の（１）に示すように、ゲート電極１３とな
るゲート絶縁膜（４１）上にオフセット絶縁膜１６を形
成してから、ゲートのパターニングを行う。次いで、ソ
ース・ドレイン１４，１５を形成し、その後サイドウォ
ール絶縁膜１７，１８を形成する。その後、選択的にエ
ピタキシャル成長法によって、ソース・ドレイン１４，
１５上に選択的にシリコンを堆積してシリコンエピタキ
シャル層３３，３４を、例えば５０ｎｍ程度の厚さに形
成する。なお、上記ソース・ドレイン１４，１５をＬＤ
Ｄ（Lightly Doped Drain ）構造とする場合には、ゲー
トのパターニングを行った後、ＬＤＤ構造を形成する低
濃度拡散層を、後に形成されるサイドウォール絶縁膜の
下部のストレイン効果シリコン層２４に、例えばイオン
注入により形成する。次いで、ゲート電極１３の側壁に
サイドウォール絶縁膜１７，１８を形成してから上記ソ
ース・ドレイン１４，１５の高濃度領域を形成する。
【００４４】次いで図４の（２）に示すように、シリコ
ンエピタキシャル層３３，３４側の全面に高融点金属層
３７を例えばスパッタリングまたは化学的気相成長（Ｃ
ＶＤ）法によって形成する。その後、熱処理（例えばＲ
ＴＡ）を行って、シリコンエピタキシャル層３３，３４
のシリコンと高融点金属層３７の金属とを反応させて、
シリコンエピタキシャル層３３，３４に高融点金属シリ
サイド層３５，３６を形成する。上記高融点金属層３７
は、例えばチタン層で形成する。この場合には、上記高
融点金属シリサイド層３５，３６はチタンシリサイド層
になる。その後、例えばエッチングによって、オフセッ
ト絶縁膜１６上およびサイドウォール絶縁膜１７，１８
上の未反応な高融点金属層３７（２点鎖線で示す部分）
を除去する。このようにして、ソース・ドレイン１４，
１５上に、シリコンエピタキシャル層３３，３４に形成
した高融点金属シリサイド層３５，３６からなる積み上
げソース・ドレイン３１，３２が形成されて、電界効果
トランジスタ２が形成される。なお、上記シリサイド化
において、同時にゲート電極１３をポリサイド構造に形
成する場合には、上記オフセット絶縁膜１６は形成しな
いで、ゲート電極１３上に接触する状態に上記高融点金
属層３７を形成する。
ンエピタキシャル層３３，３４側の全面に高融点金属層
３７を例えばスパッタリングまたは化学的気相成長（Ｃ
ＶＤ）法によって形成する。その後、熱処理（例えばＲ
ＴＡ）を行って、シリコンエピタキシャル層３３，３４
のシリコンと高融点金属層３７の金属とを反応させて、
シリコンエピタキシャル層３３，３４に高融点金属シリ
サイド層３５，３６を形成する。上記高融点金属層３７
は、例えばチタン層で形成する。この場合には、上記高
融点金属シリサイド層３５，３６はチタンシリサイド層
になる。その後、例えばエッチングによって、オフセッ
ト絶縁膜１６上およびサイドウォール絶縁膜１７，１８
上の未反応な高融点金属層３７（２点鎖線で示す部分）
を除去する。このようにして、ソース・ドレイン１４，
１５上に、シリコンエピタキシャル層３３，３４に形成
した高融点金属シリサイド層３５，３６からなる積み上
げソース・ドレイン３１，３２が形成されて、電界効果
トランジスタ２が形成される。なお、上記シリサイド化
において、同時にゲート電極１３をポリサイド構造に形
成する場合には、上記オフセット絶縁膜１６は形成しな
いで、ゲート電極１３上に接触する状態に上記高融点金
属層３７を形成する。
【００４５】上記電界効果トランジスタ２の製造方法で
は、ソース・ドレイン１４，１５上に堆積したシリコン
エピタキシャル層３３，３４の上部をシリサイド化する
ことにより、積み上げソース・ドレイン３１，３２を形
成することから、ソース・ドレイン１４，１５はシリサ
イド化されない。そのため、浅い接合のソース・ドレイ
ン１４，１５を残した状態で、ソース・ドレイン１４，
１５のシート抵抗を低減することが可能になる。
は、ソース・ドレイン１４，１５上に堆積したシリコン
エピタキシャル層３３，３４の上部をシリサイド化する
ことにより、積み上げソース・ドレイン３１，３２を形
成することから、ソース・ドレイン１４，１５はシリサ
イド化されない。そのため、浅い接合のソース・ドレイ
ン１４，１５を残した状態で、ソース・ドレイン１４，
１５のシート抵抗を低減することが可能になる。
【００４６】次に本発明の半導体装置に係わる第１実施
形態の一例を、図５の概略構成断面図によって説明す
る。図５では、前記図１で説明したのと同様の構成部品
には同一符号を付す。
形態の一例を、図５の概略構成断面図によって説明す
る。図５では、前記図１で説明したのと同様の構成部品
には同一符号を付す。
【００４７】図５に示すように、半導体基板１１は以下
のように構成されている。すなわち、シリコン基板２１
上に、バッファー層２２、リラックス層２３、ストレイ
ン効果シリコン層２４とが順に形成されているものであ
る。
のように構成されている。すなわち、シリコン基板２１
上に、バッファー層２２、リラックス層２３、ストレイ
ン効果シリコン層２４とが順に形成されているものであ
る。
【００４８】上記シリコン基板２１は、例えばチョクラ
ルスキー（ＣＺ）法により引き上げられたｐ- 型シリコ
ンからなる。また上記バッファー層２２はゲルマニウム
濃度を厚さ方向に変化させたｐ- 型のシリコンゲルマニ
ウム（Ｓｉ1-x Ｇｅx ）からなり、例えば、シリコン基
板２１側より上層側に向けてゲルマニウムの組成をｘ＝
０．０４からｘ＝０．３に変化させたシリコンゲルマニ
ウムからなり、例えば１．６μｍの厚さに形成されてい
る。
ルスキー（ＣＺ）法により引き上げられたｐ- 型シリコ
ンからなる。また上記バッファー層２２はゲルマニウム
濃度を厚さ方向に変化させたｐ- 型のシリコンゲルマニ
ウム（Ｓｉ1-x Ｇｅx ）からなり、例えば、シリコン基
板２１側より上層側に向けてゲルマニウムの組成をｘ＝
０．０４からｘ＝０．３に変化させたシリコンゲルマニ
ウムからなり、例えば１．６μｍの厚さに形成されてい
る。
【００４９】さらにリラックス層２３は、例えば、応力
が緩和されているｎ- 型のシリコンゲルマニウム（Ｓｉ
0.7 Ｇｅ0.3 ）からなり、０．６μｍの厚さに形成され
ている。さらに上記ストレイン効果シリコン層２４は、
一例として１３ｎｍの厚さに形成されている。このスト
レイン効果シリコン層２４は、ストレイン効果を引き出
せる厚さ。例えば５ｎｍ〜３０ｎｍの厚さ、好ましくは
５ｎｍ〜１５ｎｍの厚さに形成されていればよい。
が緩和されているｎ- 型のシリコンゲルマニウム（Ｓｉ
0.7 Ｇｅ0.3 ）からなり、０．６μｍの厚さに形成され
ている。さらに上記ストレイン効果シリコン層２４は、
一例として１３ｎｍの厚さに形成されている。このスト
レイン効果シリコン層２４は、ストレイン効果を引き出
せる厚さ。例えば５ｎｍ〜３０ｎｍの厚さ、好ましくは
５ｎｍ〜１５ｎｍの厚さに形成されていればよい。
【００５０】また、ｎチャネル型の電界効果トランジス
タ１が形成される領域およびｐチャネル型の電界効果ト
ランジスタ３が形成される領域を電気的に分離するトレ
ンチ構造の素子分離領域５１が、ストレイン効果シリコ
ン層２４からリラックス層２３の上層にかけて形成され
ている。さらにｎチャネル型の電界効果トランジスタ１
が形成されるストレイン効果シリコン層２４およびリラ
ックス層２３の上層にかけての領域にはｐウエル２５が
形成され、ｐチャネル型の電界効果トランジスタ３が形
成されるストレイン効果シリコン層２４およびリラック
ス層２３の上層にかけての領域にはｎウエル２６が形成
されている。上記の如く、ｎチャネル型の電界効果トラ
ンジスタ１とｐチャネル型の電界効果トランジスタ３と
からなる半導体装置５が形成される半導体基板１１が構
成されている。
タ１が形成される領域およびｐチャネル型の電界効果ト
ランジスタ３が形成される領域を電気的に分離するトレ
ンチ構造の素子分離領域５１が、ストレイン効果シリコ
ン層２４からリラックス層２３の上層にかけて形成され
ている。さらにｎチャネル型の電界効果トランジスタ１
が形成されるストレイン効果シリコン層２４およびリラ
ックス層２３の上層にかけての領域にはｐウエル２５が
形成され、ｐチャネル型の電界効果トランジスタ３が形
成されるストレイン効果シリコン層２４およびリラック
ス層２３の上層にかけての領域にはｎウエル２６が形成
されている。上記の如く、ｎチャネル型の電界効果トラ
ンジスタ１とｐチャネル型の電界効果トランジスタ３と
からなる半導体装置５が形成される半導体基板１１が構
成されている。
【００５１】上記ｎチャネル型の電界効果トランジスタ
１は、以下のような構成を成す。すなわち、上記ストレ
イン効果シリコン層２４上には、ゲート絶縁膜１２を介
してゲート電極１３が形成され、このゲート電極１３の
両側におけるストレイン効果シリコン層２４の上層には
ｎ+ 型拡散層からなるソース・ドレイン１４，１５が形
成されている。上記ゲート絶縁膜１２は、例えば厚さが
１３ｎｍの酸化シリコンからなり、上記ゲート電極１３
は、例えばポリシリコンからなる。また上記ソース・ド
レイン１４，１５は、例えば接合深さが６ｎｍ程度に形
成されている。したがって、このソース・ドレイン１
４，１５はストレイン効果シリコン層２４のみに形成さ
れていることになる。上記の如くに、電界効果トランジ
スタ１が構成されている。
１は、以下のような構成を成す。すなわち、上記ストレ
イン効果シリコン層２４上には、ゲート絶縁膜１２を介
してゲート電極１３が形成され、このゲート電極１３の
両側におけるストレイン効果シリコン層２４の上層には
ｎ+ 型拡散層からなるソース・ドレイン１４，１５が形
成されている。上記ゲート絶縁膜１２は、例えば厚さが
１３ｎｍの酸化シリコンからなり、上記ゲート電極１３
は、例えばポリシリコンからなる。また上記ソース・ド
レイン１４，１５は、例えば接合深さが６ｎｍ程度に形
成されている。したがって、このソース・ドレイン１
４，１５はストレイン効果シリコン層２４のみに形成さ
れていることになる。上記の如くに、電界効果トランジ
スタ１が構成されている。
【００５２】一方、上記ｐチャネル型の電界効果トラン
ジスタ３は、以下のような構成を成す。すなわち、上記
ストレイン効果シリコン層２４上には、ゲート絶縁膜７
２を介してゲート電極７３が形成され、このゲート電極
７３の両側におけるストレイン効果シリコン層２４の上
層にはｐ+ 型拡散層からなるソース・ドレイン７４，７
５が形成されている。上記ゲート絶縁膜７２は、例えば
厚さが１３ｎｍの酸化シリコンからなり、上記ゲート電
極７３は、例えばポリシリコンからなる。また上記ソー
ス・ドレイン７４，７５は、例えば接合深さが７ｎｍ程
度に形成されている。したがって、このソース・ドレイ
ン７４，７５はストレイン効果シリコン層２４のみに形
成されていることになる。上記の如くに、ｐチャネル型
の電界効果トランジスタ３が構成されている。
ジスタ３は、以下のような構成を成す。すなわち、上記
ストレイン効果シリコン層２４上には、ゲート絶縁膜７
２を介してゲート電極７３が形成され、このゲート電極
７３の両側におけるストレイン効果シリコン層２４の上
層にはｐ+ 型拡散層からなるソース・ドレイン７４，７
５が形成されている。上記ゲート絶縁膜７２は、例えば
厚さが１３ｎｍの酸化シリコンからなり、上記ゲート電
極７３は、例えばポリシリコンからなる。また上記ソー
ス・ドレイン７４，７５は、例えば接合深さが７ｎｍ程
度に形成されている。したがって、このソース・ドレイ
ン７４，７５はストレイン効果シリコン層２４のみに形
成されていることになる。上記の如くに、ｐチャネル型
の電界効果トランジスタ３が構成されている。
【００５３】上記半導体装置５では、ｎチャネル型電界
効果トランジスタ１のソース・ドレイン１４，１５およ
びｐチャネル型電界効果トランジスタ３のソース・ドレ
イン７４，７５がストレイン効果シリコン層２４のみに
形成されていることから、ソース・ドレイン１４，１５
およびソース・ドレイン７４，７５の各接合はストレイ
ン効果シリコン層２４内に存在することになる。そのた
め、接合リークの発生が起きにくくなる。またｎチャネ
ル型の電界効果トランジスタ１のチャネル層はストレイ
ン効果シリコン層２４に形成されるため、シリコンと下
地のシリコンゲルマニウムからなるリラックス層２３と
の格子定数の相違によりシリコンネットワークは引張応
力を受ける。そのため、伝導帯の底の縮退がとけ、電子
はその有効質量が小さくなり、シリコン／酸化シリコン
の界面近くの反転層内での移動度は２倍近くに増大す
る。したがって、ｎＭＯＳトランジスタとしての相互コ
ンダクタンスｇｍは２倍近くに向上される。さらに一つ
のストレイン効果シリコン層２４に各ソース・ドレイン
１４，１５およびソース・ドレイン７４，７５が形成さ
れていることから、従来のＣＭＯＳ構造とほぼ同等の構
造となる。そのため、構造が簡単となる。
効果トランジスタ１のソース・ドレイン１４，１５およ
びｐチャネル型電界効果トランジスタ３のソース・ドレ
イン７４，７５がストレイン効果シリコン層２４のみに
形成されていることから、ソース・ドレイン１４，１５
およびソース・ドレイン７４，７５の各接合はストレイ
ン効果シリコン層２４内に存在することになる。そのた
め、接合リークの発生が起きにくくなる。またｎチャネ
ル型の電界効果トランジスタ１のチャネル層はストレイ
ン効果シリコン層２４に形成されるため、シリコンと下
地のシリコンゲルマニウムからなるリラックス層２３と
の格子定数の相違によりシリコンネットワークは引張応
力を受ける。そのため、伝導帯の底の縮退がとけ、電子
はその有効質量が小さくなり、シリコン／酸化シリコン
の界面近くの反転層内での移動度は２倍近くに増大す
る。したがって、ｎＭＯＳトランジスタとしての相互コ
ンダクタンスｇｍは２倍近くに向上される。さらに一つ
のストレイン効果シリコン層２４に各ソース・ドレイン
１４，１５およびソース・ドレイン７４，７５が形成さ
れていることから、従来のＣＭＯＳ構造とほぼ同等の構
造となる。そのため、構造が簡単となる。
【００５４】上記半導体装置５は、１個のｎチャネル型
の電界効果トランジスタ１および１個のｐチャネル型の
電界効果トランジスタ３で構成されているが、複数個の
ｎチャネル型の電界効果トランジスタ１および複数個の
ｐチャネル型の電界効果トランジスタ３で構成されるも
のであってもよい。
の電界効果トランジスタ１および１個のｐチャネル型の
電界効果トランジスタ３で構成されているが、複数個の
ｎチャネル型の電界効果トランジスタ１および複数個の
ｐチャネル型の電界効果トランジスタ３で構成されるも
のであってもよい。
【００５５】次に半導体装置に係わる第２実施形態の一
例を、図６の概略構成断面図によって説明する。図６で
は、前記図５で説明したのと同様の構成部品には同一符
号を付す。
例を、図６の概略構成断面図によって説明する。図６で
は、前記図５で説明したのと同様の構成部品には同一符
号を付す。
【００５６】図６に示すように、電界効果トランジスタ
２は、図５によって説明した電界効果トランジスタ１に
おいて、ソース・ドレイン１４，１５上に、いわゆる積
み上げソース・ドレイン３１，３２を形成したものであ
る。すなわち、積み上げソース・ドレイン３１，３２
は、ソース・ドレイン１４，１５上に形成されているシ
リコンエピタキシャル層３３，３４と、そのシリコンエ
ピタキシャル層３３，３４に形成されている高融点金属
シリサイド層３５，３６とからなる。なお、ゲート電極
１３上にはオフセット絶縁膜１６が形成されており、こ
のゲート電極１３の側壁にはサイドウォール絶縁膜１
７，１８が形成されている。また上記ソース・ドレイン
１４，１５は、サイドウォール絶縁膜１７，１８下のス
トレイン効果シリコン層２４に低濃度拡散層を形成した
ＬＤＤ構造としてもよい。
２は、図５によって説明した電界効果トランジスタ１に
おいて、ソース・ドレイン１４，１５上に、いわゆる積
み上げソース・ドレイン３１，３２を形成したものであ
る。すなわち、積み上げソース・ドレイン３１，３２
は、ソース・ドレイン１４，１５上に形成されているシ
リコンエピタキシャル層３３，３４と、そのシリコンエ
ピタキシャル層３３，３４に形成されている高融点金属
シリサイド層３５，３６とからなる。なお、ゲート電極
１３上にはオフセット絶縁膜１６が形成されており、こ
のゲート電極１３の側壁にはサイドウォール絶縁膜１
７，１８が形成されている。また上記ソース・ドレイン
１４，１５は、サイドウォール絶縁膜１７，１８下のス
トレイン効果シリコン層２４に低濃度拡散層を形成した
ＬＤＤ構造としてもよい。
【００５７】一方、電界効果トランジスタ４は、図５に
よって説明した電界効果トランジスタ３において、ソー
ス・ドレイン７４，７５上に、いわゆる積み上げソース
・ドレイン８１，８２を形成したものである。すなわ
ち、積み上げソース・ドレイン８１，８２は、ソース・
ドレイン７４，７５上に形成されているシリコンエピタ
キシャル層８３，８４と、そのシリコンエピタキシャル
層８３，８４に形成されている高融点金属シリサイド層
８５，８６とからなる。なお、ゲート電極７３上にはオ
フセット絶縁膜７６が形成されており、このゲート電極
７３の側壁にはサイドウォール絶縁膜７７，７８が形成
されている。また上記ソース・ドレイン７４，７５は、
サイドウォール絶縁膜７７，７８下のストレイン効果シ
リコン層２４に低濃度拡散層を形成したＬＤＤ構造とし
てもよい。また、ゲート電極１３，７３がポリサイド構
造で形成されていてもよい。このポリサイド構造では、
上記オフセット絶縁膜１６，７６は形成されない。
よって説明した電界効果トランジスタ３において、ソー
ス・ドレイン７４，７５上に、いわゆる積み上げソース
・ドレイン８１，８２を形成したものである。すなわ
ち、積み上げソース・ドレイン８１，８２は、ソース・
ドレイン７４，７５上に形成されているシリコンエピタ
キシャル層８３，８４と、そのシリコンエピタキシャル
層８３，８４に形成されている高融点金属シリサイド層
８５，８６とからなる。なお、ゲート電極７３上にはオ
フセット絶縁膜７６が形成されており、このゲート電極
７３の側壁にはサイドウォール絶縁膜７７，７８が形成
されている。また上記ソース・ドレイン７４，７５は、
サイドウォール絶縁膜７７，７８下のストレイン効果シ
リコン層２４に低濃度拡散層を形成したＬＤＤ構造とし
てもよい。また、ゲート電極１３，７３がポリサイド構
造で形成されていてもよい。このポリサイド構造では、
上記オフセット絶縁膜１６，７６は形成されない。
【００５８】上記半導体装置５では、積み上げソース・
ドレイン３１，３２および積み上げソース・ドレイン８
１，８２を形成したことにより、ソース・ドレイン１
４，１５およびソース・ドレイン７４，７５をシリサイ
ド化することなく浅い接合を保った状態で、ソース・ド
レイン１４，１５およびソース・ドレイン７４，７５の
シート抵抗を低減することが可能になる。その結果、ソ
ース・ドレイン１４，１５およびソース・ドレイン７
４，７５に接続される配線の高速動作が可能になる。
ドレイン３１，３２および積み上げソース・ドレイン８
１，８２を形成したことにより、ソース・ドレイン１
４，１５およびソース・ドレイン７４，７５をシリサイ
ド化することなく浅い接合を保った状態で、ソース・ド
レイン１４，１５およびソース・ドレイン７４，７５の
シート抵抗を低減することが可能になる。その結果、ソ
ース・ドレイン１４，１５およびソース・ドレイン７
４，７５に接続される配線の高速動作が可能になる。
【００５９】本発明の半導体装置の製造方法に係わる第
１実施形態の一例を、図７の製造工程図によって説明す
る。図７では、前記図５で説明したのと同様の構成部品
には同一符号を付す。
１実施形態の一例を、図７の製造工程図によって説明す
る。図７では、前記図５で説明したのと同様の構成部品
には同一符号を付す。
【００６０】前記図３の（１）によって説明したのと同
様の方法によって、図７の（１）に示すように、シリコ
ン基板２１上にゲルマニウム濃度を厚さ方向に変化させ
たｐ - 型のシリコンゲルマニウム（Ｓｉ1-x Ｇｅx ）か
らなるバッファー層２２を、例えば、シリコン基板２１
側より上層側に向けてゲルマニウムの組成をｘ＝０．０
４からｘ＝０．３に変化させてシリコンゲルマニウムを
堆積することにより、１．６μｍの厚さに形成する。上
記シリコン基板２１には、例えばＣＺ法により引き上げ
られたｐ- 型シリコン基板を用いる。
様の方法によって、図７の（１）に示すように、シリコ
ン基板２１上にゲルマニウム濃度を厚さ方向に変化させ
たｐ - 型のシリコンゲルマニウム（Ｓｉ1-x Ｇｅx ）か
らなるバッファー層２２を、例えば、シリコン基板２１
側より上層側に向けてゲルマニウムの組成をｘ＝０．０
４からｘ＝０．３に変化させてシリコンゲルマニウムを
堆積することにより、１．６μｍの厚さに形成する。上
記シリコン基板２１には、例えばＣＺ法により引き上げ
られたｐ- 型シリコン基板を用いる。
【００６１】さらに上記バッファー層２２上に応力が緩
和されているｎ- 型のシリコンゲルマニウムからなるリ
ラックス層２３を、例えばゲルマニウムの組成がｘ＝
０．３のシリコンゲルマニウムをおよそ０．６μｍの厚
さに堆積して形成する。そしてこのリラックス層２３上
にストレイン効果を有する半導体層となるストレイン効
果シリコン層２４を、一例として１３ｎｍの厚さに形成
する。このストレイン効果シリコン層２４は、ストレイ
ン効果を引き出せる厚さ、例えば５ｎｍ〜３０ｎｍの厚
さ、好ましくは５ｎｍ〜１５ｎｍの厚さに形成されてい
ればよい。このストレイン効果シリコン層２４には、シ
リコンゲルマニウム層（リラックス層２３）とシリコン
層（ストレイン効果シリコン層２４）との格子定数の違
いにより引張応力が生じている。このようにして、半導
体基板１１を形成する。
和されているｎ- 型のシリコンゲルマニウムからなるリ
ラックス層２３を、例えばゲルマニウムの組成がｘ＝
０．３のシリコンゲルマニウムをおよそ０．６μｍの厚
さに堆積して形成する。そしてこのリラックス層２３上
にストレイン効果を有する半導体層となるストレイン効
果シリコン層２４を、一例として１３ｎｍの厚さに形成
する。このストレイン効果シリコン層２４は、ストレイ
ン効果を引き出せる厚さ、例えば５ｎｍ〜３０ｎｍの厚
さ、好ましくは５ｎｍ〜１５ｎｍの厚さに形成されてい
ればよい。このストレイン効果シリコン層２４には、シ
リコンゲルマニウム層（リラックス層２３）とシリコン
層（ストレイン効果シリコン層２４）との格子定数の違
いにより引張応力が生じている。このようにして、半導
体基板１１を形成する。
【００６２】その後、通常のトレンチ構造の素子分離領
域の形成方法によって、ｎチャネル型の電界効果トラン
ジスタ１が形成される領域およびｐチャネル型の電界効
果トランジスタ３が形成される領域を電気的に分離する
トレンチ構造の素子分離領域５１を、ストレイン効果シ
リコン層２４からリラックス層２３の上層にかけて形成
する。なお、上記通常のトレンチ構造の素子分離領域の
形成方法とは、例えばリソグラフィー技術およびエッチ
ング技術によって半導体基板１１にトレンチを形成した
後、そのトレンチに絶縁膜を埋め込み、その後半導体基
板１１上の余分な絶縁膜を、例えばエッチバック、化学
的機械研磨等によって除去することにより素子分離領域
５１を形成するという方法である。
域の形成方法によって、ｎチャネル型の電界効果トラン
ジスタ１が形成される領域およびｐチャネル型の電界効
果トランジスタ３が形成される領域を電気的に分離する
トレンチ構造の素子分離領域５１を、ストレイン効果シ
リコン層２４からリラックス層２３の上層にかけて形成
する。なお、上記通常のトレンチ構造の素子分離領域の
形成方法とは、例えばリソグラフィー技術およびエッチ
ング技術によって半導体基板１１にトレンチを形成した
後、そのトレンチに絶縁膜を埋め込み、その後半導体基
板１１上の余分な絶縁膜を、例えばエッチバック、化学
的機械研磨等によって除去することにより素子分離領域
５１を形成するという方法である。
【００６３】次いで、ｎチャネル型の電界効果トランジ
スタ１が形成されるストレイン効果シリコン層２４およ
びリラックス層２３の上層にかけての領域に、ｐウエル
２５を、例えばイオン注入法によって形成する。その
際、ｎウエル２６上には、例えばレジストマスク（図示
省略）を形成しておく。続いて上記レジストマスクを除
去した後、ｐチャネル型の電界効果トランジスタ３が形
成されるストレイン効果シリコン層２４およびリラック
ス層２３の上層にかけての領域に、ｎウエル２６を、例
えばイオン注入法によって形成する。その際、ｐウエル
２５上には、例えばレジストマスク（図示省略）を形成
しておく。そしてこのレジストマスクはイオン注入後に
除去する。なお、上記ｎウエル２６およびｐウエル２５
はどちらを先に形成しても差し支えはない。以下、図７
の（２）〜（４）では、シリコン基板２１およびバッフ
ァー層２２の一部の図示は省略する。
スタ１が形成されるストレイン効果シリコン層２４およ
びリラックス層２３の上層にかけての領域に、ｐウエル
２５を、例えばイオン注入法によって形成する。その
際、ｎウエル２６上には、例えばレジストマスク（図示
省略）を形成しておく。続いて上記レジストマスクを除
去した後、ｐチャネル型の電界効果トランジスタ３が形
成されるストレイン効果シリコン層２４およびリラック
ス層２３の上層にかけての領域に、ｎウエル２６を、例
えばイオン注入法によって形成する。その際、ｐウエル
２５上には、例えばレジストマスク（図示省略）を形成
しておく。そしてこのレジストマスクはイオン注入後に
除去する。なお、上記ｎウエル２６およびｐウエル２５
はどちらを先に形成しても差し支えはない。以下、図７
の（２）〜（４）では、シリコン基板２１およびバッフ
ァー層２２の一部の図示は省略する。
【００６４】次いで前記図３の（２）によって説明した
のと同様の方法によって、図７の（２）に示すように、
ストレイン効果シリコン層２４上にゲート絶縁膜１２
（７２）を酸化シリコンで形成する。続いてＣＶＤ法に
よってポリシリコンを堆積してゲート電極膜４１（２点
鎖線で示す部分）を形成した後、レジスト塗布によるレ
ジスト膜（図示省略）の形成、リソグラフィー技術によ
りレジスト膜をパターニングしてレジストマスク（図示
省略）の形成、そのレジストマスクをエッチングマスク
に用いたエッチング技術によって、ゲート絶縁膜１２上
にゲート電極膜４１からなるｎチャネル型の電界効果ト
ランジスタのゲート電極１３を形成するとともに、ゲー
ト絶縁膜７２上にゲート電極膜４１からなるｐチャネル
型電界効果トランジスタのゲート電極７３を形成する。
このエッチングでは、ゲート絶縁膜１２（７２）の２点
鎖線で示す部分もエッチングされる。
のと同様の方法によって、図７の（２）に示すように、
ストレイン効果シリコン層２４上にゲート絶縁膜１２
（７２）を酸化シリコンで形成する。続いてＣＶＤ法に
よってポリシリコンを堆積してゲート電極膜４１（２点
鎖線で示す部分）を形成した後、レジスト塗布によるレ
ジスト膜（図示省略）の形成、リソグラフィー技術によ
りレジスト膜をパターニングしてレジストマスク（図示
省略）の形成、そのレジストマスクをエッチングマスク
に用いたエッチング技術によって、ゲート絶縁膜１２上
にゲート電極膜４１からなるｎチャネル型の電界効果ト
ランジスタのゲート電極１３を形成するとともに、ゲー
ト絶縁膜７２上にゲート電極膜４１からなるｐチャネル
型電界効果トランジスタのゲート電極７３を形成する。
このエッチングでは、ゲート絶縁膜１２（７２）の２点
鎖線で示す部分もエッチングされる。
【００６５】次いで図７の（３）に示すように、レジス
ト塗布およびリソグラフィー技術によってｐウエル２５
上を覆うレジストマスク（図示省略）を形成した後、ｐ
チャネル型の電界効果トランジスタのソース・ドレイン
を形成するためのｐ型不純物をイオン注入する。このイ
オン注入では、ゲート電極７３をマスクにし、そのゲー
ト電極７３の両側におけるストレイン効果シリコン層２
４に上記ｐ型不純物として、例えば二フッ化ホウ素イオ
ン（ＢＦ2 + ）をイオン注入し、ストレイン効果シリコ
ン層２４の上層にｎ型のソース・ドレイン７４，７５を
形成する。上記イオン注入条件としては、例えば、ｐ型
不純物に二フッ化ホウ素イオン（ＢＦ2 + ）を用いた場
合、打ち込みエネルギーを５ｋｅＶとして二フッ化ホウ
素イオンの投影飛程を５ｎｍに設定し、ドーズ量を３×
１０15個／ｃｍ2 に設定した。その後、上記レジストマ
スクを、例えば酸素アッシングおよび洗浄処理によって
除去する。なお、上記ホウ素のイオン注入の前に薄い酸
化膜（図示省略）を形成し、そのイオン注入後にこの薄
い酸化膜を除去してもよい。
ト塗布およびリソグラフィー技術によってｐウエル２５
上を覆うレジストマスク（図示省略）を形成した後、ｐ
チャネル型の電界効果トランジスタのソース・ドレイン
を形成するためのｐ型不純物をイオン注入する。このイ
オン注入では、ゲート電極７３をマスクにし、そのゲー
ト電極７３の両側におけるストレイン効果シリコン層２
４に上記ｐ型不純物として、例えば二フッ化ホウ素イオ
ン（ＢＦ2 + ）をイオン注入し、ストレイン効果シリコ
ン層２４の上層にｎ型のソース・ドレイン７４，７５を
形成する。上記イオン注入条件としては、例えば、ｐ型
不純物に二フッ化ホウ素イオン（ＢＦ2 + ）を用いた場
合、打ち込みエネルギーを５ｋｅＶとして二フッ化ホウ
素イオンの投影飛程を５ｎｍに設定し、ドーズ量を３×
１０15個／ｃｍ2 に設定した。その後、上記レジストマ
スクを、例えば酸素アッシングおよび洗浄処理によって
除去する。なお、上記ホウ素のイオン注入の前に薄い酸
化膜（図示省略）を形成し、そのイオン注入後にこの薄
い酸化膜を除去してもよい。
【００６６】続いて図７の（４）に示すように、レジス
ト塗布およびリソグラフィー技術によってｎウエル２６
上を覆うレジストマスク（図示省略）を形成した後、ｎ
チャネル型の電界効果トランジスタのソース・ドレイン
を形成するためのｎ型不純物をイオン注入する。このイ
オン注入では、ゲート電極１３をマスクにし、そのゲー
ト電極１３の両側におけるストレイン効果シリコン層２
４に上記ｎ型不純物として、例えばヒ素イオン（Ａ
ｓ+ ）をイオン注入し、ストレイン効果シリコン層２４
の上層にｎ型のソース・ドレイン１４，１５を形成す
る。上記イオン注入条件としては、例えば、ｎ型不純物
にヒ素イオン（Ａｓ+ ）を用いた場合、打ち込みエネル
ギーを５ｋｅＶとしてヒ素イオンの投影飛程を６ｎｍに
設定し、ドーズ量を５×１０15個／ｃｍ2 に設定した。
ト塗布およびリソグラフィー技術によってｎウエル２６
上を覆うレジストマスク（図示省略）を形成した後、ｎ
チャネル型の電界効果トランジスタのソース・ドレイン
を形成するためのｎ型不純物をイオン注入する。このイ
オン注入では、ゲート電極１３をマスクにし、そのゲー
ト電極１３の両側におけるストレイン効果シリコン層２
４に上記ｎ型不純物として、例えばヒ素イオン（Ａ
ｓ+ ）をイオン注入し、ストレイン効果シリコン層２４
の上層にｎ型のソース・ドレイン１４，１５を形成す
る。上記イオン注入条件としては、例えば、ｎ型不純物
にヒ素イオン（Ａｓ+ ）を用いた場合、打ち込みエネル
ギーを５ｋｅＶとしてヒ素イオンの投影飛程を６ｎｍに
設定し、ドーズ量を５×１０15個／ｃｍ2 に設定した。
【００６７】次いで、上記レジストマスクを、例えば酸
素アッシングおよび洗浄処理によって除去する。その
後、活性化アニーリングを行う。このアニーリング条件
としては、ファーネスアニーリングの場合には、例えば
アニーリング温度を８００℃、アニーリング時間を３０
分に設定する。また急速加熱アニーリング〔例えばＥＬ
Ａ（Excimer Laser Annealing ）〕の場合には、照射レ
ーザ光のエネルギーを例えば１Ｊ／ｃｍ2 に設定する。
このような活性化アニーリングを行うことによって、浅
い接合のソース・ドレイン１４，１５が形成される。同
時に、この活性化アニーリングによってソース・ドレイ
ン７４，７５も活性化される。このようにして、ｎチャ
ネル電界効果トランジスタ１およびｐチャネル電界効果
トランジスタ３からなる半導体装置５が形成される。
素アッシングおよび洗浄処理によって除去する。その
後、活性化アニーリングを行う。このアニーリング条件
としては、ファーネスアニーリングの場合には、例えば
アニーリング温度を８００℃、アニーリング時間を３０
分に設定する。また急速加熱アニーリング〔例えばＥＬ
Ａ（Excimer Laser Annealing ）〕の場合には、照射レ
ーザ光のエネルギーを例えば１Ｊ／ｃｍ2 に設定する。
このような活性化アニーリングを行うことによって、浅
い接合のソース・ドレイン１４，１５が形成される。同
時に、この活性化アニーリングによってソース・ドレイ
ン７４，７５も活性化される。このようにして、ｎチャ
ネル電界効果トランジスタ１およびｐチャネル電界効果
トランジスタ３からなる半導体装置５が形成される。
【００６８】なお、上記ソース・ドレイン１４，１５お
よびソース・ドレイン７４，７５はイオン注入により形
成したが、例えばレーザドーピング、気相ドーピング、
固相ドーピング等の方法を用いて形成することも可能で
ある。
よびソース・ドレイン７４，７５はイオン注入により形
成したが、例えばレーザドーピング、気相ドーピング、
固相ドーピング等の方法を用いて形成することも可能で
ある。
【００６９】上記半導体装置の製造方法では、ストレイ
ン効果シリコン層２４のみにｎチャネル電界効果トラン
ジスタ１のソース・ドレイン１４，１５およびｐチャネ
ル電界効果トランジスタ３のソース・ドレイン７４，７
５を形成することから、ソース・ドレイン１４，１５お
よびソース・ドレイン７４，７５の各接合はストレイン
効果シリコン層２４内のみに形成されることになる。そ
のため、接合リークの発生が抑制される。また一つのス
トレイン効果シリコン層２４に各ソース・ドレイン１
４，１５およびソース・ドレイン７４，７５を形成する
ことから、各ソース・ドレイン１４，１５およびソース
・ドレイン７４，７５に対応したチャネル形成層を製造
する必要がないので、製造プロセスが簡単なる。
ン効果シリコン層２４のみにｎチャネル電界効果トラン
ジスタ１のソース・ドレイン１４，１５およびｐチャネ
ル電界効果トランジスタ３のソース・ドレイン７４，７
５を形成することから、ソース・ドレイン１４，１５お
よびソース・ドレイン７４，７５の各接合はストレイン
効果シリコン層２４内のみに形成されることになる。そ
のため、接合リークの発生が抑制される。また一つのス
トレイン効果シリコン層２４に各ソース・ドレイン１
４，１５およびソース・ドレイン７４，７５を形成する
ことから、各ソース・ドレイン１４，１５およびソース
・ドレイン７４，７５に対応したチャネル形成層を製造
する必要がないので、製造プロセスが簡単なる。
【００７０】次に半導体装置の製造方法に係わる第２実
施形態の一例を、図８の製造工程図によって以下に説明
する。図８では、前記図４および図６に示した構成部品
と同様のものには同一符号を付す。
施形態の一例を、図８の製造工程図によって以下に説明
する。図８では、前記図４および図６に示した構成部品
と同様のものには同一符号を付す。
【００７１】前記図７によって説明した半導体装置の製
造方法において、ゲート電極膜４１を形成した後、図８
の（１）に示すように、ゲート電極１３，７３となるゲ
ート絶縁膜（４１）上にオフセット絶縁膜１６を形成し
てから、ゲートのパターニングを行う。次いで、ソース
・ドレイン１４，１５およびソース・ドレイン７４，７
５を形成し、その後サイドウォール絶縁膜１７，１８お
よびサイドウォール絶縁膜７７，７８を形成する。な
お、上記ソース・ドレイン１４，１５およびソース・ド
レイン７４，７５をＬＤＤ（Lightly Doped Drain ）構
造とする場合には、ゲートのパターニングを行った後、
ＬＤＤ構造を形成する低濃度拡散層を例えばイオン注入
により形成する。その場合、ｐチャネル型電界効果トラ
ンジスタのＬＤＤはｐ型の低濃度拡散層で形成し、ｎチ
ャネル型電界効果トランジスタのＬＤＤはｎ型の低濃度
拡散層で形成する。その後、ゲート電極１３の側壁にサ
イドウォール絶縁膜１７，１８を形成するとともにゲー
ト電極７３の側壁にサイドウォール絶縁膜７７，７８を
形成してからソース・ドレイン１４，１５およびソース
・ドレイン７４，７５の各高濃度領域をそれぞれに適応
する不純物ドーピング技術（例えばイオン注入）によっ
て形成する。
造方法において、ゲート電極膜４１を形成した後、図８
の（１）に示すように、ゲート電極１３，７３となるゲ
ート絶縁膜（４１）上にオフセット絶縁膜１６を形成し
てから、ゲートのパターニングを行う。次いで、ソース
・ドレイン１４，１５およびソース・ドレイン７４，７
５を形成し、その後サイドウォール絶縁膜１７，１８お
よびサイドウォール絶縁膜７７，７８を形成する。な
お、上記ソース・ドレイン１４，１５およびソース・ド
レイン７４，７５をＬＤＤ（Lightly Doped Drain ）構
造とする場合には、ゲートのパターニングを行った後、
ＬＤＤ構造を形成する低濃度拡散層を例えばイオン注入
により形成する。その場合、ｐチャネル型電界効果トラ
ンジスタのＬＤＤはｐ型の低濃度拡散層で形成し、ｎチ
ャネル型電界効果トランジスタのＬＤＤはｎ型の低濃度
拡散層で形成する。その後、ゲート電極１３の側壁にサ
イドウォール絶縁膜１７，１８を形成するとともにゲー
ト電極７３の側壁にサイドウォール絶縁膜７７，７８を
形成してからソース・ドレイン１４，１５およびソース
・ドレイン７４，７５の各高濃度領域をそれぞれに適応
する不純物ドーピング技術（例えばイオン注入）によっ
て形成する。
【００７２】その後、選択的にエピタキシャル成長法に
よって、ソース・ドレイン１４，１５上に選択的にシリ
コンを堆積してシリコンエピタキシャル層３３，３４を
形成する。同時に、ソース・ドレイン７４，７５上に選
択的にシリコンを堆積してシリコンエピタキシャル層８
３，８４を形成する。
よって、ソース・ドレイン１４，１５上に選択的にシリ
コンを堆積してシリコンエピタキシャル層３３，３４を
形成する。同時に、ソース・ドレイン７４，７５上に選
択的にシリコンを堆積してシリコンエピタキシャル層８
３，８４を形成する。
【００７３】次いで前記図４の（２）によって説明した
のと同様の方法によって、図８の（２）に示すように、
シリコンエピタキシャル層３３，３４，８３，８４側の
全面に高融点金属（例えばチタン）層３７を形成した
後、熱処理（例えばＲＴＡ）を行って、シリコンエピタ
キシャル層３３，３４に高融点金属シリサイド（例えば
チタンシリサイド）層３５，３６を形成して、積み上げ
ソース・ドレイン３１，３２を形成する。同時に、シリ
コンエピタキシャル層８３，８４に高融点金属シリサイ
ド（例えばチタンシリサイド）層８５，８６を形成し
て、積み上げソース・ドレイン８１，８２を形成する。
その後、例えばエッチングによって、未反応な高融点金
属層３７（２点鎖線で示す部分）を除去する。このよう
にして、積み上げソース・ドレイン３１，３２を形成し
た電界効果トランジスタ２と、積み上げソース・ドレイ
ン８１，８２を形成した電界効果トランジスタ４からな
る半導体装置５が形成される。なお、上記シリサイド化
において、同時にゲート電極１３，７３をポリサイド構
造に形成する場合には、上記オフセット絶縁膜１６，７
６は形成しないで、ゲート電極１３，７３上に接触する
状態に上記高融点金属層３７を形成する。
のと同様の方法によって、図８の（２）に示すように、
シリコンエピタキシャル層３３，３４，８３，８４側の
全面に高融点金属（例えばチタン）層３７を形成した
後、熱処理（例えばＲＴＡ）を行って、シリコンエピタ
キシャル層３３，３４に高融点金属シリサイド（例えば
チタンシリサイド）層３５，３６を形成して、積み上げ
ソース・ドレイン３１，３２を形成する。同時に、シリ
コンエピタキシャル層８３，８４に高融点金属シリサイ
ド（例えばチタンシリサイド）層８５，８６を形成し
て、積み上げソース・ドレイン８１，８２を形成する。
その後、例えばエッチングによって、未反応な高融点金
属層３７（２点鎖線で示す部分）を除去する。このよう
にして、積み上げソース・ドレイン３１，３２を形成し
た電界効果トランジスタ２と、積み上げソース・ドレイ
ン８１，８２を形成した電界効果トランジスタ４からな
る半導体装置５が形成される。なお、上記シリサイド化
において、同時にゲート電極１３，７３をポリサイド構
造に形成する場合には、上記オフセット絶縁膜１６，７
６は形成しないで、ゲート電極１３，７３上に接触する
状態に上記高融点金属層３７を形成する。
【００７４】上記半導体装置の製造方法では、ソース・
ドレイン１４，１５，７４，７５上に堆積したシリコン
エピタキシャル層３３，３４，８３，８４の上部をシリ
サイド化して積み上げソース・ドレイン３１，３２，８
１，８２を形成することから、ソース・ドレイン１４，
１５，７４，７５はシリサイド化されない。そのため、
特にソース・ドレイン１４，１５の浅い接合を保った状
態で、ソース・ドレイン１４，１５のシート抵抗を低減
することが可能になる。同様に、ソース・ドレイン７
４，７５のシート抵抗も低減される。
ドレイン１４，１５，７４，７５上に堆積したシリコン
エピタキシャル層３３，３４，８３，８４の上部をシリ
サイド化して積み上げソース・ドレイン３１，３２，８
１，８２を形成することから、ソース・ドレイン１４，
１５，７４，７５はシリサイド化されない。そのため、
特にソース・ドレイン１４，１５の浅い接合を保った状
態で、ソース・ドレイン１４，１５のシート抵抗を低減
することが可能になる。同様に、ソース・ドレイン７
４，７５のシート抵抗も低減される。
【００７５】次に、本発明の論理回路に係わる第１実施
形態の一例を、図９の回路図によって説明する。以下の
説明では、前記図１，図５によって説明した各構成部品
と同様にものには同一符号を付して説明する。
形態の一例を、図９の回路図によって説明する。以下の
説明では、前記図１，図５によって説明した各構成部品
と同様にものには同一符号を付して説明する。
【００７６】図９に示す論理回路１１１は、ISSCC Dig.
Tech. Papers,"Cascode Voltage Switch Logic:A Diff
erential CMOS Logic Family," [Feb.] (1984) Heller,
L.G.and Griffin,W.R.,p16-17 に開示されている回路
構成と同等である。そして論理を構成するｎチャネル型
電界効果トランジスタ（ｎＭＯＳ）１１２〜１１５と、
ｐＭＯＳ交差ラッチを構成するｐチャネル型電界効果ト
ランジスタ（ｐＭＯＳ）１２１，１２２とは、前記図１
および図５によって説明した半導体基板１１の上層に形
成したストレイン効果シリコン層２４に形成されてい
る。この構成が本発明の論理回路の特徴である。すなわ
ち、上記ｎＭＯＳ１１２〜１１５の各ソース・ドレイン
（図示省略）もストレイン効果シリコン層２４のみに形
成され、また上記ｐＭＯＳ１２１，１２２の各ソース・
ドレイン（図示省略）はストレイン効果シリコン層２４
のみに形成されている。
Tech. Papers,"Cascode Voltage Switch Logic:A Diff
erential CMOS Logic Family," [Feb.] (1984) Heller,
L.G.and Griffin,W.R.,p16-17 に開示されている回路
構成と同等である。そして論理を構成するｎチャネル型
電界効果トランジスタ（ｎＭＯＳ）１１２〜１１５と、
ｐＭＯＳ交差ラッチを構成するｐチャネル型電界効果ト
ランジスタ（ｐＭＯＳ）１２１，１２２とは、前記図１
および図５によって説明した半導体基板１１の上層に形
成したストレイン効果シリコン層２４に形成されてい
る。この構成が本発明の論理回路の特徴である。すなわ
ち、上記ｎＭＯＳ１１２〜１１５の各ソース・ドレイン
（図示省略）もストレイン効果シリコン層２４のみに形
成され、また上記ｐＭＯＳ１２１，１２２の各ソース・
ドレイン（図示省略）はストレイン効果シリコン層２４
のみに形成されている。
【００７７】上記論理回路１１１では、ｎＭＯＳ１１２
〜１１５の各ソース・ドレインがストレイン効果シリコ
ン層２４のみに形成されていることから、各ソース・ド
レインの接合はストレイン効果シリコン層２４内に存在
することになる。そのため、接合リークの発生が起きに
くくなるので、論理回路１１１の信頼性の向上が図れ
る。また上記論理回路１１１では、論理はｎＭＯＳ１１
２〜１１５で構成され、負荷はｐＭＯＳ１２１，１２２
の交差ラッチで形成されている。この場合、出力が変化
してｐＭＯＳ交差ラッチが反転するときに、論理回路に
直流電流が流れ、出力の変化が終了するとともに直流電
流は流れなくなる。またこの論理回路１１１の特徴とし
て、動作時に各トランジスタにかかる電界が緩和され
る。そのため、移動度の低下が起こらないため、高速動
作が可能になる。またｎＭＯＳのチャネル層はストレイ
ン効果シリコン層２４に形成されるため、シリコンと下
地のシリコンゲルマニウムからなるリラックス層２３と
の格子定数の相違によりシリコンネットワークは引張応
力を受ける。そのため、伝導帯の底の縮退がとけ、電子
はその有効質量が小さくなり、移動度は２倍近くに増大
する。したがって、ｎＭＯＳトランジスタとしての相互
コンダクタンスｇｍは２倍近くに向上される。一方、ｐ
ＭＯＳ１２１，１２２には高性能を要求されていないた
め、少ない素子数での構成が可能になる。このようにし
て、低電圧で高速動作が可能な論理回路が構成される。
〜１１５の各ソース・ドレインがストレイン効果シリコ
ン層２４のみに形成されていることから、各ソース・ド
レインの接合はストレイン効果シリコン層２４内に存在
することになる。そのため、接合リークの発生が起きに
くくなるので、論理回路１１１の信頼性の向上が図れ
る。また上記論理回路１１１では、論理はｎＭＯＳ１１
２〜１１５で構成され、負荷はｐＭＯＳ１２１，１２２
の交差ラッチで形成されている。この場合、出力が変化
してｐＭＯＳ交差ラッチが反転するときに、論理回路に
直流電流が流れ、出力の変化が終了するとともに直流電
流は流れなくなる。またこの論理回路１１１の特徴とし
て、動作時に各トランジスタにかかる電界が緩和され
る。そのため、移動度の低下が起こらないため、高速動
作が可能になる。またｎＭＯＳのチャネル層はストレイ
ン効果シリコン層２４に形成されるため、シリコンと下
地のシリコンゲルマニウムからなるリラックス層２３と
の格子定数の相違によりシリコンネットワークは引張応
力を受ける。そのため、伝導帯の底の縮退がとけ、電子
はその有効質量が小さくなり、移動度は２倍近くに増大
する。したがって、ｎＭＯＳトランジスタとしての相互
コンダクタンスｇｍは２倍近くに向上される。一方、ｐ
ＭＯＳ１２１，１２２には高性能を要求されていないた
め、少ない素子数での構成が可能になる。このようにし
て、低電圧で高速動作が可能な論理回路が構成される。
【００７８】次に論理回路に係わる第２実施形態の一例
を、図１０の回路図によって説明する。以下の説明で
は、前記図１，図５によって説明した各構成部品と同様
にものには同一符号を付して説明する。
を、図１０の回路図によって説明する。以下の説明で
は、前記図１，図５によって説明した各構成部品と同様
にものには同一符号を付して説明する。
【００７９】図１０に示す論理回路１３１は、IEEE J.
Solid-state Circuits,"A 3.8-ns CMOS 16×16-b Multi
plier Using Complementary Pass-Transistor Logic,"
25 [2] (1990) Yano,K. et al.,p388-395 に開示されて
いる回路構成と同等であり、パス・トランジスタ・ロジ
ックを用いた基本回路の一つである。すなわち、論理回
路はｎＭＯＳパストランジスタにより構成されている。
そしてパス・トランジスタ・ロジックを構成するｎチャ
ネル型電界効果トランジスタ（ｎＭＯＳ）１３２〜１３
５と、ＣＭＯＳインバータ１４３，１４４と、出力レベ
ルの補償を行うｐチャネル型電界効果トランジスタ（ｐ
ＭＯＳ）１４１，１４２とは、前記図１および図５によ
って説明した半導体基板１１の上層に形成したストレイ
ン効果シリコン層２４に形成されている。この構成が本
発明の論理回路の特徴である。すなわち、上記ｎＭＯＳ
１３２〜１３５の各ソース・ドレイン（図示省略）もス
トレイン効果シリコン層２４のみに形成され、また上記
ｐＭＯＳ１４１，１４２のソース・ドレイン（図示省
略）、ＣＭＯＳインバータ１４３，１４４の各ソース・
ドレイン（図示省略）はストレイン効果シリコン層２４
のみに形成されている。
Solid-state Circuits,"A 3.8-ns CMOS 16×16-b Multi
plier Using Complementary Pass-Transistor Logic,"
25 [2] (1990) Yano,K. et al.,p388-395 に開示されて
いる回路構成と同等であり、パス・トランジスタ・ロジ
ックを用いた基本回路の一つである。すなわち、論理回
路はｎＭＯＳパストランジスタにより構成されている。
そしてパス・トランジスタ・ロジックを構成するｎチャ
ネル型電界効果トランジスタ（ｎＭＯＳ）１３２〜１３
５と、ＣＭＯＳインバータ１４３，１４４と、出力レベ
ルの補償を行うｐチャネル型電界効果トランジスタ（ｐ
ＭＯＳ）１４１，１４２とは、前記図１および図５によ
って説明した半導体基板１１の上層に形成したストレイ
ン効果シリコン層２４に形成されている。この構成が本
発明の論理回路の特徴である。すなわち、上記ｎＭＯＳ
１３２〜１３５の各ソース・ドレイン（図示省略）もス
トレイン効果シリコン層２４のみに形成され、また上記
ｐＭＯＳ１４１，１４２のソース・ドレイン（図示省
略）、ＣＭＯＳインバータ１４３，１４４の各ソース・
ドレイン（図示省略）はストレイン効果シリコン層２４
のみに形成されている。
【００８０】上記論理回路１３１では、ｎＭＯＳ１１２
〜１１５の各ソース・ドレインがストレイン効果シリコ
ン層２４のみに形成されていることから、各ソース・ド
レインの接合はストレイン効果シリコン層２４内に存在
することになる。そのため、接合リークの発生が起きに
くくなるので、論理回路１１１の信頼性の向上が図れ
る。また上記論理回路１３１では、例えば論理はｎＭＯ
Ｓパストランジスタにより構成され、出力に設けたＣＭ
ＯＳインバータ１４３，１４４によって、例えばｎＭＯ
Ｓパス・トランジスタに「Ｈ」レベルの信号を通したと
きに「Ｈ」レベルがＶDDよりもｎＭＯＳのしきい電圧だ
け下がるのを元に戻すとともに、負荷の駆動力を増強さ
れる。さらにｐＭＯＳ１４１，１４２の交差ラッチによ
り出力レベルの補償を行う。すなわち「Ｈ」レベルをＶ
DDに補正する。そのためのｐＭＯＳ１４１，１４２には
駆動力はいらない。なおｐＭＯＳ１４１，１４２の交差
ラッチの反転動作が遅くならないようにするには、ｐＭ
ＯＳ１４１，１４２のチャネル幅を大きく、チャネル長
を小さく設計すればよい。
〜１１５の各ソース・ドレインがストレイン効果シリコ
ン層２４のみに形成されていることから、各ソース・ド
レインの接合はストレイン効果シリコン層２４内に存在
することになる。そのため、接合リークの発生が起きに
くくなるので、論理回路１１１の信頼性の向上が図れ
る。また上記論理回路１３１では、例えば論理はｎＭＯ
Ｓパストランジスタにより構成され、出力に設けたＣＭ
ＯＳインバータ１４３，１４４によって、例えばｎＭＯ
Ｓパス・トランジスタに「Ｈ」レベルの信号を通したと
きに「Ｈ」レベルがＶDDよりもｎＭＯＳのしきい電圧だ
け下がるのを元に戻すとともに、負荷の駆動力を増強さ
れる。さらにｐＭＯＳ１４１，１４２の交差ラッチによ
り出力レベルの補償を行う。すなわち「Ｈ」レベルをＶ
DDに補正する。そのためのｐＭＯＳ１４１，１４２には
駆動力はいらない。なおｐＭＯＳ１４１，１４２の交差
ラッチの反転動作が遅くならないようにするには、ｐＭ
ＯＳ１４１，１４２のチャネル幅を大きく、チャネル長
を小さく設計すればよい。
【００８１】次いで論理回路に係わる第３実施形態の一
例を、図１１の回路図によって説明する。以下の説明で
は、前記図１，図５によって説明した各構成部品と同様
にものには同一符号を付して説明する。
例を、図１１の回路図によって説明する。以下の説明で
は、前記図１，図５によって説明した各構成部品と同様
にものには同一符号を付して説明する。
【００８２】図１１に示す論理回路１５１は、Proc. IE
EE 1994 CICC,"A High Speed, LowPower, Swing Restor
ed Pass-Transistor Logic Based Multiply and Accumu
late Circuit for Multimedia Applications," [May.]
(1994) Prameswer,A.,Hara,H., and Sakurai,T.,p358-3
62 に開示されている回路構成と同等であり、パス・ト
ランジスタ・ロジックを用いた基本回路の一つである。
すなわち、ｎＭＯＳパス・トランジスタ・ロジックとＣ
ＭＯＳラッチが用いられている。そしてパス・トランジ
スタ・ロジックを構成するｎチャネル型電界効果トラン
ジスタ（ｎＭＯＳ）１５２〜１５５と、ＣＭＯＳラッチ
を構成するｐチャネル型電界効果トランジスタ（ｐＭＯ
Ｓ）１６１，１６２とｎチャネル型電界効果トランジス
タ（ｎＭＯＳ）１６３，１６４とは、前記図１および図
５によって説明した半導体基板１１の上層に形成したス
トレイン効果シリコン層２４に形成されている。この構
成が本発明の論理回路の特徴である。すなわち、上記ｎ
ＭＯＳ１５２〜１５５およびｎＭＯＳ１６３，１６４の
各ソース・ドレイン（図示省略）もストレイン効果シリ
コン層２４のみに形成され、また上記ｐＭＯＳ１６１，
１６２の各ソース・ドレイン（図示省略）はストレイン
効果シリコン層２４のみに形成されている。
EE 1994 CICC,"A High Speed, LowPower, Swing Restor
ed Pass-Transistor Logic Based Multiply and Accumu
late Circuit for Multimedia Applications," [May.]
(1994) Prameswer,A.,Hara,H., and Sakurai,T.,p358-3
62 に開示されている回路構成と同等であり、パス・ト
ランジスタ・ロジックを用いた基本回路の一つである。
すなわち、ｎＭＯＳパス・トランジスタ・ロジックとＣ
ＭＯＳラッチが用いられている。そしてパス・トランジ
スタ・ロジックを構成するｎチャネル型電界効果トラン
ジスタ（ｎＭＯＳ）１５２〜１５５と、ＣＭＯＳラッチ
を構成するｐチャネル型電界効果トランジスタ（ｐＭＯ
Ｓ）１６１，１６２とｎチャネル型電界効果トランジス
タ（ｎＭＯＳ）１６３，１６４とは、前記図１および図
５によって説明した半導体基板１１の上層に形成したス
トレイン効果シリコン層２４に形成されている。この構
成が本発明の論理回路の特徴である。すなわち、上記ｎ
ＭＯＳ１５２〜１５５およびｎＭＯＳ１６３，１６４の
各ソース・ドレイン（図示省略）もストレイン効果シリ
コン層２４のみに形成され、また上記ｐＭＯＳ１６１，
１６２の各ソース・ドレイン（図示省略）はストレイン
効果シリコン層２４のみに形成されている。
【００８３】上記論理回路１５１では、ｎＭＯＳ１１２
〜１１５の各ソース・ドレインがストレイン効果シリコ
ン層２４のみに形成されていることから、各ソース・ド
レインの接合はストレイン効果シリコン層２４内に存在
することになる。そのため、接合リークの発生が起きに
くくなるので、論理回路１３１の信頼性の向上が図れ
る。
〜１１５の各ソース・ドレインがストレイン効果シリコ
ン層２４のみに形成されていることから、各ソース・ド
レインの接合はストレイン効果シリコン層２４内に存在
することになる。そのため、接合リークの発生が起きに
くくなるので、論理回路１３１の信頼性の向上が図れ
る。
【００８４】さらに、ＣＭＯＳラッチはプッシュプルで
動作するため、ｐＭＯＳ交差ラッチと比較すると動作余
裕が大きくなる特徴があり、またスタティック電流が流
れないため、動作速度が速くなる。したがって、前記論
理回路１３１よりも低消費電力化が図れ、高速動作が可
能になる。また、ｎＭＯＳ構成のパス・トランジスタに
対するＣＭＯＳラッチのｐＭＯＳおよびｎＭＯＳの各ゲ
ート幅の比率が変化しても、遅延時間の最適領域を広く
取れる利点を有する。そのため、設計余裕が大きくな
り、それにともなって製造余裕も大きくなる利点を有し
ている。
動作するため、ｐＭＯＳ交差ラッチと比較すると動作余
裕が大きくなる特徴があり、またスタティック電流が流
れないため、動作速度が速くなる。したがって、前記論
理回路１３１よりも低消費電力化が図れ、高速動作が可
能になる。また、ｎＭＯＳ構成のパス・トランジスタに
対するＣＭＯＳラッチのｐＭＯＳおよびｎＭＯＳの各ゲ
ート幅の比率が変化しても、遅延時間の最適領域を広く
取れる利点を有する。そのため、設計余裕が大きくな
り、それにともなって製造余裕も大きくなる利点を有し
ている。
【００８５】なお、上記論理回路１１１，１３１，１５
１は一例であって、パス・トランジスタ・ネットワーク
を用いた他の論理回路、例えばＤＳＬ（Differential S
plit-Level logic），ＤＣＶＳＰＧ（Differential Cas
code Voltage Switch with the Pass-Gate）等にも、上
記図１や図５等によって説明したストレイン効果シリコ
ン層２４に電界効果トランジスタ１や半導体装置５を形
成する構成を用いることは可能である。
１は一例であって、パス・トランジスタ・ネットワーク
を用いた他の論理回路、例えばＤＳＬ（Differential S
plit-Level logic），ＤＣＶＳＰＧ（Differential Cas
code Voltage Switch with the Pass-Gate）等にも、上
記図１や図５等によって説明したストレイン効果シリコ
ン層２４に電界効果トランジスタ１や半導体装置５を形
成する構成を用いることは可能である。
【００８６】次に、本発明の半導体基板に係わる実施形
態の一例を、図１２の概略構成断面図によって説明す
る。図１２では、前記図１によって説明した構成部品と
同様のものには同一符号を付す。
態の一例を、図１２の概略構成断面図によって説明す
る。図１２では、前記図１によって説明した構成部品と
同様のものには同一符号を付す。
【００８７】図１２に示すように、半導体基板９１は、
ゲルマニウム基板９２上に、リラックス層２３が形成さ
れ、その上にストレイン効果を有する半導体層であるス
トレイン効果シリコン層２４が形成されているものであ
る。上記リラックス層２３は、例えば、ｎ- （またはｐ
- ）型の応力が緩和されているシリコンゲルマニウム
（Ｓｉ0.7 Ｇｅ0.3 ）からなり、例えばおよそ０．６μ
ｍの厚さに形成されている。なお、ゲルマニウムの組成
比は上記値に限定されることはなく適宜選択される。ま
たストレイン効果シリコン層２４は前記図１によって説
明したものと同様である。上記の如く、半導体基板９１
が構成されている。
ゲルマニウム基板９２上に、リラックス層２３が形成さ
れ、その上にストレイン効果を有する半導体層であるス
トレイン効果シリコン層２４が形成されているものであ
る。上記リラックス層２３は、例えば、ｎ- （またはｐ
- ）型の応力が緩和されているシリコンゲルマニウム
（Ｓｉ0.7 Ｇｅ0.3 ）からなり、例えばおよそ０．６μ
ｍの厚さに形成されている。なお、ゲルマニウムの組成
比は上記値に限定されることはなく適宜選択される。ま
たストレイン効果シリコン層２４は前記図１によって説
明したものと同様である。上記の如く、半導体基板９１
が構成されている。
【００８８】上記半導体基板９１では、ゲルマニウム基
板９２を用いていることから、ゲルマニウム基板９２上
にバッファー層を形成することなく直接に応力が緩和さ
れているシリコンゲルマニウム層からなるリラックス層
２３を形成することが可能になっている。すなわち、ゲ
ルマニウム基板９２とリラックス層２３との間で格子不
整合が起き難いため、上記構成を採用することが可能に
なる。そのため、半導体基板９１の構造が簡単化され、
この半導体基板９１を形成するプロセスも簡単化され
る。
板９２を用いていることから、ゲルマニウム基板９２上
にバッファー層を形成することなく直接に応力が緩和さ
れているシリコンゲルマニウム層からなるリラックス層
２３を形成することが可能になっている。すなわち、ゲ
ルマニウム基板９２とリラックス層２３との間で格子不
整合が起き難いため、上記構成を採用することが可能に
なる。そのため、半導体基板９１の構造が簡単化され、
この半導体基板９１を形成するプロセスも簡単化され
る。
【００８９】次に上記半導体基板９１は、例えば、前記
図１によって説明した前記半導体基板１１の代わりに上
記図１２によって説明した半導体基板９１を用いて、前
記図１によって説明した電界効果トランジスタ１を半導
体基板９１のストレイン効果シリコン層２４に形成する
ことが可能である。また前記図５によって説明した前記
半導体基板１１の代わりに上記図１２によって説明した
半導体基板９１を用いて、前記図５によって説明した半
導体装置５を半導体基板９１のストレイン効果シリコン
層２４に形成することも可能である。
図１によって説明した前記半導体基板１１の代わりに上
記図１２によって説明した半導体基板９１を用いて、前
記図１によって説明した電界効果トランジスタ１を半導
体基板９１のストレイン効果シリコン層２４に形成する
ことが可能である。また前記図５によって説明した前記
半導体基板１１の代わりに上記図１２によって説明した
半導体基板９１を用いて、前記図５によって説明した半
導体装置５を半導体基板９１のストレイン効果シリコン
層２４に形成することも可能である。
【００９０】
【発明の効果】以上、説明したように本発明の電界効果
トランジスタによれば、ソース・ドレインがストレイン
効果を有する半導体層であるストレイン効果シリコン層
のみに形成されているので、ソース・ドレインの接合は
ストレイン効果シリコン層内に存在する。そのため、ト
ランジスタの移動度の向上が図れるとともに、接合リー
クの発生が起きにくくなるのでトランジスタ性能の向上
を図ることが可能になる。
トランジスタによれば、ソース・ドレインがストレイン
効果を有する半導体層であるストレイン効果シリコン層
のみに形成されているので、ソース・ドレインの接合は
ストレイン効果シリコン層内に存在する。そのため、ト
ランジスタの移動度の向上が図れるとともに、接合リー
クの発生が起きにくくなるのでトランジスタ性能の向上
を図ることが可能になる。
【００９１】本発明の電界効果トランジスタの製造方法
によれば、ストレイン効果を有する半導体層であるスト
レイン効果シリコン層のみに電界効果トランジスタのソ
ース・ドレインを形成するので、ソース・ドレインの接
合はストレイン効果シリコン層内のみに形成することが
できる。そのため、接合リークの発生を抑制することが
できる。
によれば、ストレイン効果を有する半導体層であるスト
レイン効果シリコン層のみに電界効果トランジスタのソ
ース・ドレインを形成するので、ソース・ドレインの接
合はストレイン効果シリコン層内のみに形成することが
できる。そのため、接合リークの発生を抑制することが
できる。
【００９２】本発明の半導体装置によれば、ｐチャネル
型電界効果トランジスタのソース・ドレインおよびｎチ
ャネル型電界効果トランジスタのソース・ドレインとも
に、ストレイン効果を有する半導体層であるストレイン
効果シリコン層のみに形成されているので、各ソース・
ドレインの接合はストレイン効果シリコン層内に存在す
る。そのため、トランジスタのモビリティーの向上が図
れるとともに、接合リークの発生が起きにくくなるので
トランジスタ性能の向上を図ることが可能になる。また
一つのストレイン効果シリコン層に各ソース・ドレイン
が形成されていることから、従来のＣＭＯＳ構造とほぼ
同等の構造となる。そのため、構造が簡単になる。
型電界効果トランジスタのソース・ドレインおよびｎチ
ャネル型電界効果トランジスタのソース・ドレインとも
に、ストレイン効果を有する半導体層であるストレイン
効果シリコン層のみに形成されているので、各ソース・
ドレインの接合はストレイン効果シリコン層内に存在す
る。そのため、トランジスタのモビリティーの向上が図
れるとともに、接合リークの発生が起きにくくなるので
トランジスタ性能の向上を図ることが可能になる。また
一つのストレイン効果シリコン層に各ソース・ドレイン
が形成されていることから、従来のＣＭＯＳ構造とほぼ
同等の構造となる。そのため、構造が簡単になる。
【００９３】本発明の半導体装置の製造方法によれば、
ストレイン効果を有する半導体層であるストレイン効果
シリコン層のみにｐチャネル電界効果トランジスタのソ
ース・ドレインおよびｎチャネル電界効果トランジスタ
のソース・ドレインを形成するので、各ソース・ドレイ
ンの接合はストレイン効果シリコン層内のみに形成でき
る。そのため、接合リークの発生を抑制することができ
る。また一つのストレイン効果シリコン層に各ソース・
ドレインを形成することから、各ソース・ドレインに対
応したチャネル形成層を製造する必要がないので、製造
プロセスの簡単化が図れる。
ストレイン効果を有する半導体層であるストレイン効果
シリコン層のみにｐチャネル電界効果トランジスタのソ
ース・ドレインおよびｎチャネル電界効果トランジスタ
のソース・ドレインを形成するので、各ソース・ドレイ
ンの接合はストレイン効果シリコン層内のみに形成でき
る。そのため、接合リークの発生を抑制することができ
る。また一つのストレイン効果シリコン層に各ソース・
ドレインを形成することから、各ソース・ドレインに対
応したチャネル形成層を製造する必要がないので、製造
プロセスの簡単化が図れる。
【００９４】本発明の論理回路によれば、半導体基板の
上層にストレイン効果シリコン層が形成され、各電界効
果トランジスタのソース・ドレインがストレイン効果シ
リコン層のみに形成されているので、各ソース・ドレイ
ンの接合はストレイン効果シリコン層内に存在する。そ
のため、トランジスタのモビリティーの向上が図れると
ともに、接合リークの発生が起きにくくなるのでトラン
ジスタ性能の向上を図ることが可能になる。また一つの
ストレイン効果シリコン層に各電界効果トランジスタの
ソース・ドレインが形成されていることから、従来のＣ
ＭＯＳ構造とほぼ同等の構造となる。そのため、構造が
簡単になる。
上層にストレイン効果シリコン層が形成され、各電界効
果トランジスタのソース・ドレインがストレイン効果シ
リコン層のみに形成されているので、各ソース・ドレイ
ンの接合はストレイン効果シリコン層内に存在する。そ
のため、トランジスタのモビリティーの向上が図れると
ともに、接合リークの発生が起きにくくなるのでトラン
ジスタ性能の向上を図ることが可能になる。また一つの
ストレイン効果シリコン層に各電界効果トランジスタの
ソース・ドレインが形成されていることから、従来のＣ
ＭＯＳ構造とほぼ同等の構造となる。そのため、構造が
簡単になる。
【００９５】本発明の半導体基板によれば、ゲルマニウ
ム基板を用いているので、ゲルマニウム基板上にバッフ
ァー層を形成することなく直接に応力が緩和されている
シリコンゲルマニウム層からなるリラックス層を形成す
ることが可能になる。すなわち、ゲルマニウム基板とリ
ラックス層との間で格子不整合が起き難いため、上記構
成を採用することが可能になる。そのため、半導体基板
の構造を簡単化でき、また半導体基板を形成するプロセ
スを簡単化することができる。
ム基板を用いているので、ゲルマニウム基板上にバッフ
ァー層を形成することなく直接に応力が緩和されている
シリコンゲルマニウム層からなるリラックス層を形成す
ることが可能になる。すなわち、ゲルマニウム基板とリ
ラックス層との間で格子不整合が起き難いため、上記構
成を採用することが可能になる。そのため、半導体基板
の構造を簡単化でき、また半導体基板を形成するプロセ
スを簡単化することができる。
【図１】電界効果トランジスタに係わる第１実施形態の
概略構成断面図である。
概略構成断面図である。
【図２】電界効果トランジスタに係わる第２実施形態の
概略構成断面図である。
概略構成断面図である。
【図３】電界効果トランジスタの製造方法に係わる第１
実施形態の製造工程図である。
実施形態の製造工程図である。
【図４】電界効果トランジスタの製造方法に係わる第２
実施形態の製造工程図である。
実施形態の製造工程図である。
【図５】半導体装置に係わる第１実施形態の概略構成断
面図である。
面図である。
【図６】半導体装置に係わる第２実施形態の概略構成断
面図である。
面図である。
【図７】半導体装置の製造方法に係わる第１実施形態の
製造工程図である。
製造工程図である。
【図８】半導体装置の製造方法に係わる第２実施形態の
製造工程図である。
製造工程図である。
【図９】論理回路に係わる第１実施形態の回路図であ
る。
る。
【図１０】論理回路に係わる第２実施形態の回路図であ
る。
る。
【図１１】論理回路に係わる第３実施形態の回路図であ
る。
る。
【図１２】半導体基板に係わる実施形態の概略構成断面
図である。
図である。
１ 電界効果トランジスタ １１ 半導体基板 １４，１５ ソース・ドレイン ２４ ストレイン効
果を有する半導体層
果を有する半導体層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年３月３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】上記イオン注入条件としては、例えば、不
純物にヒ素イオン（Ａｓ+ ）を用いた場合には、打ち込
みエネルギーを５ｋｅＶとしてヒ素イオンの投影飛程を
６ｎｍに設定し、ドーズ量を５×１０15個／ｃｍ2 に設
定した。その後、活性化アニーリングを行う。このアニ
ーリング条件としては、ファーネスアニーリングの場合
には、例えばアニーリング温度を８００℃、アニーリン
グ時間を２０分に設定する。また急速加熱アニーリング
（ＲＴＡ：Rapid Thermal Annealing ）を、例えばＥＬ
Ａ（Excimer Laser Annealing ）によって行う場合に
は、例えば照射レーザ光のエネルギーを１Ｊ／ｃｍ2 に
設定する。またこのような活性化アニーリングを行うこ
とによって、浅い接合のソース・ドレイン１４，１５
（接合深さが６ｎｍ程度）が形成される。上記のごとく
アニーリングは、浅い接合を確実に形成するためにＲＴ
ＡもしくはＥＬＡによって行うことが好ましい。このよ
うにして、電界効果トランジスタ１が形成される。
純物にヒ素イオン（Ａｓ+ ）を用いた場合には、打ち込
みエネルギーを５ｋｅＶとしてヒ素イオンの投影飛程を
６ｎｍに設定し、ドーズ量を５×１０15個／ｃｍ2 に設
定した。その後、活性化アニーリングを行う。このアニ
ーリング条件としては、ファーネスアニーリングの場合
には、例えばアニーリング温度を８００℃、アニーリン
グ時間を２０分に設定する。また急速加熱アニーリング
（ＲＴＡ：Rapid Thermal Annealing ）を、例えばＥＬ
Ａ（Excimer Laser Annealing ）によって行う場合に
は、例えば照射レーザ光のエネルギーを１Ｊ／ｃｍ2 に
設定する。またこのような活性化アニーリングを行うこ
とによって、浅い接合のソース・ドレイン１４，１５
（接合深さが６ｎｍ程度）が形成される。上記のごとく
アニーリングは、浅い接合を確実に形成するためにＲＴ
ＡもしくはＥＬＡによって行うことが好ましい。このよ
うにして、電界効果トランジスタ１が形成される。
Claims (21)
- 【請求項１】 半導体基板上層に形成されているストレ
イン効果を有する半導体層に形成された電界効果トラン
ジスタであって、 前記電界効果トランジスタのソース・ドレインは前記ス
トレイン効果を有する半導体層のみに形成されているこ
とを特徴とする電界効果トランジスタ。 - 【請求項２】 請求項１記載の電界効果トランジスタに
おいて、 前記ストレイン効果を有する半導体層はストレイン効果
を有するシリコン層からなることを特徴とする電界効果
トランジスタ。 - 【請求項３】 請求項２記載の電界効果トランジスタに
おいて、 前記ソース・ドレイン上に形成したシリコンエピタキシ
ャル層と、 前記シリコンエピタキシャル層に形成した高融点金属シ
リサイド層とを備えたことを特徴とする電界効果トラン
ジスタ。 - 【請求項４】 請求項２記載の電界効果トランジスタに
おいて、 前記半導体基板は、 シリコン基板と、 前記シリコン基板上に形成したものでゲルマニウム濃度
を厚さ方向に変化させたシリコンゲルマニウムからなる
バッファー層と、 前記バッファー層上に形成したもので応力が緩和されて
いるシリコンゲルマニウムからなるリラックス層と、 前記リラックス層上に形成したストレイン効果を有する
シリコン層とからなることを特徴とする電界効果トラン
ジスタ。 - 【請求項５】 請求項３記載の電界効果トランジスタに
おいて、 前記半導体基板は、 シリコン基板と、 前記シリコン基板上に形成したものでゲルマニウム濃度
を厚さ方向に変化させたシリコンゲルマニウムからなる
バッファー層と、 前記バッファー層上に形成したもので応力が緩和されて
いるシリコンゲルマニウムからなるリラックス層と、 前記リラックス層上に形成したストレイン効果を有する
シリコン層とからなることを特徴とする電界効果トラン
ジスタ。 - 【請求項６】 半導体基板の上層となるストレイン効果
を有する半導体層を形成して該半導体基板を構成する工
程と、 前記ストレイン効果を有する半導体層上にゲート絶縁膜
を介してゲート電極を形成する工程と、 前記ゲート電極の両側における前記ストレイン効果を有
する半導体層にソース・ドレインを形成するための不純
物をドーピングすることによってソース・ドレインを形
成する工程とを備えたことを特徴とする電界効果トラン
ジスタの製造方法。 - 【請求項７】 請求項６記載の電界効果トランジスタの
製造方法において、 前記ストレイン効果を有する半導体層をストレイン効果
を有するシリコン層で形成することを特徴とする電界効
果トランジスタの製造方法。 - 【請求項８】 請求項７記載の電界効果トランジスタの
製造方法において、 前記ソース・ドレインを形成した後に、該ソース・ドレ
イン上にシリコンエピタキシャル層を形成する工程と、 前記シリコンエピタキシャル層に高融点金属シリサイド
層を形成する工程とを行うことを特徴とする電界効果ト
ランジスタの製造方法。 - 【請求項９】 半導体基板上層に形成されているストレ
イン効果を有する半導体層に形成されたｐチャネル型電
界効果トランジスタとｎチャネル型電界効果トランジス
タとからなる半導体装置であって、 前記ｐチャネル型電界効果トランジスタのソース・ドレ
インおよびｎチャネル型電界効果トランジスタのソース
・ドレインは前記ストレイン効果を有する半導体層のみ
に形成されていることを特徴とする半導体装置。 - 【請求項１０】 請求項９記載の半導体装置において、 前記ストレイン効果を有する半導体層はストレイン効果
を有するシリコン層からなることを特徴とする半導体装
置。 - 【請求項１１】 請求項１０記載の半導体装置におい
て、 前記各ソース・ドレイン上に形成したシリコンエピタキ
シャル層と、 前記シリコンエピタキシャル層に形成した高融点金属シ
リサイド層とを備えたことを特徴とする半導体装置。 - 【請求項１２】 請求項１０記載の半導体装置におい
て、 前記半導体基板は、 シリコン基板と、 前記シリコン基板上に形成したものでゲルマニウム濃度
を厚さ方向に変化させたシリコンゲルマニウムからなる
バッファー層と、 前記バッファー層上に形成したもので応力が緩和されて
いるシリコンゲルマニウムからなるリラックス層と、 前記リラックス層上に形成したストレイン効果を有する
シリコン層とからなることを特徴とする半導体装置。 - 【請求項１３】 請求項１１記載の半導体装置におい
て、 前記半導体基板は、 シリコン基板と、 前記シリコン基板上に形成したものでゲルマニウム濃度
を厚さ方向に変化させたシリコンゲルマニウムからなる
バッファー層と、 前記バッファー層上に形成したもので応力が緩和されて
いるシリコンゲルマニウムからなるリラックス層と、 前記リラックス層上に形成したストレイン効果を有する
シリコン層とからなることを特徴とする半導体装置。 - 【請求項１４】 半導体基板の上層となるストレイン効
果を有するシリコン層を形成して該半導体基板を構成す
る工程と、 前記ストレイン効果を有するシリコン層上にゲート絶縁
膜を介してｐチャネル型電界効果トランジスタのゲート
電極とｎチャネル型電界効果トランジスタのゲート電極
とを形成する工程と、 前記ｐチャネル型電界効果トランジスタのゲート電極の
両側における前記ストレイン効果を有するシリコン層に
ｐ型拡散層からなるソース・ドレインを形成する工程
と、 前記ｎチャネル型電界効果トランジスタのゲート電極の
両側における前記ストレイン効果を有するシリコン層に
ｎ型拡散層からなるソース・ドレインを形成する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 【請求項１５】 請求項１４記載の半導体装置の製造方
法において、 前記各ソース・ドレインを形成した後に、該各ソース・
ドレイン上にシリコンエピタキシャル層を形成する工程
と、 前記シリコンエピタキシャル層に高融点金属シリサイド
層を形成する工程とを行うことを特徴とする半導体装置
の製造方法。 - 【請求項１６】 ｐチャネル型電界効果トランジスタと
ｎチャネル型電界効果トランジスタとを備えた半導体装
置を含む論理回路において、 該論理回路を形成する半導体基板は、上層にストレイン
効果を有するシリコン層が形成されている半導体基板か
らなり、 前記ｐチャネル型電界効果トランジスタのソース・ドレ
インは前記ストレイン効果を有するシリコン層のみに形
成されているとともに、 前記ｎチャネル型電界効果トランジスタのソース・ドレ
インは前記ストレイン効果を有するシリコン層のみに形
成されていることを特徴とする半導体装置を含む論理回
路。 - 【請求項１７】 ゲルマニウム基板と、 前記ゲルマニウム基板上に形成したもので応力が緩和さ
れているシリコンゲルマニウム層からなるリラックス層
と、 前記リラックス層上に形成したストレイン効果を有する
シリコン層とからなることを特徴とする半導体基板。 - 【請求項１８】 請求項２記載の電界効果トランジスタ
において、 前記半導体基板は、 ゲルマニウム基板と、 前記ゲルマニウム基板上に形成したもので応力が緩和さ
れているシリコンゲルマニウム層からなるリラックス層
と、 前記リラックス層上に形成したストレイン効果を有する
シリコン層とからなることを特徴とする電界効果トラン
ジスタ。 - 【請求項１９】 請求項３記載の電界効果トランジスタ
において、 前記半導体基板は、 ゲルマニウム基板と、 前記ゲルマニウム基板上に形成したもので応力が緩和さ
れているシリコンゲルマニウム層からなるリラックス層
と、 前記リラックス層上に形成したストレイン効果を有する
シリコン層とからなることを特徴とする電界効果トラン
ジスタ。 - 【請求項２０】 請求項１０記載の半導体装置におい
て、 前記半導体基板は、 ゲルマニウム基板と、 前記ゲルマニウム基板上に形成したもので応力が緩和さ
れているシリコンゲルマニウム層からなるリラックス層
と、 前記リラックス層上に形成したストレイン効果を有する
シリコン層とからなることを特徴とする半導体装置。 - 【請求項２１】 請求項１１記載の半導体装置におい
て、 前記半導体基板は、 ゲルマニウム基板と、 前記ゲルマニウム基板上に形成したもので応力が緩和さ
れているシリコンゲルマニウム層からなるリラックス層
と、 前記リラックス層上に形成したストレイン効果を有する
シリコン層とからなることを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9074746A JPH10270685A (ja) | 1997-03-27 | 1997-03-27 | 電界効果トランジスタとその製造方法、半導体装置とその製造方法、その半導体装置を含む論理回路および半導体基板 |
| US09/048,288 US6682965B1 (en) | 1997-03-27 | 1998-03-26 | Method of forming n-and p- channel field effect transistors on the same silicon layer having a strain effect |
| US10/752,705 US7355214B2 (en) | 1997-03-27 | 2004-01-08 | Field effect transistor and fabrication thereof, semiconductor device and fabrication thereof, logic circuit including the semiconductor device, and semiconductor substrate |
| US12/071,085 US7851289B2 (en) | 1997-03-27 | 2008-02-15 | Method of forming N-and P- channel field effect transistors on the same silicon layer having a strain effect |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9074746A JPH10270685A (ja) | 1997-03-27 | 1997-03-27 | 電界効果トランジスタとその製造方法、半導体装置とその製造方法、その半導体装置を含む論理回路および半導体基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270685A true JPH10270685A (ja) | 1998-10-09 |
Family
ID=13556135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9074746A Pending JPH10270685A (ja) | 1997-03-27 | 1997-03-27 | 電界効果トランジスタとその製造方法、半導体装置とその製造方法、その半導体装置を含む論理回路および半導体基板 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US6682965B1 (ja) |
| JP (1) | JPH10270685A (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000060671A1 (fr) * | 1999-03-30 | 2000-10-12 | Hitachi, Ltd. | Dispositif a semi-conducteur et substrat de semi-conducteur |
| WO2002047168A3 (en) * | 2000-12-04 | 2003-12-31 | Amberwave Systems Corp | Cmos inverter circuits utilizing strained silicon surface channel mosfets |
| US6815707B2 (en) | 2001-10-02 | 2004-11-09 | Renesas Technology Corp. | Field-effect type semiconductor device for power amplifier |
| WO2005010982A1 (en) * | 2003-06-27 | 2005-02-03 | Intel Corporation | Pmos transistor strain optimization with raised junction regions |
| US6905923B1 (en) | 2003-07-15 | 2005-06-14 | Advanced Micro Devices, Inc. | Offset spacer process for forming N-type transistors |
| WO2005067058A1 (ja) * | 2004-01-08 | 2005-07-21 | Nec Corporation | Ｍｉｓ型電界効果トランジスタ |
| JP2006108365A (ja) * | 2004-10-05 | 2006-04-20 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2007227421A (ja) * | 2006-02-21 | 2007-09-06 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2007536736A (ja) * | 2004-05-05 | 2007-12-13 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | チャネルキャリア移動度向上のための高応力ライナーを備えたＳｉ−Ｇｅに基づく半導体デバイス |
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