CN100449780C - 具有凸起的结区域的pmos晶体管 - Google Patents
具有凸起的结区域的pmos晶体管 Download PDFInfo
- Publication number
- CN100449780C CN100449780C CNB2004100501872A CN200410050187A CN100449780C CN 100449780 C CN100449780 C CN 100449780C CN B2004100501872 A CNB2004100501872 A CN B2004100501872A CN 200410050187 A CN200410050187 A CN 200410050187A CN 100449780 C CN100449780 C CN 100449780C
- Authority
- CN
- China
- Prior art keywords
- substrate
- tie region
- pmos
- alloy material
- trap
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000005457 optimization Methods 0.000 title description 2
- 239000000758 substrate Substances 0.000 claims abstract description 120
- 239000000956 alloy Substances 0.000 claims abstract description 87
- 229910000676 Si alloy Inorganic materials 0.000 claims abstract description 33
- 239000000463 material Substances 0.000 claims description 75
- 229910000323 aluminium silicate Inorganic materials 0.000 claims description 73
- HNPSIPDUKPIQMN-UHFFFAOYSA-N dioxosilane;oxo(oxoalumanyloxy)alumane Chemical compound O=[Si]=O.O=[Al]O[Al]=O HNPSIPDUKPIQMN-UHFFFAOYSA-N 0.000 claims description 73
- 229910021332 silicide Inorganic materials 0.000 claims description 47
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 47
- 238000005530 etching Methods 0.000 claims description 46
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 19
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 18
- 230000006835 compression Effects 0.000 claims description 16
- 238000007906 compression Methods 0.000 claims description 16
- 239000010941 cobalt Substances 0.000 claims description 9
- 229910017052 cobalt Inorganic materials 0.000 claims description 9
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 9
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910019001 CoSi Inorganic materials 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 6
- 229910008484 TiSi Inorganic materials 0.000 claims description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 239000011574 phosphorus Substances 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 239000003989 dielectric material Substances 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 239000011521 glass Substances 0.000 claims description 3
- 229910052582 BN Inorganic materials 0.000 claims description 2
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims description 2
- 239000000377 silicon dioxide Substances 0.000 claims 2
- 235000012239 silicon dioxide Nutrition 0.000 claims 2
- 230000000694 effects Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 57
- 238000000151 deposition Methods 0.000 description 35
- 230000008021 deposition Effects 0.000 description 33
- 238000005192 partition Methods 0.000 description 26
- 238000002955 isolation Methods 0.000 description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 230000015572 biosynthetic process Effects 0.000 description 20
- 229910052710 silicon Inorganic materials 0.000 description 20
- 239000010703 silicon Substances 0.000 description 20
- 239000004065 semiconductor Substances 0.000 description 15
- 238000000034 method Methods 0.000 description 13
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 10
- 229910052796 boron Inorganic materials 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 9
- 238000000059 patterning Methods 0.000 description 9
- 239000013598 vector Substances 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 239000013078 crystal Substances 0.000 description 8
- 239000000203 mixture Substances 0.000 description 6
- 239000004411 aluminium Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- -1 resistor Substances 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 229910052787 antimony Inorganic materials 0.000 description 3
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000927 vapour-phase epitaxy Methods 0.000 description 3
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 238000004943 liquid phase epitaxy Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000000348 solid-phase epitaxy Methods 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 101100373011 Drosophila melanogaster wapl gene Proteins 0.000 description 1
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 1
- 229910003691 SiBr Inorganic materials 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 125000001309 chloro group Chemical group Cl* 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000003795 desorption Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical group [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 150000004820 halides Chemical class 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 210000004483 pasc Anatomy 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 238000004062 sedimentation Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种具有凸起的结区域的PMOS晶体管。由器件的结区域中的与衬底的表面处于非同面的关系的硅合金材料提供了PMOS晶体管沟道区域中的最优应变。选择硅合金材料、硅合金材料的尺寸以及硅合金材料与衬底表面的非同面的关系，使得硅合金材料的晶格间距和衬底的晶格间距之间的差异引起衬底表面下方以及衬底表面上方的硅合金材料中的应变，以在衬底沟道中产生最优的硅合金引起的应变。此外，可以选择非同面的关系，使得由形成在硅合金材料上方的具有不同晶格间距的层所引起的任何应变对沟道区域中的应变的影响减小。
Description
技术领域
本发明一般地涉及电路器件以及电路器件的制造和结构。
背景技术
在器件的设计、制造和操作过程中，通常所考虑的一个主要因素是提高衬底上的电路器件(例如，半导体(例如硅)衬底上的集成电路(IC)晶体管、电阻器、电容器等)的性能。例如，在诸如互补金属氧化物半导体(CMOS)的金属氧化物半导体(MOS)晶体管半导体器件的设计、制造或者形成的过程中，常常期望提高电子在N型MOS器件(NMOS)沟道中的移动性以及提高正电荷的空穴在P型MOS器件(PMOS)沟道中的移动性。
发明内容
针对上面的问题，提出了本发明。根据本发明的一个方面，提供了一种装置，包括：衬底；位于所述衬底上的器件，所述器件包括所述衬底表面上的栅电极，以及邻接所述栅电极的位于所述衬底中的第一结区域和第二结区域；以及硅合金材料，所述硅合金材料被置于所述第一结区域和所述第二结区域中的每一个之中，使得所述第一结区域的表面和所述第二结区域的表面与所述衬底的所述表面处在非同面的关系中。
根据本发明的另一个方面，提供了一种装置，包括：衬底；位于所述衬底上的器件，所述器件包括所述衬底顶表面上的栅电极，以及邻接所述栅电极的位于所述衬底中的第一结区域和第二结区域；以及硅合金材料，所述硅合金材料具有不同于所述衬底晶格间距的硅合金晶格间距，所述硅合金材料被置于所述第一结区域和所述第二结区域中的每一个之中，使得所述第一结区域的表面和所述第二结区域的表面比所述衬底的所述顶表面高出足够的长度，以引起所述衬底中的应变。
根据本发明的另一个方面，提供了一种方法，包括：在衬底上形成器件，所述器件包括：位于所述衬底的表面上的栅电极；邻接所述栅电极的位于所述衬底中的第一结区域和第二结区域；以及将硅合金材料沉积到所述第一结区域和所述第二区域中的每一个之中，使得所述第一结区域的表面和所述第二结区域的表面与所述衬底的所述表面处于非同面的关系中。
附图说明
通过下面的详细描述、权利要求以及附图，本发明的各种特征、方面和优点将会变得更加清楚，其中在附图中：
图1是在形成NMOS器件和PMOS器件的阱、栅极电介质和栅电极之后的半导体衬底的一部分的示意性横截面图。
图2示出了在形成NMOS器件和PMOS器件的侧壁隔片(spacer)和结区域之后的图1的半导体衬底。
图3示出了在形成PMOS结区域空洞(void)之后的图1的半导体衬底的。
图4示出了在将硅合金材料沉积到PMOS结区域空洞之后的图1的半导体衬底。
图5示出了在NMOS器件和PMOS器件的扩散区域和栅电极上形成硅化物层之后的图1的衬底。
图6示出了在NMOS器件和PMOS器件之上形成保形的刻蚀停止层之后的图1的衬底。
图7示出了在从PMOS器件去除刻蚀停止层之后的图1的衬底。
图8示出了用于形成CMOS结构的工艺的流程图，其中所述CMOS结构具有这样的PMOS器件，即所述PMOS器件具有沉积在结区域中的硅合金材料，以使硅合金材料与衬底的表面是非同面的关系。
具体实施方式
图1是在形成NMOS器件和PMOS器件的阱、栅极电介质和栅电极之后的半导体衬底的一部分的示意性横截面图。装置100(举例来说，例如一个或者多个CMOS结构)包括具有活性区或者单元区域的诸如硅衬底的半导体衬底102或者半导体衬底的外延层，其中，所述活性区或者单元区域是由隔离区定义的，所述隔离区例如是形成在衬底或者外延层102中的浅沟槽隔离结构110。例如，衬底102可以由单晶硅形成或者生长，而浅沟槽隔离(STI)结构110可以通过定义区域(通过沟槽刻蚀)并且在沟槽开口中生长或者沉积二氧化硅(SiO2)电介质(举例来说，例如形成至如图1所示的高度H)来形成。在实施例中，STI结构110定义出单个晶体管器件(举例来说，例如CMOS结构的NMOS器件和PMOS器件)的活性区或者单元区域。
图1还示出了形成在由STI结构110所定义出的单个活性区或者单元区域中的P型阱105和N型阱115。例如，P型阱105被形成在衬底102的一个区域中，而N型阱115被形成在衬底102的第二区域中。例如通过将诸如硼(B)和/或铝(Al)之类的掺杂剂引入到衬底102中指定给N型器件的区中，来形成P型阱105。例如通过将诸如砷(As)、磷(P)和/或锑(Sb)之类的掺杂剂引入到衬底102中指定给P型器件的区中，来形成N型阱115。P型阱105和N型阱115可以具有与CMOS电路中的NMOS器件和PMOS器件的功函数(work function)分别相对应的功函数。STI结构110和阱105和115的形成的实施、尺寸和厚度(例如深度)在本领域中是公知的，因此在此将不进行进一步的阐述。
图1示出了在衬底102的表面136的上方形成栅极电介质层和栅电极层并且随后将栅极电介质层和/或栅电极层的多余部分去除或者图案化之后的衬底102。举例来说，如图所示，栅极电介质120可以是生长的或者沉积的。通常由热技术在衬底102上方生长的栅极电介质材料的示例是SiO2。应该了解，除了SiO2之外，诸如碳掺杂氧化物(CDO)、立方氮化硼(CBN)、磷硅玻璃(PSG)、氮化硅(Si3N4)、氟化硅玻璃(FSG)、碳化硅(SiC)之类的其他栅极电介质也可以被用来进一步最优化CMOS晶体管器件。举例来说，如果需要提高栅极电容的话，则可以使用具有高介电常数的栅极电介质材料。栅极电介质120的形成的实施、尺寸和厚度(例如深度)在本领域中是公知的，因此在此将不进行进一步的描述。
图1示出了一种包括衬底102表面上方的栅电极130和132的结构，其中所述栅电极130和132例如被沉积到栅极电介质120上。NMOS栅电极130和PMOS栅电极132可以各自都被沉积到例如150埃-2000埃(即，15-200纳米(nm))的厚度。因此，NMOS栅电极130和PMOS栅电极132的厚度分别都是可伸缩的，并且可以基于与器件性能相关的集成问题进行选择或挑选。NMOS栅电极130具有与N型器件的功函数相对应的功函数。PMOS栅电极132具有与P型器件的功函数相对应的功函数。在实施例中，NMOS栅电极130和PMOS栅电极132每个都是通过化学气相沉积(CVD)进行沉积的硅，然后被掺杂以分别形成N型和P型材料，其中，所述掺杂操作例如是上面所描述的关于分别形成N型阱115和P型阱105的N型材料和P型材料的掺杂。例如，NMOS栅电极130可以在相应NMOS结区域(例如，如图2中示出的NMOS结区域203)被掺杂的同时被掺杂，并且PMOS栅电极132可以在相应PMOS结区域(例如，如图2中示出的PMOS结区域204)被掺杂的同时被掺杂。NMOS栅电极130和PMOS栅电极132的形成的实施、尺寸(例如，栅电极覆盖栅极电介质120的面积)和附加的厚度(例如高度)在本领域中是公知的，因此在此将不进行进一步的描述。
图1还示出了在去除栅极电介质120以及NMOS栅电极130和PMOS栅电极132的不需要的部分之后的衬底，其中，例如通过对用于NMOS栅电极130和PMOS栅电极132的被定义区域之上的掩模层进行图案化，并且刻蚀掉没有被掩模覆盖的不需要的暴露部分，来去除所述不需要的部分。举例来说，可以通过使用诸如等离子刻蚀剂、溅射刻蚀剂和/或氯基的刻蚀化学品之类的传统技术进行图案化，来对栅极电介质120以及一种或者多种类型的栅电极材料中的不需要的部分进行图案化，以形成NMOS器件103上方的栅极电介质120和NMOS电极130，以及形成PMOS器件104上方的栅极电介质120和PMOS栅电极132。NMOS器件和PMOS器件中的栅极电介质和栅电极的掩蔽和/或去除可以如本领域所公知的那样同时进行，或者独立的进行图案化、掩蔽和/或刻蚀操作，因此将不在此进行进一步的描述。例如，根据实施例，NMOS栅电极130和PMOS栅电极132是通过CVD沉积的然后被掩蔽并刻蚀的多晶硅。
图2示出了在形成NMOS器件和PMOS器件的侧壁隔片和结区域之后的图1的半导体衬底。图2示出了NMOS栅极隔离隔片213和PMOS栅极隔离隔片214，其中所述NMOS栅极隔离隔片213和PMOS栅极隔离隔片214可以由分别结合在NMOS栅电极130和PMOS栅电极132周围的合适的电介质所形成，用于隔离晶体管器件的各个电极。例如，可以通过如下的方法来形成NMOS栅极隔离隔片213，即沿着图1中示出的栅极电介质120和NMOS栅电极130结构的侧壁沉积电介质材料，并随后通过例如上述的用于NMOS栅电极130和PMOS栅电极132的图案化和刻蚀技术，来图案化和刻蚀所形成的或者所沉积的电介质材料，以形成NMOS栅极隔离隔片213，其中所述的电介质材料是类似于上述的用于栅极电介质120的电介质材料。类似地，PMOS栅极隔离隔片214可以由结合在PMOS栅电极132周围的合适的电介质材料形成，用于绝缘晶体管器件的各个电极。例如，PMOS栅极隔离隔片214可以由与上述的用于形成NMOS栅极隔离隔片213相类似的材料和使用类似的方法来形成。可以预计，NMOS栅极隔离隔片213可以是与PMOS栅极隔离隔片214相同的或者不同的材料。在一个实施例中，NMOS栅极隔离隔片213和PMOS栅极隔离隔片214是SiO2。此外，用于形成诸如NMOS栅极隔离隔片213和PMOS栅极隔离隔片214的栅极隔离隔片(例如，有时被称为“侧壁隔片”或者“侧翼隔片”)的工艺及其尺寸和厚度在本领域是公知的，因此在此不进行进一步的阐述。
图2示出了NMOS结区域203和PMOS结区域204(例如，也被称为“源漏区域”或者“扩散区域”)，其中，所述NMOS结区域203和PMOS结区域204可以通过结注入(举例来说，例如对于N型结区域203注入砷、磷和/或锑，对于PMOS结区域204注入硼和/或铝)来形成，且可以包括附加的相应类型的尖端注入(tip implant)。这样，可以例如通过对P型阱105的若干部分进行掺杂以形成NMOS结区域，来形成这些NMOS结区域203。例如，根据NMOS器件的特性，可以例如通过如上面所述的关于用于形成N型阱115的N型材料的掺杂操作那样，对P型阱105的材料进行掺杂以在NMOS结区域203中形成N型材料，来形成NMOS结区域203。此外，可以例如通过对N型阱115的若干部分进行掺杂以形成PMOS结区域，来形成这些PMOS结区域204。例如，根据PMOS器件的特性，可以例如通过如所述的关于用于形成P型阱105的P型材料的掺杂操作那样，对N型阱115的若干部分进行掺杂，以在PMOS结区域204中形成P型材料。
此外，如上面所述的，根据实施例，在结区域中可以包括或者结合相应的尖端注入。例如，NMOS结区域203可以还包括附加的N型掺杂，例如将砷、磷和/或锑以对准沟道的角度注入到邻接NMOS栅电极130的NMOS结区域203中。同样。举例来说，PMOS结区域204还可以包括附加的P型的有角度掺杂，例如将硼和/或铝注入到邻接PMOS栅电极132的PMOS结区域204中。
更具体的说，实施例包括通过利用磷掺杂P型阱105并且利用磷对邻接NMOS栅电极130的P型阱105区域进行进一步的后续掺杂以形成尖端注入，来形成NMOS结区域203。同样，实施例包括通过利用硼掺杂N型阱115并且利用硼对邻接PMOS栅电极132的N型阱115部分进行进一步的后续掺杂以形成P型尖端注入，来形成PMOS结区域204。
例如通过如上面所述的关于用于形成N型阱115的N型材料的掺杂操作那样进行掺杂，可以在形成NMOS隔片213之前或者之后利用尖端注入掺杂P型阱105的若干部分，以形成N型材料。类似地，图2示出了PMOS尖端注入204，其中可以例如通过对N型阱115的若干部分进行掺杂以形成这些尖端注入，来形成所述尖端注入204。举例来说，例如通过如上面所述的关于用于形成P型阱105的P型材料的掺杂操作那样进行掺杂，在形成PMOS隔片214之前或者之后对N型阱115的若干部分进行轻度掺杂，以形成P型材料。根据实施例，NMOS栅极隔离隔片213、PMOS栅极隔离隔片214、NMOS结区域203和/或PMOS结区域204的形成可以例如根据所需器件的特性，以任何适当的次序进行。NMOS结区域203和PMOS结区域204，以及可能额外包括的相应的尖端注入的形成的实施、尺寸和厚度(例如，深度)在本领域是公知的，因此在此不进行进一步的阐述。
图3示出了在形成PMOS结区域空洞之后的图1的半导体衬底。图3示出了第一PMOS结区域空洞340和第二PMOS结区域空洞360，其中所述第一PMOS结区域空洞340和第二PMOS结区域空洞360可以通过去除PMOS结区域204的一部分或者全部和/或N型阱115的若干部分(例如，诸如N型阱115邻接PMOS栅电极132的部分)来形成。根据实施例，在STI 110和器件的PMOS栅电极132下方的沟道的有效宽度之间的空间中的N型阱115中，第一PMOS结区域空洞340和第二PMOS结区域空洞360可以被形成在表面136的各个表面区域，并且可以被形成至各种尺寸(例如，诸如形成至如图3中所示的深度D、宽度W，延伸长度E，所述长度E没有示出，但垂直于图3的横截面视图)。例如，在实施例中，第一空洞340和第二空洞360可以被形成至范围为表面136之下50纳米和200纳米之间的深度D，并被形成至范围为90纳米和270纳米之间的宽度W。应该了解，在实施例中，宽度W可以根据栅极长度进行缩放，例如为栅极长度的一倍到三倍之间。此外，根据实施例，第一空洞340和第二空洞360可以被形成至范围为表面136之下20纳米和250纳米之间的深度，这样使得在第一空洞340和第二空洞360中的、与表面136不同面的(例如，如延伸到表面136之上的高度)的硅合金沉积提供这样一种PMOS器件，即该PMOS器件充分按照所需PMOS和/或CMOS结构(例如，诸如由在图6或者图7的右侧的器件所示的所需PMOS或者诸如由结构600或者700所示的所需CMOS)的特性工作。
例如，第一PMOS结区域空洞340和第二PMOS结区域空洞360可以通过如下的方法同时或者独立地形成，即通过如本领域公知的操作，图案化、刻蚀和/或凹入刻蚀(例如，诸如如上所述的用于将电极130和132的不需要的部分去除的步骤)至NMOS器件和PMOS器件的所需的各种尺寸和深度，因此在此将不进行进一步的描述。此外，实施例包括其中由衬底紧邻第一结区域(例如，诸如第一PMOS结区域空洞340)的表面定义出第一衬底侧壁表面342，衬底紧邻第二结区域(例如，诸如第二PMOS结区域空洞360)的表面定义出第二衬底侧壁表面362。
图4示出了在将硅合金材料沉积到PMOS结区域空洞(例如，诸如第一PMOS结区域空洞340和第二PMOS结区域空洞360)中之后的图1的半导体衬底。图4示出了硅合金材料470和硅合金材料480，其中所述硅合金材料470被沉积在第一PMOS结区域空洞340中，且所述硅合金材料480被沉积在第二PMOS结区域空洞360中，使得所得到的第一结区域的表面472与衬底的表面136为非同面的关系，并且使得所得到的第二结区域的表面482与衬底的表面136也为非同面的关系。硅合金材料470和480可以由合适的硅合金材料形成，其中所述合适的硅合金材料被分别沉积在第一PMOS结区域空洞340和第二PMOS结区域空洞360中，以在执行器件的过程中导致在硅合金材料470和硅合金材料480之间的N型阱材料115区域中的应变(strain)494(例如，诸如在可以被称为PMOS沟道的区域中的应变)。可以用于导致应变494的合适的硅合金材料包括如下材料中的一种或者多种：锗化硅(SiGe)、碳化硅(SiC)、硅化镍(NiSi)、硅化钛(TiSi2)、硅化钴(CoSi2)，并且可以利用硼和/或铝中的一种或者多种进行掺杂。例如，硅合金材料470和480可以包括具有不同于N型阱115的衬底材料的晶格间距的硅合金晶格间距的材料。更具体的说，在PMOS器件的操作中，硅合金材料470和480可以在阱材料中导致压缩应变，或者在N型阱115的区域中在应变494处导致压缩应变，其中所述压缩应变是由具有比在此区域中的N型阱115的晶格间距更大的晶格间距的硅合金470和480导致的。
此外，根据实施例，如图所示，硅合金材料470和480具有高出衬底的顶表面(即表面136)的第一结区域的表面472和第二结区域的表面482。结区域和衬底表面之间的非同面的关系往往导致衬底表面之下的第一硅合金应变474和衬底表面之上的第一硅合金应变476，以及衬底表面之下的第二硅合金应变484和衬底表面之上的第二硅合金应变486，其中的任何一种应变或者全部应变都对应变494有贡献。例如，硅合金材料470和/或480所沉积的厚度(例如，长度L加上深度D得到至表面472和/或482的高度)可以通过沉积持续的时间和/或沉积浓度或者沉积操作的沉积速率来控制。此外，在实施例中，将被置于或者被沉积在第一结区域中的硅合金材料(例如，诸如硅合金材料470)在上方邻近地附着到第一衬底侧壁表面342上，并且将被置于或者被沉积在第二结区域中的硅合金材料(例如，诸如硅合金材料480)在上方邻近地附着到第二衬底侧壁表面362上。
因此，根据实施例，第一空洞340和第二空洞360可以在N型阱115之中被形成在表面136的合适的表面区域处，并被形成至各种尺寸和深度，足以来提供所需的操作应变474、476、484、486和/或494；包括依据所需的PMOS器件和/或CMOS结构(例如，诸如由在图6或者图7的右侧的器件所示的所需的PMOS器件或者诸如由结构600或者700所示的所需的CMOS结构)的特性所需的应变。因此，可以选择第一空洞340和第二空洞360的尺寸和深度、硅合金材料470和480以及表面472和482相对于表面136的非同面关系，以获得在应变494处的范围为0.1％和10％之间的压缩应变。具体的说，可以选择适当的设计，以在应变494处提供范围在0％和2％之间的或者0.5％和2.5％之间的压缩应变(例如，约1％的压缩应变)。应该了解，在实施例中，根据具有非同面关系的实施例，可以在应变494处获得足够的压缩应变，其中长度L处于几分之一埃和200纳米之间的范围中。
根据实施例，硅合金材料470和/或480可以通过例如选择性沉积、CVD沉积或者外延沉积，分别被形成或者沉积到第一PMOS结区域空洞340和/或第二PMOS结区域空洞360中。例如，单晶半导体膜的外延层可以被形成到单晶衬底上，其中该外延层具有与衬底材料相同的晶体特性，但是在掺杂剂的类型和浓度上不同。更具体的说，硅合金材料470和/或480可以通过选择性CVD沉积来形成，并且可以包括单晶硅合金的外延沉积，其中所述单晶硅合金具有与N型阱115的材料的晶体结构相同的晶体结构(例如，具有相同的晶体结构的意思是，如果N型阱115的材料具有例如100、110等的晶体级别(crystal grade)，则被沉积的硅合金具有诸如100、110等的相似或者相同级别的晶体级别)。
此外，根据实施例，可以通过掺杂硼的锗化硅(SiGe)的外延沉积，然后进行退火以将硼从锗化硅中去除来形成硅合金材料470和/或480。因此，一层Si1-xGex可以被生长在Si衬底的顶部，使得锗化硅具有比其上生长锗化硅的硅更大(例如，大4.2％)的体松弛晶格常数(bulk relaxedlattice constant)。在锗化硅键合到硅的区块(block)或多个区块处的所得到的不匹配位错或位错可以产生应变474、476、484、486和/或494。换句话说，锗原子被挤入到硅合金材料470和/或480的硅中，使得这些硅合金具有与N型阱115的硅材料相比不同的或者畸变的晶格间距，导致诸如压缩应变的应变494。
用于形成或者生长硅合金材料470和/或480的合适的工艺包括通过气相外延(VPE)、液相外延(LPE)或者固相外延(SPE)的硅处理工艺。例如，可用于硅的VPE的这种CVD工艺包括：(1)将反应物运输到衬底表面；(2)反应物被吸附在衬底表面上；(3)在表面上发生化学反应，导致膜和反应产物的形成；(4)反应产物从表面上解吸附；以及(5)将反应产物从表面上运走。
此外，硅合金的适当形成方法包括本领域公知为Type 1选择性外延沉积的选择性外延沉积、形成或生长。利用Type 1沉积，硅合金沉积将仅仅发生在氧化物膜的开口之中的裸露的硅衬底上，即便在氧化物上生长的话也极少。因此，在如图4中示出的实施例中，例如，硅合金材料470和/或480被分别形成在空洞340和/或360(例如，包括PMOS结区域204)的表面上，但不形成在STI 110、栅极电介质120、PMOS栅极隔离隔片214或者PMOS栅电极132的表面上。此外，应该了解，在实施例中，硅合金材料(例如，诸如材料470和/或480)可以分别被形成在空洞340和/或360的表面上，以及被形成在STI 110、栅极电介质120、PMOS栅极隔离隔片214和/或PMOS栅电极132的表面上。具体的说，实施例包括利用下述硅源通过Type 1选择性外延沉积在适当温度下所形成的硅合金材料470和/或480，所述硅源包括下列材料中的一种或者多种：锗化硅(SiGe)、碳化硅(SiC)、硅化镍(NiSi)、硅化钛(TiSi2)、硅化钴(CoSi2)、卤化物如SiCl4、SiHCl3、SiHBr3和SiBr4。此外，如果存在氯化氢(HCl)、氯气(Cl2)，则SiH2Cl2、SiH4也可以用作硅源。
合适的选择性外延形成方法还包括Type 2选择性外延沉积，其中沉积的选择性是非决定性的。利用Type 2沉积，硅合金的形成和生长发生在裸露的硅衬底上，也发生在氧化物膜上，因此当进行此类型的沉积时，在形成于裸露硅衬底上的硅合金外延层和形成于氧化物膜上的硅合金的多晶硅层之间产生界面。此界面相对于膜生长方向的角度取决于衬底的结晶取向。因此，在如图4所示的实施例中，例如，硅合金材料470和/或480分别被形成在空洞340和/或360(例如，包括PMOS结区域204)的表面上，并且还可以被形成在STI 110、栅极电介质120、PMOS栅极隔离隔片214和/或PMOS栅电极132的表面上。具体的说，实施例包括利用SiH4、SiGe、SiC、NiSi、TiSi2和/或CoSi2作为硅源的Type 2选择性外延沉积。
因此，根据实施例，在形成之后，通过利用本领域公知的各种技术(例如，诸如上面描述的用于去除电极130和132的不需要的部分的技术)，硅合金材料470和/或480的不需要的部分被图案化和/或被刻蚀掉，因此在此不进行阐述。
因此，根据实施例，可以形成具有第一结区域的表面472和/或第二结区域的表面482的硅合金材料470和/或480，其中，所述第一结区域的表面472和/或第二结区域的表面482比衬底的顶表面(例如，诸如表面136)高出5纳米到150纳米的长度。例如，如图4所示，第一结区域的表面472和/或第二结区域的表面482可以延伸高出衬底的表面136 400埃到500埃(即，40-50纳米)之间的长度L，并且硅合金材料470和/或480可以如图4所示，延伸到N型阱115中至深度D，其中深度D为20纳米和250纳米之间的深度。此外，考虑了这样的实施例，其中，深度D约为120纳米，长度处于40纳米和50纳米之间的范围内。
此外，在实施例中，硅合金材料470和/或480可以是如上所述被沉积的，并随后根据所需PMOS器件的特性被掺杂以形成结区域。例如，在硅合金材料470和/或480的沉积之后，可以通过如上面所述的用于形成P型阱105的P型材料的掺杂操作那样对这些材料进行掺杂，来对这些材料中的一种或两种进行掺杂。因此，例如，硅合金材料470和/或480可以被形成为、或者可以被掺杂为、或者增加它们的极性成为带正电性(P型)结区域材料。因而，考虑了硅合金材料470可以是与硅合金材料480相同的或者不同的材料，并且可以与硅合金材料480进行相同的或者不同的掺杂。因此，根据实施例，硅合金材料470和480可以包括由外延层的选择性CVD沉积所形成的锗化硅，具有120纳米的深度D和高于表面136的50纳米的长度L，并且接着在沉积之后利用硼进行掺杂。
结果，硅合金材料470和/或480可以被选择为这样类型的材料，即所述材料根据所需的PMOS和/或CMOS结构(例如，诸如由在图6或者图7的右侧的器件所示的所需的PMOS，或者诸如由结构600或者700所示的所需的CMOS)的特性，被适当地掺杂，处于具有适当尺寸的结区域空洞中，和/或延伸到高于表面136的长度L，使得其足以产生或者提供所需的应变474、476、484、486和/或494。
此外，根据实施例，到第一结区域的表面472的长度L和/或到第二结区域的表面482的长度可以包括硅化物层，和/或可以由高于表面136的附加长度补足(如图所示)并包括硅化物材料层。例如，图5示出了在NMOS器件和PMOS器件的扩散区域和栅电极上形成硅化物层之后的图1的衬底。分别在NMOS结区域203、NMOS栅电极130、PMOS结区域(例如，诸如硅合金材料470和/或480的部分或者全部，以及没有或者某些PMOS结区域204)和PMOS栅电极132之中、之上或者之中以及之上形成NMOS结硅化物层523、NMOS栅极硅化物层513、PMOS结区域硅化物层524和PMOS栅极硅化物层514。根据所需PMOS器件和/或CMOS结构的特性，硅化物层523、513、524和/或514可以由相同的或者各种不同的适当的硅化物材料和/或通过相同的或者各种不同的适当的操作形成，以提供适当的表面，用于耦合到被形成到其上的电接触区。例如，硅化物层523、513、524和514中的一种或者多种可以通过如下的操作来形成，即溅射形成合适的硅化物材料的(例如，诸如镍(Ni)、钛(Ti)、钴(Co))覆层，并对硅化物材料进行退火，使其与任何暴露的硅进行反应，以形成合适的硅化物层(例如，诸如硅化镍(NiSi)、硅化钛(TiSi2)、和/或硅化钴(CoSi2))。在溅射形成合适的硅化物材料的覆层之后，例如通过去除任何未反应的硅化物材料(例如，诸如任何未反应的镍、钛和/或钴)，可以刻蚀掉不需要的部分(例如，诸如上述用于去除电极130的不需要的部分那样)。
根据实施例，硅化物材料层可以沿着结构500(例如，诸如CMOS结构的NMOS器件503和PMOS器件504)的整个暴露表面进行沉积，并被加热，使得硅化物材料部分地扩散到整个表面的选定部分中。因此，考虑到了硅化物材料层523、513、524和/或514可以分别消耗NMOS结区域203、NMOS栅电极513、硅合金材料570和580、和/或PMOS栅电极514的一部分。更具体的说，如图5所示，硅化物材料层523、513、524和514可以包含硅化镍，所述硅化镍从表面472和482开始并向下延伸，消耗约20纳米的硅合金材料470和480。但是，硅化物层524和514应该被这样形成，使得这些硅化物层的形成或者随后的操作不会导致硅化物524和514短路(例如，诸如通过影响长度L或者表面高度570、580，和/或影响硅化物514的高度，使得硅化物524和硅化物514短路)。适当的硅化物层的形成的实施、尺寸和厚度(例如，深度和高度)在本领域是公知的，因此在此不进行进一步的描述。
图6示出了在NMOS器件和PMOS器件上方形成保形的刻蚀停止层之后的图1的衬底。图6示出了覆盖NMOS器件603的暴露表面的NMOS保形刻蚀停止层663以及覆盖PMOS器件604的暴露表面的PMOS保形刻蚀停止层664。NMOS刻蚀停止层663和/或PMOS刻蚀停止层664可以通过本领域公知的相同的或者各种不同的适当的操作形成，和/或由相同的或者各种不同的适当的材料来形成，例如通过如下的方法来形成，即以适合于沉积这些材料的尺寸和厚度以及以适合于沉积这些材料的操作，来沉积、溅射沉积和/或生长氮化硅(Si3N4)、SiO2、PSG、SiC以及其他的合适材料，使得NMOS刻蚀停止层663和/或PMOS刻蚀停止层664下方的表面(例如，诸如其下方的硅化物层)被保护。
此外，根据实施例，NMOS刻蚀停止层663和/或PMOS刻蚀停止层664可以包括能够导致P型阱材料105的区域中的NMOS拉伸应变693的材料，拉伸应变693是由诸如由NMOS刻蚀停止层拉伸向量613、614和615所示出的NMOS刻蚀停止层的拉伸所贡献的。或者，可以选择导致N型阱115的区域中的PMOS拉伸应变694的刻蚀停止材料，所述拉伸应变694例如是由PMOS刻蚀停止拉伸向量623、624和625导致的拉伸应变。但是，当由于NMOS刻蚀停止层663的拉伸向量613、614和615的作用，P型阱材料的区域可能导致总的处于拉伸状态的沟道时，N型阱材料115的区域可能具有总的处于压缩状态下的沟道，其中可以由PMOS刻蚀停止层664的向量623、624和625造成的拉伸应变694被由压缩向量474、476、484和486导致的压缩应变494抵消了。此外，由于第一表面高度570和第二表面高度580延伸高于表面136，PMOS刻蚀停止层拉伸向量623和624产生更小的作用，并产生比NMOS拉伸应变693更小的PMOS拉伸应变694，因为向量623和624被所形成的或者所沉积的硅合金材料470和480推移到更加远离N型阱材料115的区域(例如，PMOS沟道)，其中所述硅合金材料470和480的表面570和580延伸高出表面136。刻蚀停止层663和/或664的形成的实施、尺寸和厚度在本领域是公知的，因此在此不进行进一步的描述。
图7示出了在从PMOS器件去除刻蚀停止层之后的图1的衬底。图7示出了这样的实施例，其中PMOS刻蚀停止层664已经被从PMOS器件703的表面的一个或者多个部分中去除了(例如，诸如是上述的用于去除电极130和132的不需要的部分的去除操作)。这样，可以例如通过图案化刻蚀、选择性刻蚀或者其他的适当去除技术，从PMOS表面747去除PMOS刻蚀停止层664，其中，所述PMOS表面747可以包括STI 110中的一个或者多个的表面、表面170、表面180、用于PMOS栅电极132的栅极隔离隔片的表面和/或PMOS栅电极硅化物514的表面。此外，PMOS刻蚀停止层664的去除可以沿着STI 110的表面，邻接STI 110的近端(例如，诸如由边缘749所示的)，或者邻接STI 110的末梢端(例如，诸如由边缘743所示的)。刻蚀停止层664的去除的实施、被去除的面积尺寸和被去除的厚度在本领域中是公知的，因此在此不进行进一步的描述。
根据实施例，PMOS刻蚀停止层664中的层厚度、面积中的足够或者选定的部分，和/或PMOS刻蚀停止层664的全部被去除，以减小或者消除已经被去除的PMOS刻蚀停止层664引起的任何拉伸应变或者拉伸应力。这样，N型阱115中的残余应变794将包括更多的沟道中的压缩应变，因为与向量474、476、484和486相关的应变很大程度上保持原样，同时与向量623、624、625相关的应变基本被去除了。
此外，实施例包括被形成在图4-7中所示的任何结构上方的电介质层(例如，诸如由SiO2、PSG、Si3N4和/或SiC以及各种其他的适用于所需CMOS结构的材料所形成的平坦化层间电介质(ILD))。被形成在图4-7中所示的任何结构上方的电介质层的形成的实施、尺寸和厚度在本领域是公知的，因此在此不进行进一步的描述。
图8是用于形成具有PMOS器件的CMOS结构的工艺的流程图，所述PMOS器件具有沉积在结区域中的硅合金材料，以使硅合金材料与衬底的表面是非同面的关系。在步骤810，在衬底上形成具有合适的阱、结区域、栅极电介质、栅电极、栅极隔离隔片和STI(例如，诸如图2中示出的)的CMOS结构的NMOS器件和PMOS器件。在步骤820，在邻接PMOS栅电极132的地方，PMOS结区域204以及很可能有N型阱115的一部分被去除至如所需的宽度和深度(例如，诸如图3中所示的)。例如，诸如通过如在本文中所述的刻蚀，可以形成第一和第二PMOS结区域空洞340和360。
在步骤830，硅合金材料被沉积或者形成在PMOS结区域中，使得第一结区域的表面和第二结区域的表面与衬底的表面处于非同面的关系(例如，如图4中所示出的)。例如，可以沉积具有与硅衬底(例如，N型阱115)不同晶格间距的锗化硅、掺杂锗化硅、碳化硅、硅碳、掺杂碳的硅，所述沉积步骤包括通过使用CVD、外延沉积和/或选择性沉积中的一种或者多种的操作的沉积。因此，对于诸如由404所示出的PMOS器件，可以沉积具有比衬底的晶格间距更大的晶格间距的硅合金，以在衬底中(例如，诸如在PMOS沟道中)提供压缩应变。
在另一方面，对于NMOS器件，实施例包括形成结构404，其中材料的电类型是相反的(例如，根据所期望的NMOS器件的特性所需要的，使得阱115是P型材料、栅电极132是N型材料等)。具有比硅衬底小的晶格间距的硅合金材料(例如，诸如碳化硅、硅碳和/或掺杂碳的硅)可以被沉积到第一和第二NMOS结区域空洞(例如，空洞340和360的NMOS等同物)之中，以在NMOS器件的沟道中引起拉伸应力或者拉伸应变(例如，通过产生由474、476、484、486和494所示的那些向量相对的向量)。
例如，衬底的一个表面可以定义出衬底的顶表面，(例如，如上所述的或者是PMOS器件实施例或者是NMOS器件实施例的)第一结区域的表面和第二结区域的表面高于衬底的顶表面。硅合金材料的沉积可以包括沉积所需要的足够厚度或者足够量的材料，以在衬底中(例如，诸如在器件的阱或者沟道的区域中)产生所需的应变(例如，拉伸应变或者压缩应变)。此外，硅合金材料的沉积可以包括以下浓度或类型的硅合金材料，即所述硅合金材料的硅合金晶格间距如所需要的不同于(大于或者小于)衬底材料的晶格间距，以在衬底中产生目标应变。此外，硅合金材料的沉积可以包括锗化硅、碳化硅中的一种或者多种的沉积，利用硼和/或铝中的一种或者多种掺杂所述锗化硅、碳化硅中的一种或者多种，以形成电正性电荷结区域材料。
在步骤840，硅化物层被形成在硅合金材料和栅电极上(例如，诸如图5中所示的)。例如，如图4中所示的，可以以本领域公知的方式，将镍、钛和/或钴沉积到暴露的表面上，使得镍、钛和/或钴与任何暴露的硅反应以形成硅化物，然后可以刻蚀掉任何未反应的部分。这样，硅化物层可能消耗硅合金材料和/或栅电极。
在步骤860，在器件的当前表面的上方形成刻蚀停止层(例如，诸如图6中所示的)。例如，在NMOS器件和PMOS器件上沉积足够的拉伸的氮化硅的保形层，以在NMOS沟道中产生压缩应变。此外，可以选择刻蚀停止层沉积的类型、厚度和/或方法，使得PMOS沟道中的合成拉伸应变不会超过来自所选定的硅合金沉积的压缩应变。
相应地，根据实施例，拉伸的刻蚀停止层可以被选择性地仅仅形成在CMOS结构的NMOS部分上方。或者，根据实施例，形成在CMOS结构上方的拉伸的刻蚀停止层可以随后被从CMOS结构的PMOS部分去除。
虽然图1至图8描述了其中具有NMOS器件和PMOS器件的CMOS结构的形成，但是实施例包括如上所述的PMOS器件部分(例如，诸如器件404、504、604和/或703)的形成而没有NMOS器件。因此，考虑了形成独立的单个PMOS器件、被耦合以形成不同于CMOS结构的器件的单个PMOS器件、多个耦合的PMOS器件或者其他的位于衬底上的合适的电路器件，其中可以应用上面的关于硅合金材料的描述，而所述硅合金材料被形成或者沉积在结区域中，使得硅合金的表面和衬底的表面处在非同面的关系中。
参照其具体实施例描述了本发明。但是，在不偏离如权利要求所阐述的本发明的更宽的精神和范围的情况下，可以对其进行各种修改和变化将是明显的。因此，说明书和附图应被认为是示意性的，而不是限制性的。
Claims (15)
1.一种装置，包括：
衬底；
第一器件，所述器件包括处于所述衬底表面上、在所述衬底的由第一阱所限定的区域中的栅电极，以及邻接所述第一器件的所述栅电极的位于所述衬底中的第一结区域和第二结区域；和
单晶硅合金材料，所述硅合金材料被置于所述第一结区域和所述第二结区域中的每一个之中，其中所述单晶硅合金材料的晶格间距不同于所述第一阱的材料的晶格间距，并且其中所述第一结区域的表面和所述第二结区域的表面与所述衬底的所述表面处在非同面的关系中；
第二器件，所述第二器件与所述第一器件互补，并包括由所述衬底的第二阱的材料的掺杂部分所限定的结区域，所述第二阱的所述材料的导电类型与所述第一阱的导电类型不同；以及
刻蚀停止层，所述刻蚀停止层保形地布置在所述衬底、所述第二器件上，但不布置在所述第一器件上，其中所述刻蚀停止层覆盖所述第二器件的暴露表面，并且引起所述第二器件中的拉伸应力。
2.如权利要求1所述的装置，其中所述衬底表面定义出所述衬底的顶表面，并且所述第一结区域的所述表面和所述第二结区域的所述表面高于所述衬底的所述顶表面。
3.如权利要求1所述的装置，其中所述第一结区域的所述表面和所述第二结区域的所述表面比所述衬底的顶表面高出范围为5纳米和150纳米之间的长度。
4.如权利要求3所述的装置，其中所述第一结区域和所述第二结区域定义出范围为30纳米深度和250纳米深度之间的低于所述衬底的所述表面的深度。
5.如权利要求1所述的装置，其中所述衬底处于由所述硅合金的硅合金晶格间距所引起的应变下。
6.如权利要求1所述的装置，其中所述硅合金的晶格间距大于所述衬底材料的晶格间距。
7.如权利要求1所述的装置，其中紧邻所述第一结区域的所述衬底的表面定义出第一衬底侧壁表面，且紧邻所述第二结区域的所述衬底的表面定义出第二衬底侧壁表面，并且被置于所述第一结区域中的所述硅合金材料被附着到所述第一衬底侧壁表面上，被置于所述第二结区域中的所述硅合金材料被附着到所述第二衬底侧壁表面上。
8.如权利要求1所述的装置，其中所述硅合金材料是由硅合金材料组成的外延层。
9.如权利要求1所述的装置，其中所述硅合金材料包含锗化硅(Siy- xGex)、碳化硅(Siy-xCx)、硅化镍(NiSi)、硅化钛(TiSi2)和硅化钴(CoSi2)中的一种。
10.如权利要求1所述的装置，还包含位于所述第一结区域的所述表面上、所述第二结区域的所述表面上和所述栅电极上的一个硅化物材料层，其中所述硅化物材料层包含硅化镍(NiSi)、硅化钛(TiSi2)和硅化钴(CoSi2)中的一种。
11.如权利要求10所述的装置，还包含位于所述硅化物材料层上的保形刻蚀停止材料层，其中所述刻蚀停止材料层包含二氧化硅(SiO2)、磷硅玻璃(PSG，磷掺杂SiO2)、氮化硅(Si3N4)和碳化硅(SiC)中的一种。
12.如权利要求11所述的装置，还包含位于所述保形刻蚀停止材料层上的电介质材料层，其中所述电介质材料层包含掺杂碳的氧化物(CDO)、立方氮化硼(CBN)、二氧化硅(SiO2)、磷硅玻璃(PSG)、氮化硅(Si3N4)、氟化硅玻璃(FSG)和碳化硅(SiC)中的一种。
13.一种装置，包括：
衬底；
第一器件，所述第一器件包括所述衬底表面上的栅电极，以及邻接所述栅电极的位于所述衬底中的第一结区域和第二结区域，所述第一结区域和所述第二结区域限定出处于所述衬底的第一阱中的沟道；
单晶硅合金材料，其晶格间距不同于所述衬底的所述第一阱的材料的晶格间距，所述硅合金材料被置于所述第一结区域和所述第二结区域中的每一个之中，使得所述第一结区域的表面和所述第二结区域的表面比所述衬底的顶表面高出足够的长度，以引起所述衬底的所述第一阱中的应变；
第二器件，所述第二器件与所述第一器件互补，并包括处于所述衬底的所述表面上的栅电极，以及由所述衬底的第二阱的材料的掺杂部分所限定的结区域，其中所述第二阱的所述材料的导电类型与所述第一阱的导电类型不同；以及
刻蚀停止层，所述刻蚀停止层保形地布置在所述衬底、所述第二器件上，但不布置在所述第一器件上，其中所述刻蚀停止层覆盖所述第二器件的暴露表面，并且引起所述第二器件中的拉伸应力。
14.如权利要求13所述的装置，其中所述衬底的所述第一阱包括具有负电荷的N型材料，并且其中所述硅合金材料包括具有正电荷的P型结区域材料。
15.如权利要求14所述的装置，其中所述硅合金是锗化硅，所述锗化硅的晶格间距大于所述N型材料的晶格间距，并且其中所述应变是压缩应变。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/608,870 | 2003-06-27 | ||
| US10/608,870 US20040262683A1 (en) | 2003-06-27 | 2003-06-27 | PMOS transistor strain optimization with raised junction regions |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1577890A CN1577890A (zh) | 2005-02-09 |
| CN100449780C true CN100449780C (zh) | 2009-01-07 |
Family
ID=33540701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100501872A Expired - Fee Related CN100449780C (zh) | 2003-06-27 | 2004-06-25 | 具有凸起的结区域的pmos晶体管 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US20040262683A1 (zh) |
| EP (2) | EP3392905B1 (zh) |
| KR (1) | KR100741238B1 (zh) |
| CN (1) | CN100449780C (zh) |
| AU (1) | AU2003297139A1 (zh) |
| SG (1) | SG153631A1 (zh) |
| TW (1) | TWI298948B (zh) |
| WO (1) | WO2005010982A1 (zh) |
Families Citing this family (128)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6830976B2 (en) * | 2001-03-02 | 2004-12-14 | Amberwave Systems Corproation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6982474B2 (en) | 2002-06-25 | 2006-01-03 | Amberwave Systems Corporation | Reacted conductive gate electrodes |
| US7358121B2 (en) | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
| US6921913B2 (en) * | 2003-03-04 | 2005-07-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel transistor structure with lattice-mismatched zone |
| US20070015344A1 (en) * | 2003-06-26 | 2007-01-18 | Rj Mears, Llc | Method for Making a Semiconductor Device Including a Strained Superlattice Between at Least One Pair of Spaced Apart Stress Regions |
| US7531828B2 (en) * | 2003-06-26 | 2009-05-12 | Mears Technologies, Inc. | Semiconductor device including a strained superlattice between at least one pair of spaced apart stress regions |
| US7456476B2 (en) | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
| US6909151B2 (en) | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
| US6936881B2 (en) | 2003-07-25 | 2005-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitor that includes high permittivity capacitor dielectric |
| US7078742B2 (en) | 2003-07-25 | 2006-07-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel semiconductor structure and method of fabricating the same |
| US6891192B2 (en) * | 2003-08-04 | 2005-05-10 | International Business Machines Corporation | Structure and method of making strained semiconductor CMOS transistors having lattice-mismatched semiconductor regions underlying source and drain regions |
| US20050035369A1 (en) * | 2003-08-15 | 2005-02-17 | Chun-Chieh Lin | Structure and method of forming integrated circuits utilizing strained channel transistors |
| US20050035410A1 (en) * | 2003-08-15 | 2005-02-17 | Yee-Chia Yeo | Semiconductor diode with reduced leakage |
| US7112495B2 (en) | 2003-08-15 | 2006-09-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit |
| US7071052B2 (en) * | 2003-08-18 | 2006-07-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resistor with reduced leakage |
| US6906360B2 (en) * | 2003-09-10 | 2005-06-14 | International Business Machines Corporation | Structure and method of making strained channel CMOS transistors having lattice-mismatched epitaxial extension and source and drain regions |
| US7303949B2 (en) * | 2003-10-20 | 2007-12-04 | International Business Machines Corporation | High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture |
| US7888201B2 (en) | 2003-11-04 | 2011-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors |
| US7247534B2 (en) * | 2003-11-19 | 2007-07-24 | International Business Machines Corporation | Silicon device on Si:C-OI and SGOI and method of manufacture |
| US6989322B2 (en) * | 2003-11-25 | 2006-01-24 | International Business Machines Corporation | Method of forming ultra-thin silicidation-stop extensions in mosfet devices |
| US7545001B2 (en) * | 2003-11-25 | 2009-06-09 | Taiwan Semiconductor Manufacturing Company | Semiconductor device having high drive current and method of manufacture therefor |
| US7105390B2 (en) * | 2003-12-30 | 2006-09-12 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
| US7268058B2 (en) | 2004-01-16 | 2007-09-11 | Intel Corporation | Tri-gate transistors and methods to fabricate same |
| US6921691B1 (en) * | 2004-03-18 | 2005-07-26 | Infineon Technologies Ag | Transistor with dopant-bearing metal in source and drain |
| CN1684246B (zh) * | 2004-03-30 | 2010-05-12 | 三星电子株式会社 | 低噪声和高性能电路以及制造方法 |
| US7154118B2 (en) * | 2004-03-31 | 2006-12-26 | Intel Corporation | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication |
| US7023018B2 (en) * | 2004-04-06 | 2006-04-04 | Texas Instruments Incorporated | SiGe transistor with strained layers |
| US7119404B2 (en) * | 2004-05-19 | 2006-10-10 | Taiwan Semiconductor Manufacturing Co. Ltd. | High performance strained channel MOSFETs by coupled stress effects |
| US7592678B2 (en) * | 2004-06-17 | 2009-09-22 | Infineon Technologies Ag | CMOS transistors with dual high-k gate dielectric and methods of manufacture thereof |
| US8399934B2 (en) * | 2004-12-20 | 2013-03-19 | Infineon Technologies Ag | Transistor device |
| US8178902B2 (en) | 2004-06-17 | 2012-05-15 | Infineon Technologies Ag | CMOS transistor with dual high-k gate dielectric and method of manufacture thereof |
| US7042009B2 (en) | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
| US7122435B2 (en) * | 2004-08-02 | 2006-10-17 | Texas Instruments Incorporated | Methods, systems and structures for forming improved transistors |
| US7348284B2 (en) | 2004-08-10 | 2008-03-25 | Intel Corporation | Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow |
| US7179696B2 (en) * | 2004-09-17 | 2007-02-20 | Texas Instruments Incorporated | Phosphorus activated NMOS using SiC process |
| US7071064B2 (en) * | 2004-09-23 | 2006-07-04 | Intel Corporation | U-gate transistors and methods of fabrication |
| US7332439B2 (en) | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
| US7422946B2 (en) | 2004-09-29 | 2008-09-09 | Intel Corporation | Independently accessed double-gate and tri-gate transistors in same process flow |
| US7361958B2 (en) * | 2004-09-30 | 2008-04-22 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
| US20060086977A1 (en) | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
| US7402872B2 (en) * | 2004-11-18 | 2008-07-22 | Intel Corporation | Method for forming an integrated circuit |
| US7344934B2 (en) | 2004-12-06 | 2008-03-18 | Infineon Technologies Ag | CMOS transistor and method of manufacture thereof |
| KR100678314B1 (ko) | 2004-12-15 | 2007-02-02 | 동부일렉트로닉스 주식회사 | 저접촉저항을 갖는 반도체 소자의 제조방법 |
| US7195985B2 (en) * | 2005-01-04 | 2007-03-27 | Intel Corporation | CMOS transistor junction regions formed by a CVD etching and deposition sequence |
| US7335959B2 (en) * | 2005-01-06 | 2008-02-26 | Intel Corporation | Device with stepped source/drain region profile |
| US7193279B2 (en) * | 2005-01-18 | 2007-03-20 | Intel Corporation | Non-planar MOS structure with a strained channel region |
| JP4369379B2 (ja) | 2005-02-18 | 2009-11-18 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
| US7518196B2 (en) | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| KR100703967B1 (ko) | 2005-02-28 | 2007-04-05 | 삼성전자주식회사 | 씨모스 트랜지스터 및 그 제조 방법 |
| JP4426988B2 (ja) * | 2005-03-09 | 2010-03-03 | 富士通マイクロエレクトロニクス株式会社 | ｐチャネルＭＯＳトランジスタの製造方法 |
| US7470972B2 (en) * | 2005-03-11 | 2008-12-30 | Intel Corporation | Complementary metal oxide semiconductor integrated circuit using uniaxial compressive stress and biaxial compressive stress |
| US20060202266A1 (en) | 2005-03-14 | 2006-09-14 | Marko Radosavljevic | Field effect transistor with metal source/drain regions |
| US7160781B2 (en) * | 2005-03-21 | 2007-01-09 | Infineon Technologies Ag | Transistor device and methods of manufacture thereof |
| US7361538B2 (en) * | 2005-04-14 | 2008-04-22 | Infineon Technologies Ag | Transistors and methods of manufacture thereof |
| WO2006111888A1 (en) * | 2005-04-20 | 2006-10-26 | Koninklijke Philips Electronics N.V. | A strained integrated circuit and a method of manufacturing the same |
| US7858481B2 (en) | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
| US7547637B2 (en) | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
| US7579617B2 (en) * | 2005-06-22 | 2009-08-25 | Fujitsu Microelectronics Limited | Semiconductor device and production method thereof |
| JP4984665B2 (ja) * | 2005-06-22 | 2012-07-25 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
| US8105908B2 (en) * | 2005-06-23 | 2012-01-31 | Applied Materials, Inc. | Methods for forming a transistor and modulating channel stress |
| DE102005030583B4 (de) | 2005-06-30 | 2010-09-30 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung von Kontaktisolationsschichten und Silizidgebieten mit unterschiedlichen Eigenschaften eines Halbleiterbauelements und Halbleiterbauelement |
| US7279375B2 (en) * | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
| CN100463143C (zh) * | 2005-07-07 | 2009-02-18 | 中芯国际集成电路制造(上海)有限公司 | 具有氧化物间隔层的应变源漏cmos的集成方法 |
| CA2612127A1 (en) * | 2005-07-15 | 2007-01-25 | Mears Technologies, Inc. | Semiconductor device including a strained superlattice between at least one pair of spaced apart stress regions and associated methods |
| US7902008B2 (en) * | 2005-08-03 | 2011-03-08 | Globalfoundries Inc. | Methods for fabricating a stressed MOS device |
| US7642607B2 (en) * | 2005-08-10 | 2010-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS devices with reduced recess on substrate surface |
| US7402875B2 (en) * | 2005-08-17 | 2008-07-22 | Intel Corporation | Lateral undercut of metal gate in SOI device |
| US7470943B2 (en) * | 2005-08-22 | 2008-12-30 | International Business Machines Corporation | High performance MOSFET comprising a stressed gate metal silicide layer and method of fabricating the same |
| DE102005041225B3 (de) * | 2005-08-31 | 2007-04-26 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung vertiefter verformter Drain/Source-Gebiete in NMOS- und PMOS-Transistoren |
| US20070052036A1 (en) * | 2005-09-02 | 2007-03-08 | Hongfa Luan | Transistors and methods of manufacture thereof |
| US8188551B2 (en) | 2005-09-30 | 2012-05-29 | Infineon Technologies Ag | Semiconductor devices and methods of manufacture thereof |
| US20070052037A1 (en) * | 2005-09-02 | 2007-03-08 | Hongfa Luan | Semiconductor devices and methods of manufacture thereof |
| US8003470B2 (en) * | 2005-09-13 | 2011-08-23 | Infineon Technologies Ag | Strained semiconductor device and method of making the same |
| US7479421B2 (en) | 2005-09-28 | 2009-01-20 | Intel Corporation | Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby |
| US20070090416A1 (en) | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
| US7947546B2 (en) * | 2005-10-31 | 2011-05-24 | Chartered Semiconductor Manufacturing, Ltd. | Implant damage control by in-situ C doping during SiGe epitaxy for device applications |
| US7462538B2 (en) * | 2005-11-15 | 2008-12-09 | Infineon Technologies Ag | Methods of manufacturing multiple gate CMOS transistors having different gate dielectric materials |
| US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
| US7495290B2 (en) * | 2005-12-14 | 2009-02-24 | Infineon Technologies Ag | Semiconductor devices and methods of manufacture thereof |
| US7718500B2 (en) * | 2005-12-16 | 2010-05-18 | Chartered Semiconductor Manufacturing, Ltd | Formation of raised source/drain structures in NFET with embedded SiGe in PFET |
| US8101485B2 (en) | 2005-12-16 | 2012-01-24 | Intel Corporation | Replacement gates to enhance transistor strain |
| US7510943B2 (en) * | 2005-12-16 | 2009-03-31 | Infineon Technologies Ag | Semiconductor devices and methods of manufacture thereof |
| JP5092754B2 (ja) | 2006-02-08 | 2012-12-05 | 富士通セミコンダクター株式会社 | ｐチャネルＭＯＳトランジスタおよび半導体装置 |
| US20070238236A1 (en) * | 2006-03-28 | 2007-10-11 | Cook Ted Jr | Structure and fabrication method of a selectively deposited capping layer on an epitaxially grown source drain |
| US20070246776A1 (en) * | 2006-04-20 | 2007-10-25 | Synopsys, Inc. | Stress engineering for cap layer induced stress |
| US7541239B2 (en) * | 2006-06-30 | 2009-06-02 | Intel Corporation | Selective spacer formation on transistors of different classes on the same device |
| DE102006035666B3 (de) * | 2006-07-31 | 2008-04-17 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Ausbilden einer Halbleiterstruktur |
| US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
| US20080050898A1 (en) * | 2006-08-23 | 2008-02-28 | Hongfa Luan | Semiconductor devices and methods of manufacture thereof |
| DE102006046375B4 (de) * | 2006-09-29 | 2011-02-17 | Advanced Micro Devices, Inc., Sunnyvale | Feldeffekttransistor mit einer verspannten dielektrischen Schicht auf der Grundlage einer(-) Bauteiltopographie sowie Halbleiterbauelement bzw. Verfahren zur Herstellung eines Feldeffekttransistors |
| US8008157B2 (en) * | 2006-10-27 | 2011-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS device with raised source and drain regions |
| US20080124874A1 (en) * | 2006-11-03 | 2008-05-29 | Samsung Electronics Co., Ltd. | Methods of Forming Field Effect Transistors Having Silicon-Germanium Source and Drain Regions |
| KR100773359B1 (ko) * | 2006-11-20 | 2007-11-05 | 삼성전자주식회사 | 높은 이동도를 갖는 트랜지스터들의 제조방법 및 그에 의해제조된 트랜지스터들 |
| US8558278B2 (en) | 2007-01-16 | 2013-10-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained transistor with optimized drive current and method of forming |
| JP5100137B2 (ja) * | 2007-01-26 | 2012-12-19 | 株式会社東芝 | 半導体装置の製造方法および半導体装置 |
| US8536619B2 (en) | 2007-02-05 | 2013-09-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained MOS device and methods for forming the same |
| US7572706B2 (en) * | 2007-02-28 | 2009-08-11 | Freescale Semiconductor, Inc. | Source/drain stressor and method therefor |
| US8569837B2 (en) * | 2007-05-07 | 2013-10-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS devices having elevated source/drain regions |
| US7553717B2 (en) * | 2007-05-11 | 2009-06-30 | Texas Instruments Incorporated | Recess etch for epitaxial SiGe |
| US8450165B2 (en) | 2007-05-14 | 2013-05-28 | Intel Corporation | Semiconductor device having tipless epitaxial source/drain regions |
| US20080293192A1 (en) * | 2007-05-22 | 2008-11-27 | Stefan Zollner | Semiconductor device with stressors and methods thereof |
| KR101264113B1 (ko) * | 2007-07-16 | 2013-05-13 | 삼성전자주식회사 | 변형된 채널을 갖는 ｃｍｏｓ 소자 및 이의 제조방법 |
| JP2009043760A (ja) * | 2007-08-06 | 2009-02-26 | Toshiba Corp | 半導体装置 |
| US20090115060A1 (en) * | 2007-11-01 | 2009-05-07 | Infineon Technologies Ag | Integrated circuit device and method |
| JP5104373B2 (ja) * | 2008-02-14 | 2012-12-19 | 日本ゼオン株式会社 | 位相差板の製造方法 |
| US7943961B2 (en) | 2008-03-13 | 2011-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strain bars in stressed layers of MOS devices |
| US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
| US7808051B2 (en) | 2008-09-29 | 2010-10-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Standard cell without OD space effect in Y-direction |
| BRPI0914376A2 (pt) | 2008-10-29 | 2015-10-20 | Koninkl Philips Electronics Nv | dispositivo automatizado de rcp para comprimir ciclicamente o peito de um paciente |
| KR101561059B1 (ko) * | 2008-11-20 | 2015-10-16 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US8093665B2 (en) * | 2009-05-18 | 2012-01-10 | Macronix International Co., Ltd. | Semiconductor device and method for fabricating the same |
| US8487354B2 (en) * | 2009-08-21 | 2013-07-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for improving selectivity of epi process |
| US8405160B2 (en) * | 2010-05-26 | 2013-03-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-strained source/drain structures |
| US8558279B2 (en) * | 2010-09-23 | 2013-10-15 | Intel Corporation | Non-planar device having uniaxially strained semiconductor body and method of making same |
| US8236637B2 (en) * | 2010-09-29 | 2012-08-07 | International Business Machines Corporation | Planar silicide semiconductor structure |
| US8552503B2 (en) * | 2010-11-30 | 2013-10-08 | United Microelectronics Corp. | Strained silicon structure |
| US8482079B2 (en) * | 2011-06-15 | 2013-07-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of manufacturing the same |
| US8847319B2 (en) | 2012-03-09 | 2014-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy structure for multiple gate dielectric interface and methods |
| US8889501B2 (en) * | 2012-06-01 | 2014-11-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for forming MOS devices with raised source/drain regions |
| CN103779276A (zh) * | 2012-10-17 | 2014-05-07 | 中国科学院微电子研究所 | Cmos制造方法 |
| US9087716B2 (en) * | 2013-07-15 | 2015-07-21 | Globalfoundries Inc. | Channel semiconductor alloy layer growth adjusted by impurity ion implantation |
| US9231102B2 (en) * | 2013-08-29 | 2016-01-05 | Taiwan Semiconductor Manufacturing Company Limited | Asymmetric semiconductor device |
| US20150270134A1 (en) * | 2014-03-19 | 2015-09-24 | Qualcomm Incorporated | Methods of forming a metal-insulator-semiconductor (mis) structure and a dual contact device |
| KR102316220B1 (ko) * | 2014-11-14 | 2021-10-26 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US10998270B2 (en) | 2016-10-28 | 2021-05-04 | Intel Corporation | Local interconnect for group IV source/drain regions |
| CN108231766B (zh) * | 2016-12-14 | 2020-11-27 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| TWI836152B (zh) * | 2020-10-16 | 2024-03-21 | 鈺創科技股份有限公司 | 電晶體結構 |
| CN115377181A (zh) | 2021-05-21 | 2022-11-22 | 联华电子股份有限公司 | 半导体装置以及其制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270685A (ja) * | 1997-03-27 | 1998-10-09 | Sony Corp | 電界効果トランジスタとその製造方法、半導体装置とその製造方法、その半導体装置を含む論理回路および半導体基板 |
| US6214679B1 (en) * | 1999-12-30 | 2001-04-10 | Intel Corporation | Cobalt salicidation method on a silicon germanium film |
| JP2002237590A (ja) * | 2001-02-09 | 2002-08-23 | Univ Tohoku | Ｍｏｓ型電界効果トランジスタ |
| CN1095196C (zh) * | 1994-12-23 | 2002-11-27 | 英特尔公司 | 具有超浅端区的晶体管及其制造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5155571A (en) * | 1990-08-06 | 1992-10-13 | The Regents Of The University Of California | Complementary field effect transistors having strained superlattice structure |
| US6121100A (en) * | 1997-12-31 | 2000-09-19 | Intel Corporation | Method of fabricating a MOS transistor with a raised source/drain extension |
| JP4511092B2 (ja) * | 2000-12-11 | 2010-07-28 | セイコーエプソン株式会社 | 半導体素子の製造方法 |
| US6952040B2 (en) * | 2001-06-29 | 2005-10-04 | Intel Corporation | Transistor structure and method of fabrication |
| US7002223B2 (en) * | 2001-07-27 | 2006-02-21 | Samsung Electronics Co., Ltd. | Semiconductor device having elevated source/drain |
| US6621131B2 (en) * | 2001-11-01 | 2003-09-16 | Intel Corporation | Semiconductor transistor having a stressed channel |
| US6756633B2 (en) * | 2001-12-27 | 2004-06-29 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with horizontally oriented floating gate edges |
| US6492216B1 (en) * | 2002-02-07 | 2002-12-10 | Taiwan Semiconductor Manufacturing Company | Method of forming a transistor with a strained channel |
| KR100423904B1 (ko) * | 2002-03-26 | 2004-03-22 | 삼성전자주식회사 | 모스 트랜지스터에 접속되는 콘택을 가진 반도체 장치의제조방법 |
-
2003
- 2003-06-27 US US10/608,870 patent/US20040262683A1/en not_active Abandoned
- 2003-12-15 EP EP18176416.8A patent/EP3392905B1/en not_active Expired - Lifetime
- 2003-12-15 KR KR1020057024991A patent/KR100741238B1/ko not_active IP Right Cessation
- 2003-12-15 EP EP03817698.8A patent/EP1639636B1/en not_active Expired - Lifetime
- 2003-12-15 WO PCT/US2003/039913 patent/WO2005010982A1/en active Application Filing
- 2003-12-15 AU AU2003297139A patent/AU2003297139A1/en not_active Abandoned
- 2003-12-17 TW TW092135849A patent/TWI298948B/zh not_active IP Right Cessation
-
2004
- 2004-05-21 SG SG200402952-6A patent/SG153631A1/en unknown
- 2004-06-25 CN CNB2004100501872A patent/CN100449780C/zh not_active Expired - Fee Related
-
2006
- 2006-10-24 US US11/586,154 patent/US20070034945A1/en not_active Abandoned
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1095196C (zh) * | 1994-12-23 | 2002-11-27 | 英特尔公司 | 具有超浅端区的晶体管及其制造方法 |
| JPH10270685A (ja) * | 1997-03-27 | 1998-10-09 | Sony Corp | 電界効果トランジスタとその製造方法、半導体装置とその製造方法、その半導体装置を含む論理回路および半導体基板 |
| US6214679B1 (en) * | 1999-12-30 | 2001-04-10 | Intel Corporation | Cobalt salicidation method on a silicon germanium film |
| JP2002237590A (ja) * | 2001-02-09 | 2002-08-23 | Univ Tohoku | Ｍｏｓ型電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| AU2003297139A1 (en) | 2005-02-14 |
| EP1639636A1 (en) | 2006-03-29 |
| CN1577890A (zh) | 2005-02-09 |
| KR20060026447A (ko) | 2006-03-23 |
| TWI298948B (en) | 2008-07-11 |
| WO2005010982A1 (en) | 2005-02-03 |
| KR100741238B1 (ko) | 2007-07-19 |
| EP3392905A1 (en) | 2018-10-24 |
| EP1639636B1 (en) | 2019-03-27 |
| EP3392905B1 (en) | 2020-03-11 |
| US20070034945A1 (en) | 2007-02-15 |
| TW200501412A (en) | 2005-01-01 |
| SG153631A1 (en) | 2009-07-29 |
| US20040262683A1 (en) | 2004-12-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100449780C (zh) | 具有凸起的结区域的pmos晶体管 | |
| CN100429788C (zh) | 用于提高mos性能的引入栅极的应变 | |
| JP5283233B2 (ja) | 応力強化ｍｏｓトランジスタならびにその製造方法 | |
| US7372099B2 (en) | Semiconductor device and its manufacturing method | |
| US7332439B2 (en) | Metal gate transistors with epitaxial source and drain regions | |
| CN102074461B (zh) | 半导体装置及其制造方法 | |
| US6503833B1 (en) | Self-aligned silicide (salicide) process for strained silicon MOSFET ON SiGe and structure formed thereby | |
| CN102282657B (zh) | 通过cvd蚀刻与淀积顺序形成的cmos晶体管结区 | |
| US20090302395A1 (en) | Method of manufacturing a semiconductor device including epitaxially growing semiconductor epitaxial layers on a surface of semiconductor substrate | |
| US10943989B2 (en) | Gate to source/drain leakage reduction in nanosheet transistors via inner spacer optimization | |
| JP2010527153A (ja) | チップレス・エピタキシャルソース／ドレイン領域を有する半導体デバイス | |
| TW200818334A (en) | Semiconductor fabrication method, method of forming a strained semiconductor structure | |
| US20060008961A1 (en) | Method of forming MOS transistor having fully silicided metal gate electrode | |
| TWI387010B (zh) | 用於製造電晶體之方法 | |
| US20100096698A1 (en) | Stress enhanced transistor | |
| US7416949B1 (en) | Fabrication of transistors with a fully silicided gate electrode and channel strain | |
| CN102292811A (zh) | 具有外延成长的应力引发源极与漏极区的金氧半导体装置的制造方法 | |
| CN101346811A (zh) | 通过使用外延层减小三维晶体管的外电阻的方法和结构 | |
| US11532750B2 (en) | Semiconductor device and method of manufacture | |
| WO2015032279A1 (en) | Trench sidewall protection for selective epitaxial semiconductor material formation | |
| US6878592B1 (en) | Selective epitaxy to improve silicidation | |
| US20070066023A1 (en) | Method to form a device on a soi substrate | |
| KR101204709B1 (ko) | 반도체 소자의 제조 방법 | |
| US9953873B2 (en) | Methods of modulating the morphology of epitaxial semiconductor material |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CI01 | Correction of invention patent gazette |
Correction item: Inventor Correct: Zawadzki Keith False: Zawadzki Keith Number: 6 Volume: 21 |
|
| CI02 | Correction of invention patent application |
Correction item: Inventor Correct: Zawadzki Keith False: Zawadzki Keith Number: 6 Page: The title page Volume: 21 |
|
| COR | Change of bibliographic data |
Free format text: CORRECT: INVENTOR; FROM: KEANE E ZAWACIJI TO: KARL OLYMPUS |
|
| ERR | Gazette correction |
Free format text: CORRECT: INVENTOR; FROM: KEANE E ZAWACIJI TO: KARL OLYMPUS |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090107 Termination date: 20170625 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |