KR102316220B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는 제 1 도전형의 웰 불순물층을 포함하는 반도체 기판; 상기 웰 불순물층 상의 게이트 전극; 상기 반도체 기판의 상부면과 이격되어 상기 웰 불순물층 내에 형성된 제 1 도전형의 채널 불순물층; 상기 게이트 전극과 상기 채널 불순물층 사이에 배치되는 제 1 도전형의 채널 영역; 및 상기 게이트 전극 양측 상기 웰 불순물층 내에 형성된 제 2 도전형의 소오스 및 드레인 영역들을 포함하되, 상기 채널 불순물층에서 제 1 도전형의 불순물 농도는 상기 채널 영역에서 제 1 도전형의 불순물 농도보다 클 수 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 전기적 특성이 보다 향상된 모오스 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 이러한 반도체 장치는 고집적화됨에 따라 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 따라서, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본원 발명이 해결하고자 하는 과제는 고집적 및 전기적 특성이 향상된 반도체 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 고집적 및 전기적 특성이 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치는 제 1 도전형의 웰 불순물층을 포함하는 반도체 기판; 상기 웰 불순물층 상의 게이트 전극; 상기 반도체 기판의 상부면과 이격되어 상기 웰 불순물층 내에 형성된 제 1 도전형의 채널 불순물층; 상기 게이트 전극과 상기 채널 불순물층 사이에 배치되는 제 1 도전형의 채널 영역; 및 상기 게이트 전극 양측 상기 웰 불순물층 내에 형성된 제 2 도전형의 소오스 및 드레인 영역들을 포함한다. 여기서, 상기 채널 불순물층에서 제 1 도전형의 불순물 농도는 상기 채널 영역에서 제 1 도전형의 불순물 농도보다 크고, 상기 소오스 및 드레인 영역들은 상기 채널 영역에 인접한 상부 부분과, 상기 채널 불순물층에 인접한 하부 부분을 포함하되, 상기 상부 부분에서의 불순물 농도는 상기 하부 부분에서의 불순물 농도와 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 소오스 및 드레인 영역들 상에서 상기 게이트 전극의 양 측벽들을 덮는 게이트 스페이서를 더 포함한다.
일 실시예에 따르면, 상기 채널 불순물층의 두께는 상기 채널 영역의 두께보다 클 수 있다.
일 실시예에 따르면, 상기 채널 영역과 상기 채널 불순물층은 동일한 결정 구조를 갖는 반도체 물질로 이루어질 수 있다.
일 실시예에 따르면, 상기 반도체 기판의 상면으로부터 상기 채널 불순물층 간의 거리는 상기 게이트 전극의 폭보다 작을 수 있다.
일 실시예에 따르면, 상기 반도체 기판의 상면으로부터 상기 채널 불순물층 간의 거리는 약 50nm 내지 80nm일 수 있다.
일 실시예에 따르면, 상기 채널 불순물층에서 상기 제 1 도전형의 불순물 농도는 약 1X1017 내지 1X1018 atom/㎤일 수 있다.
일 실시예에 따르면, 상기 채널 영역에서 상기 제 1 도전형의 불순물 농도는 약 1X1016 내지 1X1017 atom/㎤일 수 있다.
일 실시예에 따르면, 상기 채널 불순물층과 상기 채널 영역 사이에 배치되며, 탄소(C)를 포함하는 불순물 확산 방지층을 더 포함하되, 상기 불순물 확산 방지층은 상기 채널 불순물층과 다른 결정 구조를 가질 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치는 서로 교차하는 상기 워드 라인들과 상기 비트 라인들 사이에 각각 연결되는 메모리 셀들; 상기 비트 라인들과 연결되어 상기 메모리 셀들에 저장된 데이터를 센싱하는 감지 증폭기를 포함하되, 상기 감지 증폭기는 한 쌍의 모오스 트랜지스터들을 포함한다. 여기서, 상기 한 쌍의 모오스 트랜지스터들은, 반도체 기판 내에 형성된 제 1 도전형의 웰 불순물층; 상기 웰 불순물층 상에서 서로 이격된 게이트 전극들; 상기 게이트 전극들 양측의 상기 웰 불순물층 내에 형성된 제 2 도전형의 소오스 및 드레인 영역들; 상기 게이트 전극들 아래에 배치된 제 1 도전형의 채널 불순물층; 및 상기 게이트 전극들과 상기 채널 불순물층 사이에 배치된 제 1 도전형의 채널 영역을 포함하되, 상기 채널 불순물층에서 제 1 도전형의 불순물 농도는 상기 채널 영역에서 제 1 도전형의 불순물 농도보다 클 수 있다.
일 실시예에 따르면, 상기 채널 불순물층과 상기 채널 영역 사이에 배치되며, 탄소(C)를 포함하는 불순물 확산 방지층을 더 포함한다.
일 실시예에 따르면, 상기 소오스 및 드레인 영역들 상에서 상기 게이트 전극의 양 측벽들을 덮는 게이트 스페이서를 더 포함한다.
일 실시예에 따르면, 상기 소오스 및 드레인 영역들은 상기 채널 영역에 인접한 상부 부분과, 상기 채널 불순물층에 인접한 하부 부분을 포함하되, 상기 상부 부분에서의 불순물 농도는 상기 하부 부분에서의 불순물 농도와 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 반도체 기판의 상면으로부터 상기 채널 불순물층 간의 거리는 상기 게이트 전극의 폭보다 작을 수 있다.
일 실시예에 따르면, 상기 채널 불순물층의 두께는 상기 채널 영역의 두께보다 클 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판 내에 제 1 도전형의 웰 불순물층을 형성하는 것; 상기 반도체 기판의 표면으로부터 이격되도록 상기 웰 불순물층 내에 제 1 도전형의 채널 불순물층을 형성하는 것; 상기 채널 불순물층이 형성된 상기 웰 불순물층 상에 게이트 전극을 형성하는 것; 상기 게이트 전극 양측의 상기 웰 불순물층 내에 제 2 도전형의 소오스 및 드레인 영역들을 형성하는 것; 및 상기 소오스 및 드레인 영역들 상에서 상기 게이트 전극의 양측벽들을 덮는 게이트 스페이서를 형성하는 것을 포함한다. 여기서, 상기 채널 불순물층을 형성하는 것은, 상기 채널 불순물층과 상기 게이트 전극 사이에 상기 채널 불순물층의 불순물 농도보다 작은 불순물 농도를 갖는 제 1 도전형의 채널 영역을 정의하는 것을 포함하며, 상기 소오스 및 드레인 영역들은 상기 채널 영역에 인접한 상부 부분과 상기 채널 불순물층에 인접한 하부 부분에서 실질적으로 동일한 불순물 농도를 가질 수 있다.
일 실시예에 따르면, 상기 채널 불순물층을 형성하기 전에, 프리 비정질화 이온주입(pre-amorphous implantation) 공정을 수행하여 탄소(C) 및 게르마늄(Ge)을 포함하는 불순물 확산 방지층을 형성하는 것을 더 포함하되, 상기 불순물 확산 방지층은 상기 채널 불순물층과 상기 채널 영역 사이에 형성될 수 있다.
일 실시예에 따르면, 상기 채널 불순물층에서 상기 제 1 도전형의 불순물 농도는 약 1X1017 내지 1X1018 atom/㎤일 수 있다.
일 실시예에 따르면, 상기 채널 불순물층은 상기 반도체 기판의 표면으로부터 약 50nm 내지 80nm 이격되어 형성될 수 있다.
일 실시예에 따르면, 상기 소오스 및 드레인 영역들을 형성하는 것은 상기 채널 불순물층 및 상기 채널 영역과 접하도록 제 2 도전형의 불순물들을 상기 웰 불순물층 내에 이온주입하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 모오스 트랜지스터의 문턱 접압을 조절하는 채널 불순물층이 반도체 기판의 표면으로부터 소정거리 이격되어 배치되므로, 반도체 기판의 표면과 인접한 부분에서 불순물들의 불규칙한 요동 현상에 의해 모오스 트랜지스터의 문턱 전압이 변동되는 것을 줄일 수 있다. 이와 동시에, 채널 불순물층에 고농도의 제 1 도전형 불순물들이 도핑되므로, 제 2 도전형의 소오스 및 드레인 영역들의 확산으로 인해 모오스 트랜지스터의 폭이 감소되는 것을 방지할 수 있다.
나아가, 한 쌍의 모오스 트랜지스터들에서, 게이트 전극들 아래에서 불순물들의 불규칙한 확산으로 인해 한 쌍의 모오스 트랜지스터들의 문턱 전압들의 차이가 발생하는 것을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 일 부분에서 불순물의 도핑 농도 프로파일을 나타내는 그래프이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 순서도이다.
도 5 내지 도 10은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 11은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 반도체 메모리 장치의 블록도이다.
도 12는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 감지 증폭기를 나타내는 회로도이다.
도 13은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 반도체 메모리 장치의 평면도이다.
도 14는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 반도체 메모리 장치의 단면도로서, 도 13의 I-I' 선, II-II'선, 및 III-III' 선을 따라 자른 단면이다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SRAM 장치의 회로도이다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템들을 간략히 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다 도 2는 본 발명의 일 실시예에 따른 반도체 장치의 일 부분에서 불순물의 도핑 농도 프로파일을 나타내는 그래프이다.
도 1 및 도 2를 참조하면, 반도체 장치는 반도체 기판(100), 게이트 전극(123), 게이트 전극(123) 양측의 소오스 및 드레인 영역들(130), 게이트 전극(123) 아래의 채널 영역(111), 및 채널 불순물층(113)을 포함할 수 있다.
상세히 설명하면, 반도체 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
웰 불순물층(110)은 반도체 기판(100) 내에 제 1 도전형의 불순물들을 이온주입하여 형성될 수 있다. 일 실시예에서, 반도체 장치가 NMOS 트랜지스터인 경우, 웰 불순물층(110)은 p형 불순물들을 이온주입하여 형성될 수 있다. 예를 들어, 웰 불순물층(110)에서 p형 불순물들(예를 들어, 보론(B))의 농도는 약 1X1016 내지 1X1018 atom/㎤일 수 있다. 이와 달리, 반도체 장치가 PMOS 트랜지스터인 경우, 웰 불순물층(110)은 n형 불순물들을 이온주입하여 형성될 수 있다.
활성 영역을 정의하는 소자 분리막(101)이 웰 불순물층(110) 내에 형성될 수 있다. 소자 분리막(101)은 HDP(High Density Plasma) 산화막, BPSG(boron-phosphor silicate glass)막, USG(Undoped Silicate Glass)막, 또는 SOG(Spin On Glass)막으로 이루어질 수 있다. 소자 분리막(101)의 상면은 반도체 기판(100)의 상면과 동일한 평면일 수 있으며, 반도체 기판(100)의 상면으로부터 돌출될 수도 있다.
게이트 전극(123)은 반도체 기판(100) 상에 활성 영역을 가로질러 배치될 수 있다. 일 실시예에 따르면, 한 쌍의 게이트 전극들(123)이 웰 불순물층(110) 상에 배치될 수 있다. 게이트 전극들(123)과 반도체 기판(100) 사이에 게이트 절연 패턴(121)이 개재될 수 있다.
게이트 전극들(123)은 도전 물질로 형성될 수 있으며, 배리어 금속막(미도시) 및 금속막(미도시)을 포함할 수 있다. 예를 들어, 배리어 금속막은 소정의 일함수를 갖는 도전성 물질로 형성될 수 있으며, 예를 들어, 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물과 같은 금속 질화막으로 형성될 수 있다. 금속막은 배리어 금속막보다 낮은 비저항을 갖는 물질들 중의 하나로 형성될 수 있다. 예를 들어, 금속막은 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 질화물들 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다.
게이트 절연 패턴(121)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연 패턴(121)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다. 이와 달리, 게이트 절연 패턴(121)은 반도체 기판(100)의 상부면을 열산화하여 형성된 열 산화막으로 형성될 수도 있다.
일 실시예에 따르면, 각각의 게이트 전극들(123) 아래에 제 1 도전형의 채널 영역(111) 및 채널 불순물층(113)이 배치될 수 있다. 채널 불순물층(113)은 게이트 절연 패턴(121)의 하부면과 이격되어 배치될 수 있으며, 채널 영역(111)은 게이트 절연 패턴(121)과 인접하게 배치될 수 있다. 즉, 채널 영역(111)은 채널 불순물층(113)과 게이트 절연 패턴(121) 사이에 위치할 수 있다.
채널 불순물층(113)은 제 1 도전형의 불순물들을 이온주입하여 형성될 수 있으며, 채널 불순물층(113) 내의 불순물 농도에 따라 모오스 트랜지스터의 문턱 전압을 조절할 수 있다. 일 실시예에 따르면, 채널 불순물층(113)에서 제 1 도전형의 불순물 농도는 도 2에 도시된 바와 같이, 채널 영역(111)에서 제 1 도전형의 불순물 농도보다 클 수 있다. 나아가, 일 실시예에서, 채널 불순물층(113) 내의 제 1 도전형의 불순물 농도는 웰 불순물층(110)에서 제 1 도전형의 불순물 농도보다 클 수 있다. 예를 들어, 제 1 도전형의 불순물 농도는 채널 불순물층(113)에서 최대값을 가질 수 있다.
일 실시예에서, 반도체 장치가 NMOS 트랜지스터인 경우, 채널 불순물층(113) 및 채널 영역(111)은 p형 불순물들을 이온주입하여 형성될 수 있다. 여기서, 채널 불순물층(113)은 제 1 불순물 농도를 가지며, 채널 영역(111)은 제 1 불순물 농도보다 작은 제 2 불순물 농도를 가질 수 있다. 예를 들어, 채널 불순물층(113)에서 p형 불순물들(예를 들어, 보론(B))의 농도는 약 1X1017 내지 1X1018 atom/㎤일 수 있다. 그리고, 채널 영역(111)에서 p형 불순물들(예를 들어, 보론(B))의 농도는 약 1X1016 내지 1X1017 atom/㎤일 수 있다. 이와 달리, 반도체 장치가 NMOS 트랜지스터인 경우, 채널 불순물층(113) 및 채널 영역(111)은 n형 불순물들을 이온 주입하여 형성될 수 있다. 예를 들어, 채널 불순물층(113)에서 n형 불순물들(예를 들어, 인(P))의 농도는 약 1X1016 내지 1X1017 atom/㎤일 수 있다. 채널 영역(111)에서 n형 불순물들(예를 들어, 인(P))의 농도는 약 1X1015 내지 1X1016 atom/㎤일 수 있다.
일 실시예에 따르면, 반도체 기판(100)의 상면으로부터 채널 불순물층(113) 간의 거리(D)는 게이트 전극(123)의 폭(Lc; 즉, 모오스 트랜지스터의 채널 길이)보다 작을 수 있다. 예를 들어, 게이트 전극(123)의 폭(Lc)는 약 50nm 내지 100nm일 수 있으며, 채널 불순물층(113)은 반도체 기판(100)의 표면으로부터 약 50nm 내지 80nm 이격되어 형성될 수 있다. 나아가, 채널 불순물층(113)의 두께(D2)는 채널 영역(111)의 두께(D1)보다 클 수 있다. 예를 들어, 채널 영역(111)의 두께(D1)는 약 50nm 내지 80nm일 수 있다. 그리고, 제 1 도전형의 불순물 농도는 반도체 기판(100)의 표면으로부터 약 50nm 내지 80nm의 깊이에서 최대값을 가질 수 있다.
실시예들에 따르면, 채널 불순물층(114)이 게이트 전극(123)과 소정 거리 이격되어 있으므로, 채널 불순물층(113)의 불순물들이 반도체 기판(100)의 표면으로 확산되는 것을 줄일 수 있다. 이와 동시에, 제 1 도전형의 불순물들의 농도가 채널 불순물층(113)에 비해 게이트 전극들(123)과 인접한 채널 영역(111)에서 낮으므로, 반도체 기판(100)의 표면에서 불순물들의 불규칙한 요동 현상(Random Dopant Fluctuation)이 발생하여, 모오스 트랜지스터의 문턱 전압이 변동되는 것을 줄일 수 있다. 이와 동시에, 채널 불순물층(113)에 고농도의 제 1 도전형 불순물들이 도핑되므로, 제 2 도전형의 소오스 및 드레인 영역들(130)의 확산으로 인해 모오스 트랜지스터의 채널 길이가 감소되는 것을 방지할 수 있다.
나아가, 도 1에 도시된 바와 같이, 반도체 기판(100) 상에 게이트 전극들(123)이 쌍으로 형성되는 경우, 게이트 전극들(123) 아래에서 불순물들의 불규칙한 확산으로 인해 한 쌍의 모오스 트랜지스터들의 문턱 전압들의 차이가 발생하는 것을 줄일 수 있다. 다시 말해, 한 쌍의 모오스 트랜지스터들에서 문턱 전압의 미스 매치(mismatch)를 방지할 수 있다.
게이트 전극들(123)의 양측벽들을 덮는 게이트 스페이서(125)가 소오스 및 드레인 영역들(130) 상에 배치될 수 있다. 게이트 스페이서(125)는 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질로 형성될 수 있다.
소오스 및 드레인 영역들(130)은 게이트 전극들(123) 양측의 웰 불순물층(110) 내에 배치될 수 있으며, 게이트 스페이서(125) 아래에 위치할 수 있다. 소오스 및 드레인 영역들(130)은 게이트 전극들(123)을 이온 주입 마스크로 이용하여 웰 불순물층(110) 내에 제 2 도전형의 불순물들을 이온주입하여 형성될 수 있다.
일 실시예에 따르면, 수평적으로 서로 이격된 소오스 및 드레인 영역들(130) 사이에서 채널 불순물층(113)과 채널 영역(111)이 배치될 수 있다. 즉, 소오스 및 드레인 영역들(130)은 채널 영역(111) 및 채널 불순물층(113)과 접하도록 형성될 수 있다. 즉, 소오스 및 드레인 영역들(130)은 채널 영역(111)에 인접한 상부 부분(130a)과, 채널 불순물층(114)에 인접한 하부 부분(130b)을 포함할 수 있다. 여기서, 채널 영역(111) 및 채널 불순물층(113)은 제 1 도전형의 불순물들을 포함하며, 소오스 및 드레인 영역들(130)은 제 2 도전형의 불순물들을 포함한다. 소오스 및 드레인 영역들(130)에서 제 2 도전형의 불순물 농도는 상부 부분(130a)과 하부 부분(130b)에서 실질적으로 동일할 수 있다. 예를 들어, 소오스 및 드레인 영역들의 상부 및 하부 부분들(130a, 130b)에서 제 2 도전형의 불순물 농도는 약 1X1020 내지 1X1021 atom/㎤일 수 있다. 그리고, 소오스 및 드레인 영역들(130)과 채널 불순물층(113)의 경계 부분에서 불순물 농도의 차이가 소오스 및 드레인 영역들(130)과 채널 영역(111)의 경계 부분에서 불순물 농도의 차이보다 작을 수 있다.
실시예들에 따르면, 모오스 트랜지스터의 채널 길이는 소오스 및 드레인 영역들(130) 간의 이격거리와 실질적으로 동일할 수 있다. 소오스 및 드레인 영역들(130)이 게이트 전극(123)의 일부분과 중첩되는 것을 줄임으로써 모오스 트랜지스터의 채널 길이를 확보할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 단면도이다. 설명의 간결함을 위해 일 실시예와 동일한 구성요소에 대한 설명은 생략하기로 한다.
도 3을 참조하면, 채널 불순물층(113)과 채널 영역(111) 사이에 탄소(C)를 포함하는 불순물 확산 방지층(112)이 배치될 수 있다. 불순물 확산 방지층(112) 내의 탄소 원자들은 채널 불순물층(113)에 고농도로 도핑된 불순물들이 채널 영역(111)으로 확산되는 것을 억제할 수 있다. 예를 들어, 불순물 확산 방지층(112) 내에서 탄소 농도는 약 1X1014 내지 1X1015 atom/㎤일 수 있다. 탄소 원자들은 불순물 확산 방지층(112) 아래에 도핑된 채널 불순물층(113) 내의 보론 원자들이 채널 영역(111)으로 확산되는 것을 억제할 수 있다. 나아가, 불순물 확산 방지층(112)은 게르마늄(Ge)을 더 포함할 수 있으며, 게르마늄(Ge)을 포함하는 불순물 확산 방지층(112)은 비정질 상태일 수 있다. 다시 말해, 불순물 확산 방지층(112)에서 결정 구조는 채널 영역(111) 및 채널 불순물층(113)의 결정 구조와 다를 수 있다. 이와 같이, 채널 영역(111)과 채널 불순물층(113) 사이에 격자 구조를 변형시킴으로써, 채널 불순물층(113) 내의 보론 원자들이 채널 영역(111)으로 확산되는 것을 보다 억제할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 순서도이다. 도 5 내지 도 10은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 4 및 도 5를 참조하면, 반도체 기판(100) 내에 제 1 도전형의 웰 불순물층(110)이 형성될 수 있다(S10).
일 실시예에 따르면, 반도체 기판(100)은 단결정 실리콘 기판일 수 있으며, 이와 달리 반도체 기판(100)은 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
웰 불순물층(110)은 반도체 기판(100) 내에 제 1 도전형의 불순물들(또는 도펀트)를 도핑하여 형성될 수 있다. 제 1 도전형의 불순물들은 보론(Boron)과 같은 p형 불순물들일 수 있다. 이와 달리, 제 1 도전형의 불순물들은 인(Phosphrous) 또는 아세닉(Arsenic)과 같은 n형 불순물들일 수 있다.
일 실시예에서, 웰 불순물층(110)은 반도체 기판(100)의 일부분을 노출시키는 마스크 패턴(105)을 형성한 후, 마스크 패턴(105)을 이온주입 마스크로 이용하는 이온주입 공정을 수행하여 형성될 수 있다. 일 실시예에서, 웰 불순물층(110)을 형성하기 위한 이온 주입 공정은 제 1 이온주입 에너지(예를 들어, 약 25~35keV)에서 수행될 수 있으며, 웰 불순물층(110) 내에서 불순물들(예를 들어, 보론(B))의 농도는 약 1X1016 내지 1X1018 atom/㎤일 수 있다.
도 4 및 도 6을 참조하면, 제 1 도전형의 웰 불순물층(110) 내에 불순물 확산 방지층(112)이 형성될 수 있다(S20).
일 실시예에 따르면, 불순물 확산 방지층(112)은 마스크 패턴(105)을 이온주입 마스크로 이용하여, 탄소(C) 또는 질소(N)와 같은 불순물들을 이온주입하여 형성될 수 있다. 탄소(C) 또는 질소(N)와 같은 불순물들은 이어서 진행되는 채널 불순물층(113) 내의 불순물들이 활성화(activation)되는 것 또는 불순물들이 반도체 기판(100) 표면으로 확산(diffusion)되는 것을 억제할 수 있다. 일 실시예에서, 탄소(C) 또는 질소(N)와 같은 불순물들의 농도는 약 1X1014 내지 1X1015 atom/㎤일 수 있다.
이에 더하여, 불순물 확산 방지층(112)을 형성하는 동안 탄소(C) 또는 질소(N)와 같은 불순물들과 함께, 반도체 기판(100)과 동일한 격자 구조를 갖는 Si 또는 Ge 불순물들이 도핑될 수 있다. 이러한 경우, 불순물 확산 방지층(112)은 게르마늄(Ge) 원자들 및 탄소 원자들을 포함할 수 있다. 이러한 불순물 확산 방지층(112)은 프리 비정질화 이온주입(pre-amorphous implantation) 공정을 수행하여 형성될 수 있으며, 이에 따라, 불순물 확산 방지층(112)에서 반도체 기판(100)은 비정질 상태를 가질 수 있다. 즉, 웰 불순물층(110)에서의 결정 구조와 불순물 확산 방지층(112)에서의 결정 구조가 다를 수 있다. 즉, 불순물 확산 방지층(112)에서 국소적으로 격자 결함들 및 격자 미스매치가 발생할 수 있다. 이로 인해 불순물 확산 방지층(112)은 후속 공정에서 형성되는 채널 불순물층(113) 내의 보론(B) 원자들이 확산되는 것을 억제할 수 있다.
계속해서, 도 4 및 도 6을 참조하면, 제 1 도전형의 웰 불순물층(110) 내에 제 1 도전형의 채널 불순물층(113)이 형성될 수 있다(S30).
채널 불순물층(113)은 웰 불순물층(110)과 동일한 제 1 도전형의 불순물들(또는 도펀트)를 도핑하여 형성될 수 있다. 제 1 도전형의 불순물들은 보론(Boron)과 같은 p형 불순물들일 수 있다. 이와 달리, 제 1 도전형의 불순물들은 인(Phosphrous) 또는 아세닉(Arsenic)과 같은 n형 불순물들일 수 있다.
일 실시예에서, 채널 불순물층(113)은 마스크 패턴(105)을 이온주입 마스크로 이용하는 이온주입 공정을 수행하여 형성될 수 있다. 채널 불순물층(113)을 형성하기 위한 이온주입 공정은 제 1 이온주입 에너지보다 작은 제 2 이온주입 에너지(예를 들어, 약 20~30keV)에서 수행될 수 있으며, 채널 불순물층(113) 내에서 불순물들의 농도는 웰 불순물층(110) 내에서 불순물들의 농도와 실질적으로 동일하거나 클 수 있다. 예를 들어, 채널 불순물층(113) 내에서 제 1 도전형의 불순물들(예를 들어, 보론)의 농도는 약 1X1017 내지 1X1018 atom/㎤일 수 있다.
고농도의 불순물들이 도핑된 채널 불순물층(113)은 반도체 기판(100)의 표면과 이격되어 형성될 수 있으며, 불순물들의 확산을 방지하기 위해 불순물 확산 방지층(112) 아래에서 최대 농도를 갖도록 이온주입 공정이 제어될 수 있다. 일 실시예에 따르면, 채널 불순물층(113)의 두께는 반도체 기판(100)의 표면으로부터 이격거리보다 클 수 있다. 채널 불순물층(113)은 반도체 기판(100)의 표면으로부터 약 50nm 내지 100nm 이격되어 형성될 수 있으며, 제 1 도전형의 불순물 농도는 반도체 기판(100)의 표면으로부터 약 50nm 내지 100nm의 깊이에서 최대값을 가질 수 있다. 이와 같이, 채널 불순물층(113)이 형성됨에 따라, 반도체 기판(100)의 표면과 채널 불순물층(113) 사이에 채널 불순물층(113)보다 낮은 불순물 농도를 갖는 채널 영역(111)이 정의될 수 있다. 예를 들어, 채널 영역(111)에서 제 1 도전형의 불순물들(예를 들어, 보론)의 농도는 약 1X1016 내지 1X1017 atom/㎤일 수 있다.
이와 같이 채널 불순물층(113)을 형성한 후, 반도체 기판(100) 상의 마스크 패턴(105)은 제거될 수 있다.
도 4 및 도 7을 참조하면, 활성 영역을 정의하는 소자 분리막(101)이 웰 불순물층(110) 내에 형성될 수 있다(S40).
소자 분리막(101)은 반도체 기판(100)에 활성 영역을 정의하는 트렌치를 형성한 후, 트렌치 내에 절연 물질을 매립하여 형성될 수 있다. 소자 분리막(101)은 산화막 및 질화막 라이너들과 매립 절연막을 포함할 수 있다. 일 실시예에서, 소자 분리막(101)은 웰 불순물층(110) 및 채널 불순물층(113)을 형성한 후에 형성되는 것으로 설명하였으나, 소자 분리막(101)은 웰 불순물층(110) 및 채널 불순물층(113)을 형성하기 전에 먼저 형성될 수도 있다.
도 4 및 도 8을 참조하면, 활성 영역이 정의된 웰 불순물층(110) 상에 게이트 절연 패턴(121) 및 게이트 전극(123)이 형성될 수 있다(S50).
게이트 절연 패턴(121) 및 게이트 전극(123)은 반도체 기판(100) 상에 게이트 절연막 및 게이트 도전막을 차례로 형성한 후, 게이트 절연막 및 게이트 도전막을 패터닝하여 형성될 수 있다.
게이트 절연 패턴(121)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연 패턴(121)은은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 전극(123)은 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물과 같은 금속 질화막 및 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈과 같은 금속막을 포함할 수 있다.
도 4 및 도 9를 참조하면, 게이트 전극(123) 양측의 웰 불순물층(110) 내에 소오스 및 드레인 영역들(130)이 형성될 수 있다(S60).
소오스 및 드레인 영역들(130)은 게이트 전극(123)을 이온주입 마스크로 이용하여 제 2 도전형의 불순물들을 이온 주입함으로써 형성될 수 있다. 소오스 및 드레인 영역들(130)에서 제 2 도전형 불순물들의 농도는 약 1X1020 내지 1X1021 atom/㎤일 수 있다.
소오스 및 드레인 영역들(130)을 형성하기 위한 이온주입 공정은, 제 2 이온주입 에너지와 실질적으로 동일하거나 큰 제 3 이온주입 에너지(예를 들어, 약 30~35 keV)에서 수행될 수 있다. 이에 따라, 소오스 및 드레인 영역들(130)은 채널 영역(111) 및 채널 불순물층(113)과 접할 수 있다. 그리고, 채널 영역(111)에 인접한 상부 부분에서 제 2 도전형의 불순물 농도와 채널 불순물층(113)에 인접한 하부 부분에서 제 2 도전형의 불순물 농도는 실질적으로 동일할 수 있다.
도 4 및 도 10을 참조하면, 소오스 및 드레인 영역들(130) 상에서 게이트 전극(123)의 양 측벽들을 덮는 게이트 스페이서(125)가 형성될 수 있다(S70).
게이트 스페이서(125)는 게이트 전극(123)이 형성된 반도체 기판(100) 상에 실질적으로 균일한 두께를 갖는 게이트 스페이서막을 형성한 후, 게이트 스페이서막을 전면 이방성 식각(즉, 에치백(etch-back))하여 형성될 수 있다. 게이트 스페이서(125)는 실리콘 산화막, 실리콘 산질화막, 및 실리콘 질화막과 같은 절연 물질로 형성될 수 있다.
일 실시예에 따르면, 게이트 스페이서(125)를 형성하기 전에, 소오스 및 드레인 영역들(130)이 형성되므로, 게이트 스페이서(125) 아래에 고농도의 소오스 및 드레인 영역들(130)이 위치할 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 반도체 메모리 장치의 블록도이다. 도 12는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 감지 증폭기를 나타내는 회로도이다.
도 11을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(1), 로우 디코더(2), 감지 증폭기(3), 컬럼 디코더(4), 및 제어 회로들을 포함할 수 있다.
메모리 셀 어레이(1)는 2차원적으로 또는 3차원적으로 배열되는 복수의 메모리 셀들(MC)을 포함한다. 메모리 셀들(MC)은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에 연결될 수 있다. 각각의 메모리 셀들(MC)은 데이터 저장 소자 및 선택 소자를 포함하며, 선택 소자와 데이터 저장 소자는 전기적으로 직렬로 연결될 수 있다. 데이터 저장 소자는 비트 라인(BL)과 선택 소자 사이에 연결되며, 선택 소자는 데이터 저장 소자와 워드 라인(WL) 사이에 연결될 수 있다. 선택 소자는 전계효과트랜지스터(FET)일 수 있으며, 데이터 저장 소자들은 캐패시터(capacitor) 또는 가변 저항체(variable resistor) 등으로 구현될 수 있다.
로우 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 메모리 셀 어레이(1)의 워드 라인들(WL) 중 어느 하나를 선택한다. 로우 디코더(2)에서 디코딩된 어드레스는 로우 드라이버(미도시)로 제공될 수 있으며, 로우 드라이버는 제어 회로들의 제어에 응답하여 소정의 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
감지 증폭기(3)는 컬럼 디코더(4)로부터 디코딩된 어드레스에 따라 선택된 비트라인과 기준 비트라인 사이의 전압 차이를 감지 및 증폭하여 출력한다.
컬럼 디코더(4)는 감지 증폭기(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 컬럼 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트라인들(BL) 중 어느 하나를 선택한다.
도 12를 참조하면, 감지 증폭기(3)는 한 쌍의 비트 라인들(BL, /BL) 사이에 연결된 제 1 구동부(3a) 및 제 2 구동부(3b)를 포함한다. 제 1 구동부(3a)는 한 쌍의 비트 라인들(BL) 사이에 직렬 연결된 PMOS 트랜지스터들(P1, P2)을 포함하며, 제 2 구동부(3b)는 한상의 비트 라인들(BL) 사이에 직렬 연결된 NMOS 트랜지스터들(N1, N2)을 포함한다.
상세하게, 제 1 비트라인(BL)의 전압레벨이 제 2 비트라인(/BL)의 전압레벨보다 높은 경우, 제 1 PMOS 트랜지스터(P1)와 제 2 NMOS 트랜지스터(N2)는 턴-온되고, 제 2 PMOS 트랜지스터(P2)와 제 1 NMOS 트랜지스터(N1)는 턴-오프될 수 있다. 이러한 경우 제 1 비트라인(BL)의 전압은 제 1 전원전압(VDD) 레벨로 증폭될 수 있으며, 제 2 비트 라인(/BL)의 전압은 제 2 전원전압(VSS) 레벨로 증폭될 수 있다.
이와 반대로, 제 2 비트라인(/BL)의 전압레벨이 제 1 비트라인(BL)의 전압레벨보다 높은 경우, 제 1 PMOS 트랜지스터(P1)와 제 2 NMOS 트랜지스터(N2)는 턴-오프되고, 제 2 PMOS 트랜지스터(P2)와 제 1 NMOS 트랜지스터(N1)는 턴-온될 수 있다. 이러한 경우 제 2 비트라인(/BL)의 전압은 제 1 전원전압(VDD) 레벨로 증폭될 수 있으며, 제 1 비트라인(BL)의 전압은 제 2 전원전압(VSS) 레벨로 증폭될 수 있다.
이와 같이 감지 증폭기(3)가 동작할 때, 한쌍의 비트 라인들(BL, /BL) 간의 미세 전위차를 정확히 센싱 증폭될 수 있어야 한다. 이를 위해서는 한 쌍의 PMOS 트랜지스터들(P1, P2)이 동일한 전기적 특성(예를 들어, 문턱 전압)을 가져야 하며, 한 쌍의 NMOS 트랜지스터들(N1, N2)이 동일한 전기적 특성(예를 들어, 문턱 전압)을 가져야 한다. 이를 위해, 감지 증폭기(3)를 구성하는 한 쌍의 NMOS 또는 PMOS 트랜지스터들에 도 1 또는 도 3을 참조하여 설명한 반도체 장치가 적용될 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 반도체 메모리 장치의 평면도이다. 도 14는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 반도체 메모리 장치의 단면도로서, 도 13의 I-I' 선, II-II'선, 및 III-III' 선을 따라 자른 단면이다.
도 13 및 도 14를 참조하면, 반도체 기판(100)은 제 1 영역(10) 및 제 1 영역(10) 둘레의 제 2 영역(20)을 포함한다. 일 실시예에 따르면, 제 1 영역(10)은 셀 어레이 영역일 수 있으며, 제 2 영역(20)은 주변 회로 영역일 수 있다.
실시예들에 따르면, 제 1 영역(10)의 반도체 기판(100) 상에 복수 개의 메모리 셀들(도 11의 MC 참조)을 포함하는 메모리 셀 어레이(도 11의 1 참조)가 배치될 수 있다. 메모리 셀 어레이(1)는 복수의 메모리 셀들(MC) 및 메모리 셀들(MC)과 전기적으로 연결된 복수 개의 워드 라인들(WL) 및 비트 라인들(BL)을 포함한다. 일 실시예에 따르면, 메모리 셀들(MC) 각각은 데이터 저장 소자(DS)를 포함할 수 있다. 예를 들어, 데이터 저장 소자는 하부 전극, 상부 전극, 및 이들 사이의 유전막을 포함하는 캐패시터일 수 있다. 이와 달리, 데이터 저장 소자는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 물질을 포함할 수 있다. 예를 들어, 가변 저항 소자는 적어도 하나의 자성 물질들을 포함하거나, 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 또 다른 예로, 데이터 저장 소자는 페로브스카이트(perovskite) 화합물들 또는 전이 금속 산화물들(transition metal oxide)을 포함할 수 있다.
제 2 영역(20)의 반도체 기판(100) 상에 로우 및 칼럼 디코더들(도 11의 2, 4 참조), 감지 증폭기(도 11의 3 참조), 및 컨트롤러(미도시) 등을 포함하는 주변 회로가 배치될 수 있다. 일 실시예에 따르면, 주변 회로는 메모리 셀 어레이(1)와 전기적으로 연결되는 모오스 트랜지스터들, 저항(resistor), 및 캐패시터(capacitor)를 포함할 수 있다.
일 실시예에 따르면, 제 1 영역(10)의 반도체 기판(100)에 셀 활성 영역들(102)을 정의하는 소자 분리막(101)이 형성될 수 있다. 여기서, 셀 활성 영역들(102)은 바(bar) 형태일 수 있으며, 셀 활성 영역들(102)의 장축이 워드 라인들(WL) 및 비트 라인들(BL)에 대해 대각선 방향으로 배치될 수 있다.
워드 라인들(WL)은 셀 활성 영역들(102)을 가로질러 배치될 수 있다. 일 실시예에서, 워드 라인들(WL)은 반도체 기판(100)의 표면으로부터 소정 깊이 리세스된 리세스 영역 내에 게이트 절연막을 개재하여 형성될 수 있다. 또한, 워드 라인들(WL)의 상면이 반도체 기판(100)의 상면보다 낮은 레벨에 위치할 수 있으며, 워드 라인(WL)이 형성된 리세스 영역 내에 절연 물질이 채워질 수 있다.
워드 라인들(WL) 양측의 셀 활성 영역들(102)에는 셀 소오스 및 드레인 영역들(103a, 103b)이 형성될 수 있다. 셀 소오스 및 드레인 영역들(103a, 103b)은 n형 또는 p형 불순물이 도핑된 불순물 영역일 수 있다. 이와 같이, 워드 라인들(WL) 및 셀 소오스 및 드레인 영역들(103a, 103b)을 형성함에 따라 반도체 기판(100)에는 복수 개의 모스 트랜지스터들이 형성될 수 있다.
비트 라인들(BL)은 제 1 영역(10)의 반도체 기판(100) 상에서 워드 라인들(WL)을 가로질러 배치될 수 있다. 비트 라인들(BL)과 반도체 기판(100) 사이에 층간 절연막이 개재될 수 있으며, 비트라인 콘택 플러그들(DC)이 층간 절연막을 관통하여 셀 소오스 영역들(103a)과 접속됨으로써, 비트 라인들(BL)이 셀 소오스 영역들(103a)과 전기적으로 연결될 수 있다.
매립 콘택 플러그들(BC)이 셀 드레인 영역들(103b)에 각각 접속될 수 있다. 나아가, 각각의 콘택 플러그들(BC) 상에 콘택 패드들(CP)이 형성될 수 있다. 콘택 패드들(CP)은 제 1 영역(10)의 제 2 층간 절연막(120) 상에 2차원적으로 배열되며, 콘택 패드들(CP)은 그 위에 형성되는 데이터 저장 소자와 콘택 플러그들(BC) 간의 접촉 면적을 증가시킬 수 있다. 각각의 콘택 패드들 상에 데이터 저장 소자(DS)가 배치될 수 있다.
나아가, 일 실시예에 따르면, 제 2 영역(20)의 반도체 기판(100)은 제 1 도전형의 불순물들이 도핑된 제 1 웰 불순물층(110a) 및 제 2 도전형의 불순물들이 도핑된 제 2 웰 불순물층(110b)을 포함할 수 있다. 제 2 영역(20)에서 소자 분리막(101)은 제 1 웰 불순물층(110a)에 제 1 활성 영역(102a)을 정의하며, 제 2 웰 불순물층(110b)에 제 2 활성 영역(102b)을 정의할 수 있다.
일 실시예에 따르면, 제 1 웰 불순물층(110a) 상에 감지 증폭기(도 12의 3 참조)를 구성하는 한 쌍의 NMOS 트랜지스터들(도 12의 N1, N2)이 형성될 수 있으며, 제 2 웰 불순물층(110ㅠ) 상에 감지 증폭기(도 12의 3 참조)를 구성하는 한 쌍의 PMOS 트랜지스터들(도 12의 P1, P2 참조)이 형성될 수 있다. 도 12를 참조하여 설명한 바와 같이, 한 쌍의 NMOS 및 PMOS 트랜지스터들은 제 1 영역(10)의 비트 라인들(BL)과 연결될 수 있다.
상세하게, 제 1 활성 영역(102a) 상에 한 쌍의 제 1 게이트 전극들(123a)이 배치될 수 있으며, 제 2 활성 영역(102b) 상에 한 쌍의 제 2 게이트 전극들(123b)이 배치될 수 있다.
앞에서 설명한 것처럼, 제 1 게이트 전극들(123a) 각각의 아래에 채널 영역(111) 및 채널 불순물층(113)이 배치될 수 있다. 채널 불순물층(113)은 고농도의 제 1 도전형 불순물들을 제 1 웰 불순물층(110a) 내에 이온 주입하여 형성될 수 있으며, 반도체 기판(100)의 표면으로 소정 거리 이격될 수 있다. 이에 따라, 제 1 게이트 전극들(123a)과 인접한 채널 영역(111)에서 불순물 농도는 채널 불순물층(113)에서 불순물 농도보다 작을 수 있다. 즉, 반도체 기판(100)의 표면에서 랜덤하게 불순물들이 확산되어 트랜지스터들의 문턱 전압이 변동되는 것을 줄일 수 있다.
나아가, 도 3을 참조하여 설명한 것처럼, 채널 영역(111)과 채널 불순물층(113) 사이에 불순물 확산 방지층(112)이 형성될 수 있다. 불순물 확산 방지층(112)은 탄소(C) 또는 질소(N)와 같은 불순물들을 포함할 수 있다. 이에 더하여, 불순물 확산 방지층(112)은 격자 결함들 또는 격자 미스매치를 유발하는 게르마늄(Ge)을 더 포함할 수도 있다.
이와 같이, 한 쌍의 제 1 게이트 전극들(123a) 아래에 반도체 기판(100)의 표면과 이격된 고농도의 채널 불순물층(113)을 형성함으로써, 채널 영역(11)의 표면에서 불순물들의 랜덤한 요동 현상으로 인해 한쌍의 트랜지스터들에서 문턱 전압 차이가 발생하는 것을 줄일 수 있다. 즉, 감지 증폭기(3)들에서 한 쌍의 NMOS 트랜지스터들의 문턱 전압들의 미스매치(mismatch)를 줄일 수 있다.
나아가, 제 1 게이트 전극들(123a) 양측에 제 2 도전형의 불순물들을 이온주입하여 제 1 소오스 및 드레인 영역들(130)이 형성될 수 있다. 제 1 소오스 및 드레인 영역들(130)은 채널 불순물층(113)과 접하도록 형성될 수 있다.
고농도의 제 1 소오스 및 드레인 영역들(130) 상에 제 1 게이트 전극들(123a)의 양 측벽들을 덮는 게이트 스페이서가 형성될 수 있다. 또한, 제 1 소오스 및 드레인 영역들(130)에 콘택 플러그들이 각각 접속될 수 있다.
이와 유사하게, 제 2 게이트 전극들(123b) 아래에도 채널 영역 및 채널 불순물층이 배치될 수 있으며, 제 2 게이트 전극들(123b) 아래에서 채널 영역 및 채널 불순물층은 제 2 도전형의 불순물들을 포함할 수 있다. 또한, 제 2 게이트 전극들(123b) 양측에 제 2 소오스 및 드레인 영역들이 형성될 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SRAM 장치의 회로도이다.
도 15를 참조하면, SRAM 소자에서 하나의 셀은 제 1 및 제 2 액세스 트랜지스터(Q1, Q2), 제 1 및 제 2 구동 트랜지스터(Q3, Q4) 및 제 1 및 제 2 부하 트랜지스터(Q5, Q6)로 구성된다. 이 때, 제 1 및 제 2 구동(풀-업) 트랜지스터(Q3, Q4)의 소스는 접지 라인(VSS)에 연결되며, 제 1 및 제 2 부하 트랜지스터(Q5, Q6)의 소스는 전원 라인(VDD)에 연결된다.
그리고, NMOS 트랜지스터로 이루어진 제 1 구동 트랜지스터(Q3)와 PMOS 트랜지스터로 이루어진 제 1 부하 트랜지스터(Q5)가 제 1 인버터(inverter)를 구성하며, NMOS 트랜지스터로 이루어진 제 2 구동 트랜지스터(Q4)와 PMOS 트랜지스터로 이루어진 제 2 부하 트랜지스터(Q6)가 제 2 인버터(inverter)를 구성한다.
제 1 및 제 2 인버터의 출력단은 제 1 액세스 트랜지스터(Q1)과 제 2 액세스 트랜지스터(Q2)의 소스와 연결된다. 또한 제 1 및 제 2 인버터들은 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결된다. 그리고, 제 1 및 제 2 액세스 트랜지스터들(Q1, Q2)의 드레인은 각각 제 1 및 제 2 비트 라인들(BL, /BL)이 연결된다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템들을 간략히 나타내는 블록도이다.
본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 16을 참조하면, 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다.
기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다.
인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제 1 도전형의 웰 불순물층을 포함하는 반도체 기판;
    상기 웰 불순물층 상의 게이트 전극;
    상기 반도체 기판의 상부면과 이격되어 상기 웰 불순물층 내에 도핑된 제 1 도전형의 불순물을 포함하는 채널 불순물층;
    상기 게이트 전극과 상기 채널 불순물층 사이에 배치되는 제 1 도전형의 채널 영역; 및
    상기 게이트 전극 양측에서 상기 웰 불순물층 내에 도핑된 제 2 도전형의 불순물들을 포함하는 소오스 및 드레인 영역들을 포함하되,
    상기 채널 불순물층에서 제 1 도전형의 불순물 농도는 상기 채널 영역에서 제 1 도전형의 불순물 농도보다 크고,
    상기 소오스 및 드레인 영역들은 상기 채널 영역에 인접한 상부 부분과, 상기 채널 불순물층에 인접하며 상기 웰 불순물층과 접하는 하부 부분을 포함하되, 상기 상부 부분에서의 불순물 농도는 상기 하부 부분에서의 불순물 농도와 동일한 반도체 장치.
  2. 제 1 항에 있어서,
    상기 소오스 및 드레인 영역들 상에서 상기 게이트 전극의 양 측벽들을 덮는 게이트 스페이서를 더 포함하되,
    상기 소오스 및 드레인 영역들은 상기 게이트 전극의 양측벽들에 정렬되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 채널 불순물층의 두께는 상기 채널 영역의 두께보다 큰 반도체 장치.
  4. 제 1 항에 있어서,
    상기 게이트 전극과 상기 채널 영역 사이의 게이트 절연 패턴을 더 포함하되,
    상기 게이트 절연 패턴의 폭은 상기 소오스 및 드레인 영역들 간의 거리와 동일한 반도체 장치.
  5. 제 1 항에 있어서,
    상기 반도체 기판의 상면으로부터 상기 채널 불순물층 간의 거리는 상기 게이트 전극의 폭보다 작은 반도체 장치.
  6. 제 1 항에 있어서,
    상기 반도체 기판의 상면으로부터 상기 채널 불순물층 간의 거리는 50nm 내지 80nm인 반도체 장치.
  7. 제 1 항에 있어서,
    상기 채널 불순물층에서 상기 제 1 도전형의 불순물 농도는 1X1017 내지 1X1018 atom/㎤인 반도체 장치.
  8. 제 1 항에 있어서,
    상기 채널 영역에서 상기 제 1 도전형의 불순물 농도는 1X1016 내지 1X1017 atom/㎤인 반도체 장치.
  9. 제 1 도전형의 웰 불순물층을 포함하는 반도체 기판;
    상기 웰 불순물층 상의 게이트 전극;
    상기 반도체 기판의 상부면과 이격되어 상기 웰 불순물층 내에 형성된 제 1 도전형의 채널 불순물층;
    상기 게이트 전극과 상기 채널 불순물층 사이에 배치되는 제 1 도전형의 채널 영역; 및
    상기 게이트 전극 양측 상기 웰 불순물층 내에 형성된 제 2 도전형의 소오스 및 드레인 영역들을 포함하되,
    상기 채널 불순물층에서 제 1 도전형의 불순물 농도는 상기 채널 영역에서 제 1 도전형의 불순물 농도보다 크고,
    상기 소오스 및 드레인 영역들은 상기 채널 영역에 인접한 상부 부분과, 상기 채널 불순물층에 인접한 하부 부분을 포함하되, 상기 상부 부분에서의 불순물 농도는 상기 하부 부분에서의 불순물 농도와 동일하고,
    상기 채널 불순물층과 상기 채널 영역 사이에 배치되며, 탄소(C)를 포함하는 불순물 확산 방지층을 더 포함하되, 상기 불순물 확산 방지층은 상기 채널 불순물층과 다른 결정 구조를 갖는 반도체 장치.
  10. 서로 교차하는 워드 라인들과 비트 라인들 사이에 각각 연결되는 메모리 셀들;
    상기 비트 라인들과 연결되어 상기 메모리 셀들에 저장된 데이터를 센싱하는 감지 증폭기를 포함하되,
    상기 감지 증폭기는 한 쌍의 모오스 트랜지스터들을 포함하고,
    상기 한 쌍의 모오스 트랜지스터들은,
    반도체 기판 내에 형성된 제 1 도전형의 웰 불순물층;
    상기 웰 불순물층 상에서 서로 이격된 제 1 및 제 2 게이트 전극들;
    상기 제 1 게이트 전극 일측에서 상기 웰 불순물층 내에 형성된 제 1 소오스/드레인 영역;
    상기 제 2 게이트 전극 타측에서 상기 웰 불순물층 내에 형성된 제 2 소오스/드레인 영역;
    상기 제 1 및 제 2 게이트 전극들 사이에서 상기 웰 불순물층 내에 형성된 제 3 소오스/드레인 영역;
    상기 제 1 게이트 전극 아래에 배치된 제 1 도전형의 제 1 채널 불순물층;
    상기 제 2 게이트 전극 아래에 배치된 제 1 도전형의 제 2 채널 불순물층;
    상기 제 1 게이트 전극과 상기 제 1 채널 불순물층 사이에 배치된 제 1 도전형의 제 1 채널 영역; 및
    상기 제 2 게이트 전극과 상기 제 2 채널 불순물층 사이에 배치된 제 1 도전형의 제 2 채널 영역을 포함하되,
    상기 제 1, 제 2, 및 제 3 소오스/드레인 불순물 영역들은 제 2 도전형의 불순물들을 포함하고,
    상기 제 1 채널 불순물층에서 제 1 도전형의 불순물 농도는 상기 제 1 채널 영역에서 제 1 도전형의 불순물 농도보다 크고,
    상기 제 2 채널 불순물층에서 제 1 도전형의 불순물 농도는 상기 제 2 채널 영역에서 제 1 도전형의 불순물 농도보다 큰 반도체 장치.
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