JP5652939B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP5652939B2
JP5652939B2 JP2010154846A JP2010154846A JP5652939B2 JP 5652939 B2 JP5652939 B2 JP 5652939B2 JP 2010154846 A JP2010154846 A JP 2010154846A JP 2010154846 A JP2010154846 A JP 2010154846A JP 5652939 B2 JP5652939 B2 JP 5652939B2
Authority
JP
Japan
Prior art keywords
implantation
region
threshold voltage
channel
halo
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010154846A
Other languages
English (en)
Other versions
JP2012019016A (ja
Inventor
明仁 榊谷
明仁 榊谷
今井　清隆
清隆 今井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2010154846A priority Critical patent/JP5652939B2/ja
Priority to US13/178,248 priority patent/US8389350B2/en
Publication of JP2012019016A publication Critical patent/JP2012019016A/ja
Application granted granted Critical
Publication of JP5652939B2 publication Critical patent/JP5652939B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28229—Making the insulator by deposition of a layer, e.g. metal, metal compound or poysilicon, followed by transformation thereof into an insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、半導体装置及び半導体装置の製造方法に関し、特にバラツキや特性を改善した半導体装置及び半導体装置の製造方法に関する。
９０ｎｍ世代以降の半導体プロセスにおいて、素子の微細化によりＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのＩｏｎ（オン電流）／Ｖｔｈ（閾値電圧）に代表されるトランジスタ特性のバラツキが非常に大きくなっている。その結果、このトランジスタ特性バラツキが、ＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）製造段階での性能歩留まりを大きく左右する、という状況となっている。また、ＬＳＩ回路設計段階でも、トランジスタ特性バラツキが非常に大きいことに対応しなければならず、設計期間の長期化及び開発コストの増大に繋がる。このように、トランジスタ特性バラツキが非常に大きくなることが、ＬＳＩの設計や製造において大きな障壁となっている。
特に、トランジスタ特性バラツキに大きく関与するランダムバラツキは、微細世代プロセスが進行するにつれ非常に大きな支配要素となっている。そのため、半導体製造に関わる各社は、このランダムバラツキの解明、及びランダムバラツキ低減に向けた試作・提案がいくつか報告されている（例えば、非特許文献１、２、３、４）。
このランダムバラツキは、Ｐｅｌｇｒｏｍ ｐｌｏｔで代表される基準式で表現される（非特許文献２、３）ことが分かっている。すなわち、この基準式によれば、このランダムバラツキは、トランジスタのＬｇ寸法（ゲート長）、Ｗｇ寸法（ゲート幅）、Ｔｉｎｖ（反転層膜厚：電気的膜厚）、Ｎｓｕｂ（ゲート下の不純物濃度）に依存する。また、近年この基準式をさらに標準化したＴａｋｅｕｃｈｉ ｐｌｏｔが報告されている（非特許文献３、４）。すなわち、この基準式によれば、先に挙げたＬｇ、Ｗｇ、Ｔｉｎｖ以外にＶｔｈ、Ｖｆｂ（フラットバンド電圧）に依存することが分かっている。
これら各基準式で示される依存傾向から考えると、微細化の進行に伴い、トランジスタのＬｇ寸法やＷｇ寸法がシュリンクされるにつれてランダムバラツキは増加する一方である。ただし、微細化の進行に伴い、Ｔｉｎｖは小さくなる（薄膜化される）ため、ランダムバラツキの増加を抑制できている。
しかし、微細化技術の発展に伴いＬＳＩ内に搭載するトラジスタ数も飛躍的に増大している。そのため、ＳＲＡＭマクロの場合、正規分布に従うことを前提としたランダムバラツキσ（標準偏差）を前世代よりも大きく見込む必要が生じる。その結果、回路設計上の動作マージン低下や歩留まり低下を引き起こしてしまうと危惧されている。そのため、近年の微細化世代においては、Ｔｉｎｖ以外の要素でランダムバラツキを低減できる手法が求められている。また、同時にランダムバラツキの低減に伴う特性変動や性能劣化を回避することが望ましい。
関連する技術として、特開２００６−５９８４３号公報に半導体装置とその製造方法が開示されている。その目的は、ＰＭＯＳＦＥＴにおいて、ショートチャネル効果を抑制でき、より微細なＰＭＯＳＦＥＴの動作を確保できるよう、ソース/ドレイン領域のエクステンション部のボロンの拡散を抑制することである。その半導体装置は、ｎウエル領域と、ゲート電極と、ボロン拡散領域と、拡散抑制元素拡散領域と、ｐ型不純物拡散領域とを有する。ｎウエル領域は、半導体基板に形成される。ゲート電極は、ｎウエル領域上に形成される。ボロン拡散領域は、ゲート電極の両端部の前記ｎウエルの表面層に形成される。拡散抑制元素拡散領域は、ボロン拡散領域より少なくとも前記ゲート電極下の横方向において前記ボロン拡散領域を包含する、フッ素、窒素、及び炭素からなる群から選択される少なくともいずれか一の拡散抑制元素が拡散される。ｐ型不純物拡散領域は、ボロン拡散領域より深く、かつ、横方向端部が前記ボロン拡散領域の横方向端部より前記ゲート電極端から離れた位置にある。
関連する技術として特開２００６−１２１０２５号公報（ＵＳ２００６０６８５５６（Ａ１））に半導体装置及びその製造方法が開示されている。その目的は、チャネル拡散層における不純物濃度プロファイルを急峻で且つ浅接合化することによって短チャネル効果を抑制すると共に、十分な活性化濃度を有する低抵抗なチャネル拡散層によって高駆動力を維持することである。この半導体装置は、ゲート絶縁膜と、ゲート電極と、チャネル拡散層とを備える。ゲート絶縁膜は、第１導電型の半導体領域の上に形成される。ゲート電極は、ゲート絶縁膜の上に形成される。チャネル拡散層は、半導体領域における前記ゲート電極の下方に形成され、第１導電型である。チャネル拡散層は、不純物として炭素を含む。
特開２００９−２７２４２３号公報（ＵＳ２００９２７８２０９（Ａ１））に半導体装置及びその製造方法が開示されている。その目的は、微細化に伴うエクステンション拡散層の浅接合化と低抵抗化とを実現し、高駆動力を有する微細デバイスを実現できるようにすることである。この半導体装置は、ゲート電極と、エクステンション拡散層と、ソース・ドレイン拡散層とを備える。ゲート電極は、半導体領域の上に、ゲート絶縁膜を介在させて形成され。エクステンション拡散層は、半導体領域における前記ゲート電極の両側方に形成され、第１導電型の第１の不純物がそれぞれ拡散してなる。ソース・ドレイン拡散層は、半導体領域における前記各エクステンション拡散層の外側で且つ接合深さが前記各エクステンション拡散層よりも深い。エクステンション拡散層は、前記ゲート電極の両側方のうちの少なくとも一方に炭素を含む。
特開２００９−６０１３０号公報（ＵＳ２００６０６８５５６（Ａ１））に半導体装置及びその製造方法が開示されている。その目的は、チャネル拡散層における不純物濃度プロファイルを急峻で且つ浅接合化することによって短チャネル効果を抑制すると共に、十分な活性化濃度を有する低抵抗なチャネル拡散層によって高駆動力を維持することである。この半導体装置は、ゲート絶縁膜と、ゲート電極と、エクステンション拡散層と、ポケット拡散層とを備える。ゲート絶縁膜は、第１導電型の半導体領域の上に形成される。ゲート電極は、ゲート絶縁膜の上に形成される。エクステンション拡散層は、半導体領域における前記ゲート電極の側部の下側に形成され、第２導電型である。ポケット拡散層は、半導体領域における前記エクステンション拡散層の下側に、該エクステンション拡散層と接して形成され、第１導電型である。ポケット拡散層は、不純物として炭素を含む。
特開平１０−１２５９１６号公報に半導体装置及びその製造方法が開示されている。その目的は、ソース・ドレイン領域等の不純物拡散層の深さ方向の広がりを抑制する手段を講ずることにより、正確なしきい値電圧を有しながらトランジスタを微細化することである。この半導体装置は、半導体基板と、基板領域と、ゲート絶縁膜と、ゲート電極と、ソース・ドレイン領域と、炭素ドープ領域とを備えている。基板領域は、半導体基板内に形成され、第１導電型である。ゲート絶縁膜は、半導体基板上に形成される。ゲート電極は、ゲート絶縁膜上に形成される。ソース・ドレイン領域は、半導体基板内の上記ゲート電極の両側方に位置する領域に形成され、第２導電型である。炭素ドープ領域は、少なくとも上記ソース・ドレイン領域とオーバーラップする領域に形成される。
ＷＯ２００７／０９６９７６号公報（ＵＳ２００８２７７７３３（Ａ１））号公報に、半導体装置およびその製造方法が開示されている。この半導体装置は、半導体基板と、ゲート電極と、ソースおよびドレインエクステンション領域と、第１の圧電材料パターンと、第２の圧電材料パターンと、ソースおよびドレイン領域とを備えている。ゲート電極は、半導体基板上に形成される。ソースおよびドレインエクステンション領域は、半導体基板中、前記ゲート電極のそれぞれ第１の側壁面および第２の側壁面に対応した第１および第２の側に形成される。第１の圧電材料パターンは、半導体基板上に、前記ゲート電極の前記第１の側から前記ゲート電極の第１の側壁面を連続して覆う。第２の圧電材料パターンは、半導体基板上に、前記ゲート電極の前記第２の側から前記ゲート電極の第２の側壁面を連続して覆う。ソースおよびドレイン領域は、半導体基板中、前記ソースエクステンション領域およびドレインエクステンションのそれぞれ外側に形成される。ソースおよびドレインエクステンション領域に重畳してポケット注入領域が形成されている。ポケット注入は、必要に応じて窒素やフッ素、炭素などを加えて実行される。
特開２００６−０５９８４３号公報 特開２００６−１２１０２５号公報 特開２００９−２７２４２３号公報 特開２００９−０６０１３０号公報 特開平１０−１２５９１６号公報 ＷＯ２００７／０９６９７６号公報
Ｆ．Ａｒｎａｕｄ ｅｔ ａｌ．，"Ｃｏｍｐｅｔｉｔｉｖｅ ａｎｄ Ｃｏｓｔ Ｅｆｆｅｃｔｉｖｅ ｈｉｇｈ−ｋ ｂａｓｅｄ ２８ｎｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｌｏｗ Ｐｏｗｅｒ Ａｐｐｌｉｃａｔｉｏｎｓ" ｉｎ ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ，２００９． Ｍ．Ｊ．Ｍ Ｐｅｌｇｒｏｍ ｅｔ ａｌ．，"Ｍａｔｃｈｉｎｇ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ ＭＯＳ Ｔｒａｎｓｉｓｔｏｒｓ" ｉｎ ＩＥＥＥ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｐ．１４３３，１９８９． Ｋ．Ｔａｋｅｕｃｈｉ ｅｔ ａｌ，"Ｕｎｄｅｒｓｔａｎｄｉｎｇ Ｒａｎｄｏｍ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ Ｆｌｕｃｔｕａｔｉｏｎｂｙ Ｃｏｍｐａｒｉｎｇ Ｍｕｌｔｉｐｌｅ Ｆａｂｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｉｅｓ" ｉｎ ＩＥＤＭ． Ｔｅｃｈ． Ｄｉｇ．，２００７． Ｋ．Ｔａｋｅｕｃｈｉ ｅｔ ａｌ，"Ｓｉｎｇｌｅ−Ｃｈａｒｇｅ−Ｂａｓｅｄ Ｍｏｄｅｌｉｎｇ ｏｆ Ｔｒａｎｓｉｓｔｏｒ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ＦｌｕｃｔｕａｔｉｏｎｓＢａｓｅｄ ｏｎ Ｓｔａｔｉｓｔｉｃａｌ Ｍｅａｓｕｒｅｍｅｎｔ ｏｆ ＲＴＮ Ａｍｐｌｉｔｕｄｅ" ｉｎ ＶＬＳＩ Ｓｙｍｐ． Ｔｅｃｈ． Ｄｉｇ．，２００９． Ｃ．Ｈ．Ｊａｎ ｅｔ ａｌ．，"Ａ ３２ｎｍ ＳｏＣ Ｐｌａｔｆｏｒｍ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ ２ｎｄ Ｇｅｎｅｒａｔｉｏｎ Ｈｉｇｈ−ｋ／Ｍｅｔａｌ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒｓ Ｏｐｔｉｍｉｚｅｄ ｆｏｒ Ｕｌｔｒａ Ｌｏｗ Ｐｏｗｅｒ， Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ， ａｎｄ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｒｏｄｕｃｔ Ａｐｐｌｉｃａｔｉｏｎｓ" ｉｎ ＩＥＤＭ． Ｔｅｃｈ． Ｄｉｇ．，２００９．
本発明者は、ＮＭＯＳトラジスタのランダムバラツキを改善する方法として、Ｔｉｎｖを薄膜化する方法以外に、Ｈａｌｏ注入工程にＣ（カーボン）因子を追加して注入することが有効であることを見出した。以下では、その一例として、本発明者が効果を実証した半導体装置について説明する。
図１は、本発明者が効果を実証した半導体装置の構成の一例を示す断面図である。半導体装置２は、ＮＭＯＳＦＥＴ（Ｎ型Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の一つであるＮ型ＭＯＳトランジスタであり、チャネル領域２０と、エクステンション領域２６と、ソース・ドレイン領域２１と、ハロー領域２７と、ゲート絶縁膜２３と、ゲート電極２２と、側壁絶縁膜２４と、サイドウォール２９とを具備している。
チャネル領域２０は、半導体基板の表層に形成されている。エクステンション領域２６は、半導体基板の表層であって、チャネル領域２０の両端に形成されている。ソース・ドレイン領域２１は、半導体基板の表層であって、エクステンション領域２６におけるチャネル領域２０と反対側の端部に形成されている。ハロー領域２７は、半導体基板内のエクステンション領域２６の下方に形成されている。ゲート絶縁膜２３は、チャネル領域２０上に形成されている。ゲート電極２２は、ゲート絶縁膜２３上に形成されている。側壁絶縁膜２４は、ゲート電極２２の側面に形成されている。サイドウォール２９は、側壁絶縁膜２４の側面で、エクステンション領域１６上に形成されている。チャネル領域２０には、不純物（例示：ボロン）をドープしたチャネル不純物領域２５が形成されている。エクステンション領域２６及びハロー領域２７を含む半導体基板の表面から内部領域２８まで炭素が注入されている。更に、チャネル不純物領域２５を含むチャネル領域２０から内部２８ａまで炭素が注入されている。
図２は、図１の半導体装置の製造方法を示すフロー図である。まず、半導体基板の表層における所定の領域に拡散層を形成する（ステップＳ３１）。次に、閾値電圧Ｖｔｈの制御のために、チャネル領域２０にチャネル（Ｃｈａｎｎｅｌ）注入を施して、チャネル不純物領域２５を形成する（ステップＳ３２）。続いて、チャネル領域２０上にＳｉＯＮ（酸化窒化シリコン）膜のゲート絶縁膜２３を形成する（ステップＳ３３）。このとき、ゲート絶縁膜はＳｉＯ２（酸化シリコン）膜でもよい。その後、Ｐｏｌｙ−Ｓｉ（ポリシリコン）によりゲート電極２２を形成する（ステップＳ３４）。次に、側壁絶縁膜２４形成後、ゲート下のオーバーラップ調整（ショートチャネル効果改善）のために、ハロー（Ｈａｌｏ）注入を施してハロー領域２７を形成し（ステップＳ３５）、及びエクステンション（Ｅｘｔｅｎｓｉｏｎ）注入を施してエクステンション領域２６を形成する（ステップＳ３６）。その後、サイドウォール２９を形成した後（ステップＳ３７）、ソース・ドレイン注入を施して、ソース・ドレイン領域２１を形成する（ステップＳ３８）。
ステップＳ３２、Ｓ３５、及びＳ３６に使用したチャネル注入、ハロー注入、及びエクステンション注入の注入因子は、それぞれＢ（砒素）、ＢＦ２（２フッ化ボロン）、及びＡｓ（砒素）である。注入条件は、それぞれ、Ｂ：１２ｋｅＶ、４×１０＋１２〜１２×１０＋１２／ｃｍ２、ＢＦ２：２９ｋｅＶ、４．８×１０＋１３／ｃｍ２、１５°、Ａｓ：７ｋｅＶ、５×１０＋１４／ｃｍ２である。このとき、Ａｓの代わりにＰ（燐）を、ＢＦ２の代わりにＢ（ボロン）を使用してもよい。また、上記注入条件は一例であり、上記注入条件に限定されるものではなく、各世代でのＣＭＯＳプロセスフローにて使用される条件でよい。また、他の各ステップについても、通常のＣＭＯＳプロセスフローと同様でよい。
本発明者による改善方法は、このハロー注入（ステップＳ３５）を実施するとき、炭素注入（ステップＳ４１）をハロー注入前に適用する点で、通常のＣＭＯＳプロセスフローと異なる。その炭素注入（ステップＳ４１）において、Ｃ（炭素）の注入条件は、Ｃ：７ｋｅＶ、５×１０＋１４／ｃｍ２である。このＣ注入条件は、ハロー注入により形成されたトランジスタ下のアクティブなＢ深さに相当するエネルギ条件が好ましい。また、Ｃのドーズ量は、チャネル注入でのＢのドーズ量とハロー注入でのＢのドーズ量を合計した値に対して、２倍以上が好ましい。このとき、Ｃ注入をハロー注入後に適用してもよい。
この製造方法により作成したＮ型ＭＯＳトランジスタの特性について説明する。
図３は、閾値電圧Ｖｔｈのランダムバラツキとチャネル注入のＢドーズ量との関係を示すグラフである。縦軸は閾値電圧Ｖｔｈのランダムバラツキ（標準偏差σ（Ｖｔｈ））、横軸はチャネル注入のＢドーズ量（Ｃｈａｎｎｅｌ Ｄｏｓｅ）をそれぞれ示している。また、図４は、閾値電圧Ｖｔｈのランダムバラツキと閾値電圧Ｖｔｈとの関係を示すグラフである。縦軸は閾値電圧Ｖｔｈのランダムバラツキ（σ（Ｖｔｈ））、横軸は閾値電圧Ｖｔｈをそれぞれ示している。両図において、菱形及びそれを結ぶ実線はハロー注入の際にＣ注入（ステップＳ４１）を適用しなかった場合を示している。四角及びそれらを結ぶ破線はハロー注入の際にＣ注入（ステップＳ４１）を適用した場合を示している。この製造方法において、各Ｎ型ＭＯＳトランジスタにおいて、プロセス条件は、チャネル注入のＢドーズ量及びＣ注入の有無を除き同一条件である。また、評価したＮ型ＭＯＳトランジスタのサイズは、Ｌｇ（ゲート長）が６０ｎｍ、Ｗｇ（ゲート幅）が１００ｎｍである。
図３に示されるように、同じチャネルドーズ条件で、Ｃ注入を適用した場合（四角／破線）と適用しない場合（菱形／実線）とを比較する。そうすると、Ｃ注入を適用することで、閾値電圧Ｖｔｈのランダムバラツキσ（Ｖｔｈ）は約２０％程度改善することが判明した。例えば、チャネルドーズ条件が１０×１０＋１２／ｃｍ２の場合、Ｃ注入を適用することで、σ（Ｖｔｈ）が約４５ｍＶから約３５ｍＶへ約２２％改善した。
また、図４に示されるように、同じ閾値電圧Ｖｔｈで、Ｃ注入を適用した場合（四角／破線）と適用しない場合（菱形／実線）とを比較する。そうすると、Ｃ注入を適用することで、閾値電圧Ｖｔｈのランダムバラツキσ（Ｖｔｈ）は約２０％程度改善することが判明した。例えば、閾値電圧Ｖｔｈが４００ｍＶの場合、Ｃ注入を適用することで、σ（Ｖｔｈ）が約４１ｍＶから約３３ｍＶへ約２０％改善した。
これらの傾向に示されるように、Ｃ注入（ステップＳ４１）をハロー注入（ステップＳ３５）に適用することで、ランダムバラツキを改善できることが明らかとなった。
しかし、本発明者のさらなる研究により、Ｃ注入をする場合には以下の問題が発生することが明らかになった。図５は、閾値電圧Ｖｔｈとチャネル注入のＢドーズ量との関係を示すグラフである。縦軸は閾値電圧Ｖｔｈ、横軸はチャネル注入のＢドーズ量（Ｃｈａｎｎｅｌ Ｄｏｓｅ）をそれぞれ示している。図５は、図３及び図４を組み合わせたグラフである。図５に示されように、同じチャネルドーズ条件で、Ｃ注入を適用した場合（四角／破線）と適用しない場合（菱形／実線）とを比較する。そうすると、Ｃ注入を適用することで、同じチャネルドーズ条件で閾値電圧Ｖｔｈ値が低い方向にシフトすることが判明した。そのため、シフトした（低下した）閾値電圧Ｖｔｈの値を何らかの方法で所望の値に修正する必要が生じる。
シフトした閾値電圧Ｖｔｈの値を修正する方法として、チャネル注入のＢドーズ量をより高濃度にする方法が考えられる。ここで、上述のＰｅｌｇｒｏｍ ｐｌｏｔから、一般的に閾値電圧Ｖｔｈのランダムバラツキはゲート下にあるＮｓｕｂ（ゲート下の不純物濃度）に依存することが分かっている。そうすると、チャネル注入のＢドーズ量をより高濃度にすると、Ｎｓｕｂ（ゲート下の不純物濃度）は当然高くなる。その結果、それに応じてランダムバラツキが増加してしまう問題が生じる。
また、シフトした閾値電圧Ｖｔｈの値を修正する方法として、ハロー注入のＢＦ２（又はＢ）ドーズ量をより高濃度にする方法も考えられる。しかし、ハロー注入のＢＦ２（又はＢ）ドーズ量をより高濃度にしても、Ｎｓｕｂ（ゲート下の不純物濃度）が高くなる。その結果、それに応じてランダムバラツキが増加してしまう。同時に、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）成分やＪＬ（Ｊｕｎｃｔｉｏｎ Ｌｅａｋａｇｅ）成分も大きくなるため、トランジスタのオフリーク成分が増大してしまう懸念が生じる。そのため、ゲート下の不純物濃度を増加させずに閾値電圧Ｖｔｈを制御する制御方法が必要となる。
ところで、Ｃ注入を適用したことによりランダムバラツキが改善した理由としては、特開２００６−０５９８４３号公報、特開２００６−１２１０２５号公報、特開２００９−２７２４２３号公報、特開２００９−０６０１３０号公報、特開平１０−１２５９１６号公報で示されているように、Ｃ因子により、Ｂの過渡的増速拡散（ＴＥＤ：Ｔｒａｎｓｉｅｎｔ Ｅｎｈａｎｃｅｄ Ｄｉｆｆｕｓｉｏｎ）が抑制され、且つ、チャネル下にＢが上昇し高濃度化しやすい傾向を抑制できたことが原因と推定される。閾値電圧Ｖｔｈのランダムバラツキに関しては、一般的にＰＭＯＳよりもＮＭＯＳの方が大きいことが証明されている（非特許文献３）。
トランジスタのランダムバラツキを改善すると共に、その特性を所望の値に制御することが可能な技術が望まれる。
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明のＮ型ＭＯＳＦＥＴは、チャネル領域（１０）と、エクステンション領域（１６）と、ハロー領域（１７）と、ゲート絶縁膜（１３）と、ゲート電極（１２）とを具備している。チャネル領域（１０）は、半導体基板の表層に形成されている。エクステンション領域（１６）は、半導体基板の表層に形成され、チャネル領域（１０）の両端に形成されている。ハロー領域（１７）は、エクステンション領域（１６）の下方に形成されている。ゲート絶縁膜（１３）は、チャネル領域（１０）上に形成され、Ｈｉｇｈ−ｋ材料が添加されている。ゲート電極（１２）は、ゲート絶縁膜（１３）上に形成されている。チャネル領域（１０）又はハロー領域（１６）に炭素が注入されている。Ｈｉｇｈ−ｋ材料の添加量は、炭素の注入による閾値電圧（Ｖｔｈ）の低下量を、Ｈｉｇｈ−ｋ材料をゲート絶縁膜（１３）に添加することによる閾値電圧（Ｖｔｈ）の上昇量により補うことができる添加量である。
本発明では、ハロー領域（１６）又はチャネル領域（１０）にＣ注入を施すことで、ランダムバラツキを改善すると共に、Ｃ注入により低下した閾値電圧（Ｖｔｈ）を、Ｈｉｇｈ−ｋ材料（例示：Ｈｆ）添加のゲート絶縁膜（１３）を用いて、所望の値に上昇させている。すなわち、ランダムバラツキの改善を維持した状態で、閾値電圧（Ｖｔｈ）の低下を改善してトランジスタ特性を変動させないことを可能としている。
本発明のＮ型ＭＯＳＦＥＴの製造方法は、半導体基板の表層のチャネル領域（１０）にＰ型不純物を注入する工程と；チャネル領域（１０）上に、Ｈｉｇｈ−ｋ材料が添加されたゲート絶縁膜（１３）及びゲート電極（１２）を形成する工程と；半導体基板の内部におけるチャネル領域（１０）の両端にＰ型不純物を注入してハロー領域（１７）を形成する工程と；半導体基板の表層におけるチャネル領域（１０）の両端にＰ型不純物を注入してエクステンション領域（１６）を形成する工程と；を具備する。チャネル領域（１０）を形成する工程、又は、ハロー領域（１７）を形成する工程は、Ｐ型不純物を注入する領域に炭素を注入する工程を含む。Ｈｉｇｈ−ｋ材料の添加量は、炭素の注入による閾値電圧（Ｖｔｈ）の低下量を、Ｈｉｇｈ−ｋ材料をゲート絶縁膜（１３）に添加することによる閾値電圧（Ｖｔｈ）の上昇量により補うことができる添加量である。
本発明では、ハロー注入工程又はチャネル注入工程にＣ注入を施すことで、ランダムバラツキを改善すると共に、Ｃ注入により低下した閾値電圧（Ｖｔｈ）を、Ｈｉｇｈ−ｋ材料（例示：Ｈｆ）添加によるゲート絶縁膜形成工程にて、所望の値に上昇させている。すなわち、ランダムバラツキの改善を維持した状態で、閾値電圧（Ｖｔｈ）の低下を改善してトランジスタ特性を変動させないことを可能としている。
本発明により、トランジスタのランダムバラツキを改善すると共に、そのトランジスタ特性を所望の値に制御することが可能となる。
図１は、本発明者が効果を実証した半導体装置の構成の一例を示す断面図である。 図２は、図１の半導体装置の製造方法を示すフロー図である。 図３は、閾値電圧のランダムバラツキとチャネル注入のＢドーズ量との関係を示すグラフである。 図４は、閾値電圧のランダムバラツキと閾値電圧との関係を示すグラフである。 図５は、閾値電圧とチャネル注入のＢドーズ量との関係を示すグラフである。 図６は、本発明の実施の形態に係る半導体装置の構成の一例を示す断面図である。 図７は、本発明の実施の形態に係る半導体装置の製造方法を示すフロー図である。 図８は、閾値電圧及び閾値電圧のランダムバラツキとＣ注入のエネルギとの関係を示すグラフである。 図９は、閾値電圧及び閾値電圧のランダムバラツキとＣ注入のＣドーズ量との関係を示すグラフである。 図１０は、閾値電圧とＨｆドーズ量との関係を示すグラフである。 図１１Ａは、Ｎ型ＭＯＳトランジスタにおけるプロファイルイメージを説明する図である。 図１１Ｂは、Ｎ型ＭＯＳトランジスタにおけるプロファイルイメージを説明する図である。 図１２は、閾値電圧とチャネル注入のＢドーズ量との関係を示すグラフである。 図１３は、閾値電圧のランダムバラツキとチャネル注入のＢドーズ量との関係を示すグラフである。 図１４は、本発明の実施の形態に係る半導体装置の製造方法を示す他のフロー図である。 図１５Ａは、Ｎ型ＭＯＳトランジスタにおけるプロファイルイメージを説明する図である。 図１５Ｂは、Ｎ型ＭＯＳトランジスタにおけるプロファイルイメージを説明する図である。
以下、本発明の半導体装置及び半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
本実施の形態は、ハロー注入工程又はチャネル注入工程にＣ注入を施すことでランダムバラツキを改善する手法と、ゲート絶縁膜形成工程にてＨｆ等の添加により閾値電圧Ｖｔｈを変化させる手法とを有機的に結合させた手法である。この手法によりランダムバラツキの改善を維持した状態で、Ｃ注入によりシフトした閾値電圧Ｖｔｈを補って、トランジスタ特性を変動させないことを可能とした。
まず、本発明の実施の形態に係る半導体装置の構成について説明する。図６は、本発明の実施の形態に係る半導体装置の構成の一例を示す断面図である。半導体装置１は、ＮＭＯＳＦＥＴ（Ｎ型Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の一つであるＮ型ＭＯＳトランジスタであり、チャネル領域１０と、エクステンション領域１６と、ソース・ドレイン領域１１と、ハロー領域１７と、ゲート絶縁膜１３と、ゲート電極１２と、側壁絶縁膜１４と、サイドウォール１９とを具備している。
チャネル領域１０は、半導体基板の表層に形成されている。エクステンション領域１６は、半導体基板の表層であって、チャネル領域１０の両端に形成されている。ソース・ドレイン領域１１は、半導体基板の表層であって、エクステンション領域１６におけるチャネル領域１０と反対側の端部に形成されている。ハロー領域１７は、半導体基板内のエクステンション領域１６の下方に形成されている（ただしハロー領域１７はチャネル領域１０の下方へも広がっていても良い）。ゲート絶縁膜１３は、チャネル領域１０上に形成されている。ゲート電極１２は、ゲート絶縁膜１３上に形成されている。側壁絶縁膜１４は、ゲート電極１２の側面に形成されている。サイドウォール１９は、側壁絶縁膜１４の側面で、エクステンション領域１６上に形成されている。チャネル領域１０には、不純物（例示：ボロン）をドープしたチャネル不純物領域１５が形成されている。エクステンション領域１６及びハロー領域１７を含む半導体基板の表面から内部領域１８まで炭素が注入されている。更に、チャネル不純物領域１５を含むチャネル領域１０から内部１８ａまで炭素が注入されている。
本実施の形態の半導体装置１では、図１の半導体装置２と比較して、ゲート絶縁膜１３中に金属材料が添加されている点で異なっている。ゲート絶縁膜１３に金属材料が添加されることで、後述されるように、閾値電圧を高めることができる。それにより、図５で示されたＣ注入に伴う閾値電圧のシフト（低下）を修正することができる。すなわち、Ｃ注入によりトランジスタのランダムバラツキを改善すると共に、金属材料導入によりトランジスタの閾値電圧を所望の値に制御することが可能となる。
ここで、ゲート絶縁膜１３中の金属材料は、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｐｒ（プラセオジウム）、Ｙ（イットリウム）、Ｔｉ（チタニウム）、Ｔａ（タンタル）、及びＷ（タングステン）のうちから選択される少なくとも一つの金属である。特に、Ｈｆ及びＺｒが好ましい。これらの金属材料は、ゲート絶縁膜１３をＨｉｇｈ−ｋ膜にするためのＨｉｇｈ−ｋ材料であり、トランジスタの微細化にも適している。
図７は、本発明の実施の形態に係る半導体装置の製造方法を示すフロー図である。
まず、半導体基板の表層における所定の領域に拡散層を形成する（ステップＳ１）。次に、閾値電圧Ｖｔｈの制御のために、半導体基板の表層のチャネル領域１０にチャネル（Ｃｈａｎｎｅｌ）注入を施して、チャネル不純物領域１５を形成する（ステップＳ２）。続いて、チャネル領域１０上にＳｉＯＮ（酸化窒化シリコン）膜のゲート絶縁膜１３を形成する（ステップＳ３）。このとき、ゲート絶縁膜はＳｉＯ２（酸化シリコン）膜でもよい。その後、Ｐｏｌｙ−Ｓｉによりゲート電極１２を形成する（ステップＳ４）。次に、側壁絶縁膜１４形成後、ゲート下のオーバーラップ調整（ショートチャネル効果改善）のために、ハロー（Ｈａｌｏ）注入及び（Ｅｘｔｅｎｓｉｏｎ）注入を施す。すなわち、ハロー注入を施して、チャネル領域１０の両端付近（半導体基板の内部）にハロー領域１７を形成する（ステップＳ５）。更に、エクステンション注入を施して、チャネル領域１０の両端付近（半導体基板の表層）にエクステンション領域１６を形成する（ステップＳ６）。その後、サイドウォール１９を形成した後（ステップＳ７）、ソース・ドレイン注入を施して、ソース・ドレイン領域１１を形成する（ステップＳ８）。
このゲート絶縁膜１３を形成する（ステップＳ３）とき、そのゲート絶縁膜１３上に金属膜（例示：Ｈｆ膜）を形成する（ステップＳ１１）。すなわち、ゲート絶縁膜としてのＳｉＯＮ膜を熱酸化法及びプラズマ窒化法で成膜後（又はＳｉＯ２膜を熱酸化法で成膜後）（ステップＳ３）、ＣＶＤ法又はスパッタ法により上記金属を用いた金属膜を形成する（ステップＳ４）。金属の濃度としては、例えば４×１０＋１４／ｃｍ２以下の面密度が好ましい。より好ましくは、１．３×１０＋１４／ｃｍ２以下である。この金属膜の金属は、その後の他のプロセスにおける熱処理等により、ＳｉＯＮ膜（又はＳｉＯ２膜）中に拡散・分散する。
また、ステップＳ２、Ｓ５、及びＳ６に使用したチャネル注入、ハロー注入、及びエクステンション注入の注入因子は、それぞれＢ（砒素）、ＢＦ２（２フッ化ボロン）、及びＡｓ（砒素）である。注入条件は、それぞれ、Ｂ：１２ｋｅＶ、４×１０＋１２〜１２×１０＋１２／ｃｍ２、ＢＦ２：２９ｋｅＶ、４．８×１０＋１３／ｃｍ２、１５°、Ａｓ：７ｋｅＶ、５×１０＋１４／ｃｍ２である。このとき、Ａｓの代わりにＰ（燐）を、ＢＦ２の代わりにＢ（ボロン）を使用してもよい。また、上記注入条件は一例であり、上記注入条件に限定されるものではなく、各世代でのＣＭＯＳプロセスフローにて使用される条件でよい。
このハロー注入（ステップＳ５）を実施するとき、炭素注入（ステップＳ２１）をハロー注入前に適用する。このときのＣ（炭素）の注入条件は、Ｃ：７ｋｅＶ、５×１０＋１４／ｃｍ２である。このＣ注入条件は、ハロー注入により形成されたトランジスタ下のアクティブなＢ深さに相当するエネルギ条件が好ましい。また、Ｃのドーズ量は、チャネル注入でのＢのドーズ量とハロー注入でのＢのドーズ量を合計した値に対して、２倍以上が好ましい。このとき、Ｃ注入をハロー注入後に適用してもよい。
本実施の形態における図７のフローは、既述の図２のフローに対して、ゲート絶縁膜形成工程（ステップＳ３）においてＨｆ添加工程（ステップＳ１１）を追加したフローと見ることができる。
この図７に示される製造方法により作成したＮ型ＭＯＳトランジスタの特性について説明する。
図８は、閾値電圧Ｖｔｈ及び閾値電圧ＶｔｈのランダムバラツキとＣ注入のエネルギとの関係を示すグラフである。左側の縦軸は閾値電圧Ｖｔｈ、右側の縦軸は閾値電圧Ｖｔｈのランダムバラツキ（標準偏差σ（Ｖｔｈ））、横軸はＣ注入のエネルギ（Ｃａｒｂｏｎ Ｅｎｅｒｇｙ）をそれぞれ示している。また、図９は、閾値電圧Ｖｔｈ及び閾値電圧ＶｔｈのランダムバラツキとＣ注入のＣドーズ量との関係を示すグラフである。左側の縦軸は閾値電圧Ｖｔｈ、右側の縦軸は閾値電圧Ｖｔｈのランダムバラツキ（σ（Ｖｔｈ））、横軸はＣ注入のＣドーズ量をそれぞれ示している。両図において、菱形及びそれを結ぶ実線は閾値電圧Ｖｔｈを示している。四角及びそれらを結ぶ破線は閾値電圧のランダムバラツキσ（Ｖｔｈ）を示している。この製造方法において、各Ｎ型ＭＯＳトランジスタでのプロセス条件は、Ｃ注入のＣドーズ量を除き同一条件である。また、評価したＮ型ＭＯＳトランジスタのサイズは、Ｌｇ（ゲート長）が６０ｎｍ、Ｗｇ（ゲート幅）が１００ｎｍである。
なお、比較したＮ型ＭＯＳトランジスタのサイズ、チャネル注入工程、ハロー注入工程、及びエクステンション工程（ステップＳ２、Ｓ５、及びＳ６）での注入条件は、既述のように図２の場合と全く同じである。
図８を参照して、Ｃ注入のエネルギに対する閾値電圧Ｖｔｈ及び閾値電圧のランダムバラツキσ（Ｖｔｈ）の依存性について説明する。閾値電圧Ｖｔｈは、Ｃのエネルギに対して、線形にマイナス側にシフトしている。すなわち、閾値電圧Ｖｔｈは、Ｃのエネルギに対して線形に単調減少している。一方、閾値電圧のランダムバラツキσ（Ｖｔｈ）は、Ｃのエネルギに対して、マイナス側にシフトしている。すなわち、閾値電圧のランダムバラツキσ（Ｖｔｈ）は、Ｃのエネルギに対して単調減少している。しかし、Ｃのエネルギが９ｋｅＶ以上になると減少が飽和する（止まる）。すなわち、σ（Ｖｔｈ）の改善率は、Ｃ注入を適用していない場合（Ｃのエネルギが０ｋｅＶ）と比較し約２０％で飽和する結果であった。例えば、Ｃ注入を適用していない（Ｃのエネルギが０ｋｅＶ）のときσ（Ｖｔｈ）は約４８ｍＶであるが、Ｃ注入をＣのエネルギ９ｋｅＶで適用したときσ（Ｖｔｈ）は約３７ｍＶとなり、約２３％改善した。なお、Ｃ注入を適用していない（Ｃのエネルギが０ｋｅＶ）のとき閾値電圧Ｖｔｈは約５８２ｍＶであるが、Ｃ注入をＣのエネルギ９ｋｅＶで適用したときＶｔｈは約５２２ｍＶとなり、６０ｍＶ低下した。
図９を参照して、Ｃドーズ量に対する閾値電圧Ｖｔｈ及び閾値電圧のランダムバラツキσ（Ｖｔｈ）の依存性について説明する。閾値電圧Ｖｔｈは、Ｃドーズ量に対して、マイナス側にシフトしている。すなわち、閾値電圧Ｖｔｈは、Ｃドーズ量に対して単調減少している。一方、閾値電圧のランダムバラツキσ（Ｖｔｈ）も、Ｃドーズ量に対して、マイナス側にシフトしている。すなわち、閾値電圧のランダムバラツキσ（Ｖｔｈ）は、Ｃドーズ量に対して単調減少している。しかし、Ｃドーズ量が７×１０＋１４／ｃｍ２以上になると減少が飽和する（止まる）。すなわち、σ（Ｖｔｈ）の改善率は、Ｃ注入を適用していない場合（Ｃドーズ量が０）と比較し約２０％で飽和する結果であった。例えば、Ｃ注入を適用していない（Ｃドーズ量が０）のときσ（Ｖｔｈ）は約４８ｍＶであるが、Ｃ注入をＣドーズ量７×１０＋１４／ｃｍ２で適用したときσ（Ｖｔｈ）は約３７ｍＶとなり、約２３％改善した。なお、Ｃ注入を適用していない（Ｃドーズ量が０）のとき閾値電圧Ｖｔｈは約５８２ｍＶであるが、Ｃ注入をＣドーズ量７×１０＋１４／ｃｍ２Ｖで適用したときＶｔｈは約５１２ｍＶとなり、７０ｍＶ低下した。
このように、図８及び図９に示されるように、いずれもＣ注入条件（Ｃのエネルギ、Ｃドーズ量）がある一定以上になると、閾値電圧のランダムバラツキσ（Ｖｔｈ）が飽和することが判明した。
上記図８及び図９に示される結果から判断すると、図７に示される製造方法にＣ注入を適用する場合、ランダムバラツキを改善するためには、Ｃ注入条件は、を０ｋｅＶ＜Ｃエネルギ≦９ｋｅＶ、０＜Ｃドーズ量≦７×１０＋１４／ｃｍ２と定めることができる。それより大きい値の範囲では、ランダムバラツキ改善の効果が飽和するだけでなく、閾値電圧Ｖｔｈが更に低下してしまうからである。それより小さい値の範囲では、ランダムバラツキ改善の効果が無いからである。なお、上記Ｃ注入条件にてＣ注入を適用したとき、閾値電圧Ｖｔｈのシフト量は、マイナス側に約１００ｍＶ程度以内であった。
次に、ゲート絶縁膜形成工程（ステップＳ３）においてＨｆ添加工程（ステップＳ１１）を追加して、Ｈｆドーズ量を添加したときの閾値電圧Ｖｔｈの変動について説明する。図１０は、閾値電圧ＶｔｈとＨｆドーズ量との関係を示すグラフである。縦軸は閾値電圧Ｖｔｈ、横軸はＨｆドーズ量をそれぞれ示している。ゲート絶縁膜１３に添加するＨｆドーズ量に依存して、閾値電圧Ｖｔｈがプラス側へ最大で約１３０ｍＶ程度シフトしている。そのため、Ｃ注入により約１００ｍＶ程度低下した閾値電圧ＶｔｈをＨｆドーズ量で補うことが可能となる。
以上のことから、ハロー注入工程（ステップＳ５）にＣ注入工程（ステップＳ２１）を適用したとき、ゲート酸化膜形成工程（ステップＳ３）にＨｆ添加工程（ステップＳ１１）を更に適用することで、以下の効果を得ることができる。すなわち、Ｃ注入工程による約１００ｍＶ程度以内の任意の閾値電圧Ｖｔｈ変動に対しても、Ｈｆ添加工程による閾値電圧Ｖｔｈの修正により、トランジスタ特性を維持した状態でランダムバラツキσ（Ｖｔｈ）を最大約２０％改善させることが可能となる。
なお、Ｃ注入の適用に伴う閾値電圧Ｖｔｈのシフト量と、ランダムバラツキσ（Ｖｔｈ）の改善率は、使用するプロセス条件により異なることに留意されたい。また、Ｈｉｇｈ−ｋ膜による閾値電圧Ｖｔｈの修正量は、Ｈｉｇｈ−ｋ材料の金属の種類により異なることに留意されたい。
ところで、ランダムバラツキσ（Ｖｔｈ）の改善及び閾値電圧Ｖｔｈが低くなる現象は、既述のようにＣ（炭素）注入を適用することでＢ（ボロン）のＴＥＤ（過渡的増速拡散）が抑制されることが原因と捉えている。このＢのＴＥＤを抑制する場合、基本的にトランジスタに打ち込まれたハロー注入とチャネル注入のトータルのＢをＣにより抑制することが重要となる。すなわち、Ｃ注入条件に関しては、Ｃの注入深さは、ハロー注入でのＢの注入深さと同等以上が好ましい。以下具体的に説明する。
図１１Ａ及び図１１Ｂは、Ｎ型ＭＯＳトランジスタにおけるプロファイルイメージを説明する図である。図１１Ａは図６の再掲である。図１１Ｂは図１１ＡのＲ１の位置における半導体基板の深さ方向へのプロファイルイメージを示している。ただし、縦軸はドーズ量、横軸は半導体基板の表面からの深さをそれぞれ示している。また、ＣＨＨは（相対的に）高エネルギ／（相対的に）高ドーズ量のＣ注入のプロファイル、ＣＬＨは（相対的に）低エネルギ／（相対的に）高ドーズ量のＣ注入のプロファイル、ＣＨＬは（相対的に）高エネルギ／（相対的に）低ドーズ量のＣ注入のプロファイル、及びＣＬＬは（相対的に）低エネルギ／（相対的に）低ドーズ量のＣ注入のプロファイルをそれぞれ示している。また、Ｃｈａｎｎｅｌ−Ｂはチャネル注入（Ｂ）のプロファイル、Ｈａｌｏ−Ｂはハロー注入（Ｂ）のプロファイルをそれぞれ示している。なお、エネルギ及びドーズ量の具体的な値は、素子のサイズや使用する膜の膜厚、膜質等により変わり、それらに応じて設定されるので、ここでは記載を省略する。
上述のように、トータルのＢをＣにより抑制するためには、Ｃ注入でのＣの注入深さは、ハロー注入でのＢの注入深さと同等以上が好ましい。ここで、Ｃの注入プロファイルとしては、ピークを有さず半導体基板の表面側から飽和した分布を有し、エネルギに依存した所定の深さから肩落ち状態でドーズ量が落ちていくと考えている（例示：ＣＨＨ、ＣＨＬ、ＣＬＨ、ＣＬＬのプロファイル）。したがって、Ｃ注入のＣドーズ量をハロー注入のＢドーズ量よりも多くすることで、半導体基板の表面側のＢのＴＥＤを抑制することができると判断している。
例えば、図１１Ｂに示されるハロー注入のＢ分布（Ｈａｌｏ−Ｂ）が覆われるよう、高エネルギな条件を選択すればよい。特に、Ｂ分布（Ｈａｌｏ−Ｂ）におけるハロー領域１７の下側（Ｑ１）より深い側が覆われるよう、高エネルギな条件（ＣＨＨ又はＣＨＬ）を選択すればよい。更に、トータルのＢ（Ｂ分布）を上回るＣ（Ｃ分布）となる条件（ＣＨＨ）を選択すると、より一層ＢによるＴＥＤ抑制効果が表れ、ランダムバラツキのより大きな改善ができると考えられる。その結果が、図８と図９に結果として表れていると解釈している。
短チャネル領域のトランジスタ特性は特にハロー注入のＢ分布に強く影響を受けるため、ＢのＴＥＤ抑制はランダムバラツキ抑制に効果を発揮する。そのため、ハロー注入工程でのＣ注入工程の適用は短チャネル領域において効果があると言える。
このとき、Ｃ注入条件のエネルギとドーズ量とがある一定以上になるとハロー領域を形成しているトータルのＢのＴＥＤ抑制が飽和され、ランダムバラツキの改善率が飽和傾向になる。したがって、Ｂ分布のピーク位置とトータルのＢドーズ量を境界にＣ条件を設定すればよい。
以下、本実施の形態の効果について説明する。
図１２は、閾値電圧Ｖｔｈとチャネル注入のＢドーズ量との関係を示すグラフである。縦軸は閾値電圧Ｖｔｈ、横軸はチャネル注入のＢドーズ量（Ｃｈａｎｎｅｌ Ｄｏｓｅ）をそれぞれ示している。図１３は、閾値電圧Ｖｔｈのランダムバラツキとチャネル注入のＢドーズ量との関係を示すグラフである。縦軸は閾値電圧Ｖｔｈのランダムバラツキ（標準偏差σ（Ｖｔｈ））、横軸はチャネル注入のＢドーズ量（Ｃｈａｎｎｅｌ Ｄｏｓｅ）をそれぞれ示している。また、両図において、黒菱形及びそれを結ぶ実線はハロー注入の際にＣ注入（ステップＳ２１）を適用せず、ゲート絶縁膜形成の際にＨｆ膜形成（ステップＳ１１）を適用しなかった場合を示している。白菱形及びそれを結ぶ破線はハロー注入の際にＣ注入（ステップＳ２１）を適用したが、ゲート絶縁膜形成の際にＨｆ膜形成（ステップＳ１１）を適用しなかった場合を示している。白三角及びそれを結ぶ破線はハロー注入の際にＣ注入（ステップＳ２１）を適用し、かつゲート絶縁膜形成の際にＨｆ膜形成（ステップＳ１１）を適用した場合を示している。この製造方法において、各Ｎ型ＭＯＳトランジスタにおいて、プロセス条件は、チャネル注入のＢドーズ量及びＣ注入の有無を除き同一条件である。
図１２に示されるように、Ｃ注入工程のみの適用により閾値電圧Ｖｔｈが低下する（黒菱形から白菱形へ）。しかし、Ｈｆ添加工程を更に適用することで、閾値電圧Ｖｔｈの低下を修正して、ほぼＣ注入工程が無いときの閾値電圧Ｖｔｈに戻すことができる（白菱形から白三角へ）。更に、図１３に示されるように、Ｃ注入工程のみの適用により閾値電圧Ｖｔｈのランダムバラツキσ（Ｖｔｈ）が低下する（黒菱形から白菱形へ）。そして、Ｈｆ添加工程を更に適用しても、ランダムバラツキσ（Ｖｔｈ）はほとんど変化することはない（白菱形から白三角へ）。以上のことから、Ｃ注入工程及びＨｆ添加工程を併せて適用することで、トランジスタ特性を維持した状態でランダムバラツキσ（Ｖｔｈ）を大幅に改善させることが可能となる。すなわち、Ｈｆ添加を追加することで、Ｃ注入を適用した際に発生する閾値電圧Ｖｔｈの低下を補うことができ、且つランダムバラツキσ（Ｖｔｈ）の改善を維持することが可能となった。
なお、上記図７の製造方法では、Ｃ注入工程（ステップＳ２１）は、ハロー注入（ステップＳ５）の直前に行っている。これは、Ｃ注入により、ハロー注入のＢを注入する領域がアモルファス化するので、その後のＢ注入が制御しやすくなるためである。ただし、本実施の形態はその例に限定されるものではない。すなわち、所望の位置に注入可能であるという条件が満足されれば、ソース・ドレイン注入（ステップＳ８）よりも前のいずれの箇所においてＣ注入しても良い。例えば、ハロー注入（ステップＳ５）の後であっても良いし、エクステンション注入（ステップＳ６）の後であっても良い。
本実施の形態では、以下の変形例が考えられる。
（変形例１）
ゲート形成工程（ステップＳ４）において、ゲート電極１２として、ポリシリコンではなく、金属（メタルゲート）を用いることができる。
メタルゲートに用いる金属材料としては、仕事関数の異なる様々な金属材料を候補とすることができる。ゲート絶縁膜１３との界面における密着性の相性や熱的な安定性等から各ＬＳＩプロセスに応じた最適な材料が選択される。
微細プロセスの進展に伴い、低電圧化に伴うトランジスタ能力の向上が必須である。そのため、Ｉｏｎ（オン電流）∝Ｃｏｘ（ゲート容量）∝ε／Ｔｉｎｖ（ε：ゲート絶縁膜の誘電率、Ｔｉｎｖ：ゲート絶縁膜の電気的膜厚）の関係より、Ｔｉｎｖの低減化を目的として、メタルゲート技術が導入され始めている。しかし、メタルゲートの場合、このＴｉｎｖは、ゲート絶縁膜の物理膜厚（Ｔｏｘ）に相当するため、ゲート絶縁膜の物理膜厚が薄くなることで、反対にゲートリークが上昇し、オフリークが増大する問題が有る。そのため、εに注目することで、従来から使用されているＳｉＯ２膜、もしくはＳｉＯＮ膜よりも高誘電率（高ε）なＨｉｇｈ−ｋ膜を適用することで、Ｔｏｘを変化させることなくトランジスタ特性の向上を図ることができる。この理由により、Ｈｉｇｈ−ｋ膜（高誘電率化）とメタルゲート技術を組み合わせた技術が４５ｎｍ世代以降の微細プロセスに適用され始めている（非特許文献５）。
これらメタルゲート技術とＨｉｇｈ−ｋ化技術とを併せて利用することで、従来よりもＴｉｎｖが低減できるため、既述のＰｅｌｇｒｏｍ ｐｌｏｔの基準式から、ランダムバラツキは更に改善される傾向になる。また、メタルゲート技術では、様々な仕事関数を有する材料が有るため、目的の閾値電圧Ｖｔｈの設定に応じて材料を選択することが可能である（非特許文献５）。例えば、Ｎ型ＭＯＳトランジスタの場合、目的の閾値電圧Ｖｔｈの設定に応じて、Ｌａ、Ｈｆ、Ｔａ、Ｚｒなどの金属を単体で、又は組み合わせて、ゲート電極１２として用いることができる。それにより、Ｃ注入による閾値電圧Ｖｔｈの低下を補うことができる。
このため、上述の実施の形態と同様に、ハロー注入工程（ステップＳ５）にＣ注入工程（ステップＳ２１）を適用することで、トラジスタ特性を維持しながら、Ｔｉｎｖ低減に伴うランダムバラツキの低減に加えて、Ｃ注入によるランダムバラツキ低減も可能となり、より効果を発揮することができる。
（変形例２）
また、ハロー注入のＢ（Ｈａｌｏ−Ｂ）の影響が軽減される長チャネル側を含めて考えた場合、チャネル側にＣ注入を施す方法が考えられる。図１４は、本発明の実施の形態に係る半導体装置の製造方法を示す他のフロー図である。この場合では、図７の場合と比較して、チャネル注入工程（ステップＳ２）の直前において、チャネル領域１０にＣ注入工程（ステップＳ２１）を施す点で異なっている。チャネル注入工程の直前にＣ注入を施すことで、チャネル不純物領域１５のＢがチャネル領域１０の表面へ偏析することを抑制できる。
図１５Ａ及び図１５Ｂは、Ｎ型ＭＯＳトランジスタにおけるプロファイルイメージを説明する図である。図１５Ａは図６と概ね同じである。ただし、チャネル領域１０から内部１８まで、炭素が注入されている。図１５Ｂは図１５ＡのＲ２の位置における半導体基板の深さ方向へのプロファイルイメージを示している。ただし、縦軸、横軸、ＣＨＨ、ＣＬＨ、ＣＨＬ、ＣＬＬ、Ｃｈａｎｎｅｌ−Ｂは図１１Ｂの場合と同様である。
上述のように、トータルのＢをＣにより抑制するためには、Ｃ注入でのＣの注入深さは、チャネル注入でのＢの注入深さと同等以上が好ましい。Ｃ注入のＣドーズ量をチャネル注入のＢドーズ量よりも多くすることで、半導体基板の表面側のＢのＴＥＤを抑制することができる。
例えば、図１５Ｂに示されるチャネル注入のＢ分布（Ｃｈａｎｎｅｌ−Ｂ）が覆われるような条件を選択すればよい。特に、Ｂ分布（Ｃｈａｎｎｅｌ−Ｂ）におけるチャネル領域１５の下側（Ｑ２）より深い側が覆われるような条件（ＣＨＨ、ＣＨＬ又はＣＬＨ）を選択すればよい。更に、トータルのＢ（Ｂ分布）を上回るＣ（Ｃ分布）となる条件（ＣＨＨ又はＣＬＨ）を選択すると、より一層ＢによるＴＥＤ抑制効果が表れ、ランダムバラツキのより大きな改善ができると考えられる。
そのため、図７に示すハロー注入工程以外にチャネル注入工程にもＣ注入を適用しても、同じ効果が得られる。例えば、図１２及び図１３に示すような効果を得ることができる。更に、ハロー領域及びチャネル領域の両方にＣ注入を適用しても、同じ効果が得られる。
なお、ここでは、Ｃ注入工程（ステップＳ２１）は、チャネル注入工程（ステップＳ２）の直前に行っている。これは、Ｃ注入により、チャネル注入のＢを注入する領域がアモルファス化するので、その後のＢ注入が制御しやすくなるためである。ただし、本実施の形態はその例に限定されるものではない。すなわち、所望の位置に注入可能であるという条件が満足されれば、チャネル注入工程（ステップＳ２）の直後においてＣ注入しても良い。
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。また、実施の形態及び各変形例の内容は、技術的に矛盾が生じない限り、相互に組み合わせ・置換により適用可能である。
１、２ 半導体装置
１０、２０ チャネル領域
１１、２１ ソース・ドレイン領域
１２、２２ ゲート電極
１３、２３ ゲート絶縁膜
１４、２４ 側壁絶縁膜
１５、２５ チャネル不純物領域
１６、２６ エクステンション領域
１７、２７ ハロー領域
１８、２８ 内部
１９、２９ サイドウォール

Claims (12)

  1. 半導体基板の表層に形成されたチャネル領域と、
    前記半導体基板の表層に形成され、前記チャネル領域の両端に形成されたエクステンション領域と、
    前記エクステンション領域の下方に形成されたハロー領域と、
    前記チャネル領域上に形成され、Ｈｉｇｈ−ｋ材料が添加されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と
    を具備し、
    前記チャネル領域又は前記ハロー領域に炭素が注入され、
    前記Ｈｉｇｈ−ｋ材料の添加量は、前記炭素の注入による閾値電圧の低下量を、前記Ｈｉｇｈ−ｋ材料を前記ゲート絶縁膜に添加することによる閾値電圧の上昇量により補うことができる添加量である
    Ｎ型ＭＯＳＦＥＴ。
  2. 請求項１に記載のＮ型ＭＯＳＦＥＴにおいて、
    前記Ｈｉｇｈ−ｋ材料は、Ｈｆである
    Ｎ型ＭＯＳＦＥＴ。
  3. 請求項１又は２に記載のＮ型ＭＯＳＦＥＴにおいて、
    前記チャネル領域又は前記ハロー領域に注入された炭素の濃度は、前記チャネル領域又は前記ハロー領域に注入されたＰ型不純物の濃度よりも高い
    Ｎ型ＭＯＳＦＥＴ。
  4. 請求項１乃至３のいずれか一項に記載のＮ型ＭＯＳＦＥＴにおいて、
    前記チャネル領域又は前記ハロー領域に注入された炭素の濃度は、ランダムバラツキの低下が飽和する濃度以下である
    Ｎ型ＭＯＳＦＥＴ。
  5. 請求項１乃至４のいずれか一項に記載のＮ型ＭＯＳＦＥＴにおいて、
    前記チャネル領域又は前記ハロー領域に注入される炭素のエネルギは、ランダムバラツキの低下が飽和するエネルギ以下である
    Ｎ型ＭＯＳＦＥＴ。
  6. 請求項１乃至５のいずれか一項に記載のＮ型ＭＯＳＦＥＴにおいて、
    前記ゲート電極は金属で形成され、
    前記Ｈｉｇｈ−ｋ材料の添加量と、前記金属の種類とは、前記炭素の注入による閾値電圧の低下を、補うように選択される
    Ｎ型ＭＯＳＦＥＴ。
  7. 半導体基板の表層のチャネル領域にＰ型不純物を注入する工程と、
    前記チャネル領域上に、Ｈｉｇｈ−ｋ材料が添加されたゲート絶縁膜及びゲート電極を形成する工程と、
    前記半導体基板の内部における前記チャネル領域の両端にＰ型不純物を注入してハロー領域を形成する工程と、
    前記半導体基板の表層における前記チャネル領域の両端にＮ型不純物を注入してエクステンション領域を形成する工程と
    を具備し、
    前記チャネル領域を形成する工程、又は、前記ハロー領域を形成する工程は、Ｐ型不純物を注入する領域に炭素を注入する工程を含み、
    前記Ｈｉｇｈ−ｋ材料の添加量は、前記炭素の注入による閾値電圧の低下量を、前記Ｈｉｇｈ−ｋ材料を前記ゲート絶縁膜に添加することによる閾値電圧の上昇量により補うことができる添加量である
    Ｎ型ＭＯＳＦＥＴの製造方法。
  8. 請求項７に記載のＮ型ＭＯＳＦＥＴの製造方法において、
    前記Ｈｉｇｈ−ｋ材料は、Ｈｆである
    Ｎ型ＭＯＳＦＥＴの製造方法。
  9. 請求項７又は８に記載のＮ型ＭＯＳＦＥＴの製造方法において、
    前記チャネル領域又は前記ハロー領域に注入された炭素の濃度は、前記チャネル領域又は前記ハロー領域に注入されたＰ型不純物の濃度よりも高い
    Ｎ型ＭＯＳＦＥＴの製造方法。
  10. 請求項７乃至９のいずれか一項に記載のＮ型ＭＯＳＦＥＴの製造方法において、
    前記チャネル領域又は前記ハロー領域に注入された炭素の濃度は、ランダムバラツキの低下が飽和する濃度以下である
    Ｎ型ＭＯＳＦＥＴの製造方法。
  11. 請求項７乃至１０のいずれか一項に記載のＮ型ＭＯＳＦＥＴの製造方法において、
    前記チャネル領域又は前記ハロー領域に注入される炭素のエネルギは、ランダムバラツキの低下が飽和するエネルギ以下である
    Ｎ型ＭＯＳＦＥＴの製造方法。
  12. 請求項７乃至１１のいずれか一項に記載のＮ型ＭＯＳＦＥＴの製造方法において、
    前記ゲート電極は金属で形成され、
    前記Ｈｉｇｈ−ｋ材料の添加量と、前記金属の種類とは、前記炭素の注入による閾値電圧の低下を、補うように選択される
    Ｎ型ＭＯＳＦＥＴの製造方法。


JP2010154846A 2010-07-07 2010-07-07 半導体装置及び半導体装置の製造方法 Expired - Fee Related JP5652939B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010154846A JP5652939B2 (ja) 2010-07-07 2010-07-07 半導体装置及び半導体装置の製造方法
US13/178,248 US8389350B2 (en) 2010-07-07 2011-07-07 Semiconductor device and method for manufacturing the same in which variations are reduced and characteristics are improved

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010154846A JP5652939B2 (ja) 2010-07-07 2010-07-07 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2012019016A JP2012019016A (ja) 2012-01-26
JP5652939B2 true JP5652939B2 (ja) 2015-01-14

Family

ID=45437989

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010154846A Expired - Fee Related JP5652939B2 (ja) 2010-07-07 2010-07-07 半導体装置及び半導体装置の製造方法

Country Status (2)

Country Link
US (1) US8389350B2 (ja)
JP (1) JP5652939B2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7598134B2 (en) * 2004-07-28 2009-10-06 Micron Technology, Inc. Memory device forming methods
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8513081B2 (en) 2011-10-13 2013-08-20 International Business Machines Corporation Carbon implant for workfunction adjustment in replacement gate transistor
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9153662B2 (en) * 2012-03-29 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. MOSFET with selective dopant deactivation underneath gate
JP2014036082A (ja) * 2012-08-08 2014-02-24 Renesas Electronics Corp 半導体装置およびその製造方法
CN104854698A (zh) 2012-10-31 2015-08-19 三重富士通半导体有限责任公司 具有低变化晶体管外围电路的dram型器件以及相关方法
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9865731B2 (en) * 2013-11-15 2018-01-09 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
KR102316220B1 (ko) 2014-11-14 2021-10-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN108133955B (zh) * 2018-01-09 2020-07-03 南京芯长征科技有限公司 Nmos晶体管结构及其形成方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10125916A (ja) * 1996-10-24 1998-05-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2000031481A (ja) * 1998-07-15 2000-01-28 Nec Corp 半導体装置およびその製造方法
JP4236992B2 (ja) * 2002-06-24 2009-03-11 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
CN100590887C (zh) * 2003-01-31 2010-02-17 富士通微电子株式会社 半导体器件的制造方法
JP2004319988A (ja) * 2003-03-31 2004-11-11 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法
US7514328B2 (en) * 2003-06-26 2009-04-07 Mears Technologies, Inc. Method for making a semiconductor device including shallow trench isolation (STI) regions with a superlattice therebetween
KR100588786B1 (ko) * 2003-09-18 2006-06-12 동부일렉트로닉스 주식회사 반도체 소자 제조방법
JP2006059843A (ja) 2004-08-17 2006-03-02 Toshiba Corp 半導体装置とその製造方法
JP4841143B2 (ja) * 2004-09-27 2011-12-21 パナソニック株式会社 半導体装置の製造方法
US20060068556A1 (en) 2004-09-27 2006-03-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP4860183B2 (ja) * 2005-05-24 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7838369B2 (en) * 2005-08-29 2010-11-23 National Semiconductor Corporation Fabrication of semiconductor architecture having field-effect transistors especially suitable for analog applications
TWI338335B (en) * 2005-11-07 2011-03-01 Samsung Electronics Co Ltd Semiconductor devices and methods of manufacturing the same
US7342266B2 (en) * 2006-01-09 2008-03-11 International Business Machines Corporation Field effect transistors with dielectric source drain halo regions and reduced miller capacitance
JP5062166B2 (ja) 2006-02-24 2012-10-31 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP2008103492A (ja) * 2006-10-18 2008-05-01 Nec Electronics Corp 半導体装置およびその製造方法
US7781288B2 (en) * 2007-02-21 2010-08-24 International Business Machines Corporation Semiconductor structure including gate electrode having laterally variable work function
US20080293194A1 (en) * 2007-05-24 2008-11-27 Neng-Kuo Chen Method of making a P-type metal-oxide semiconductor transistor and method of making a complementary metal-oxide semiconductor transistor
JP5235486B2 (ja) 2008-05-07 2013-07-10 パナソニック株式会社 半導体装置
JP5173582B2 (ja) * 2008-05-19 2013-04-03 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
US20120007194A1 (en) 2012-01-12
JP2012019016A (ja) 2012-01-26
US8389350B2 (en) 2013-03-05

Similar Documents

Publication Publication Date Title
JP5652939B2 (ja) 半導体装置及び半導体装置の製造方法
US7456464B2 (en) Semiconductor device including insulated gate type transistor and insulated gate type variable capacitance, and method of manufacturing the same
KR100757026B1 (ko) 반도체 장치의 제조 방법
US20050070123A1 (en) Method for forming a thin film and method for fabricating a semiconductor device
US11908915B2 (en) Method of manufacturing semiconductor devices and semiconductor devices
US20130334608A1 (en) Semiconductor device
US20070200160A1 (en) Semiconductor device and method of fabricating the same
JP2005079223A (ja) 半導体装置及び半導体装置の製造方法
KR20120021294A (ko) 하이-케이 금속 게이트 전극 구조를 포함하는 반도체 디바이스에 형성된 다결정 저항
Sung et al. Gate-first high-k/metal gate DRAM technology for low power and high performance products
US20070158705A1 (en) Semiconductor device
KR101423752B1 (ko) 게이트 스택 형성 동안 고-유전상수 게이트 유전층에서의 포인트 결함을 패시베이팅하는 방법
KR20050021337A (ko) 반도체 장치 및 그 제조 방법
US20120056271A1 (en) Semiconductor device
US20090057786A1 (en) Semiconductor device and method of manufacturing semiconductor device
US11527536B2 (en) Semiconductor structure with gate electrode doping
US20130187241A1 (en) Interfacial layer regrowth control in high-k gate structure for field effect transistor
US7391089B2 (en) Semiconductor device and method of manufacturing the same
JP2011009555A (ja) 半導体装置およびその製造方法
TWI536460B (zh) 閘極第一高介電常數金屬閘極堆疊上無氧之快速熱退火
JP2006269520A (ja) 半導体装置およびその製造方法
Boubaaya et al. Impact of fin height on bias temperature instability of memory periphery FinFETs
JP2011061071A (ja) 半導体装置及びその製造方法
JP2009278031A (ja) 半導体装置の製造方法
JP4047210B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130502

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140319

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140516

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141114

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141117

R150 Certificate of patent or registration of utility model

Ref document number: 5652939

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees