KR20050021337A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20050021337A
KR20050021337A KR1020040067669A KR20040067669A KR20050021337A KR 20050021337 A KR20050021337 A KR 20050021337A KR 1020040067669 A KR1020040067669 A KR 1020040067669A KR 20040067669 A KR20040067669 A KR 20040067669A KR 20050021337 A KR20050021337 A KR 20050021337A
Authority
KR
South Korea
Prior art keywords
film
sige
forming
type
gate electrode
Prior art date
Application number
KR1020040067669A
Other languages
English (en)
Inventor
무또오아끼요시
오오지히로시
Original Assignee
가부시끼가이샤 한도따이 센단 테크놀로지스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 한도따이 센단 테크놀로지스 filed Critical 가부시끼가이샤 한도따이 센단 테크놀로지스
Publication of KR20050021337A publication Critical patent/KR20050021337A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28255—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor belonging to Group IV and not being elemental silicon, e.g. Ge, SiGe, SiGeC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02194—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing more than one metal element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3141—Deposition using atomic layer deposition techniques [ALD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

보이드가 없어 표면 평탄성이 우수한 SiGe막을 고유전체막 상에 형성한다.
실리콘 기판(2) 상에 게이트 절연막(6)을 거쳐서 SiGe막(10)을 포함하는 게이트 전극을 갖는 반도체 장치이며, 게이트 절연막(6)은 기초 계면층(6a)과, 기초 계면층(6a)보다도 높은 비유전율을 갖는 고유전체막(6b)을 포함하고 게이트 전극은 고유전체막(6b) 상에 형성된 시드 Si막(8)과, 시드 Si막(8) 상에 형성된 SiGe막(10)을 포함한다. 시드 Si막(8)의 막 두께는 0.1 ㎚ 이상 5 ㎚ 미만이다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 고유전체막과 SiGe막을 포함하는 게이트 전극을 포함하는 MOS 트랜지스터 및 그 제조 방법에 관한 것이다.
최근, 반도체 장치로서의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 미세화 및 고집적화가 진행되고 있다. 이에 수반하여, 구동 전류 확보나 소비 전력 저감의 관점으로부터 게이트 절연막의 박막화가 진행되고 있다. 종래부터 게이트 절연막으로서 널리 이용되어 온 실리콘 산화막(SiO2막)은, 스케일링측의 요청을 기초로 하여 2 ㎚ 이하의 막 두께로 성막할 필요가 있다.
그러나, 이러한 매우 얇은 SiO2막을 게이트 절연막으로서 이용한 경우, 터널 전류에 의한 게이트 누설 전류가 소스/드레인 전류에 대해 무시할 수 없는 값이 되어, MOSFET의 고성능화와 저소비 전력화에 있어서 큰 과제가 되고 있다.
이 과제에 대해, SiO2막보다도 높은 비유전율을 갖는 고유전체막(「High - k막」이라고도 함)을 게이트 절연막으로서 이용하는 방법이 검토되고 있다. 고유전체막의 재료로서는, 예를 들어 HfO2, ZrO2, Al2O3과 같은 금속 산화물, HfSiOx, ZrSiOz와 같은 금속 실리케이트, HfAlOx, ZrAlOx와 같은 금속 알루미네이트, La2O3, Y2O3과 같은 란타노이드계 원소의 산화물 등을 들 수 있다. 특히, Hf를 구성 원소로서 포함하는 하프니아막(HfO2막), Hf 알루미네이트막(HfAlOx막) 또는 Hf 실리케이트막(HfSiOx막), 혹은 알루미나막(Al2O3막), 혹은 이들을 질화 처리한 막은 양호한 열적 안정성을 가지므로, LSI 제조 공정으로의 도입이 비교적 용이하다고 생각되고 있다.
이들 고유전체막의 비유전율은 6 이상으로, SiO2막의 비유전율 3.9보다도 높다. 따라서, 게이트 절연막의 실효적인 막 두께, 즉 전기적 환산 막 두께(Equivalent Oxide Thickness, 이하「EOT」라 함)를 얇게 한 상태에서, 물리적 막 두께를 두껍게 할 수 있다. 이로 인해, 터널 전류에 의한 게이트 누설 전류를 억제할 수 있다.
한편 게이트 절연막의 EOT를 박막화하기 위해, 게이트 전극에서 발생되는 공핍화에 기인한 기생 용량을 저감시키는 방법이 제안되어 있다. 그 방법 중 하나로서, 예를 들어 게이트 전극에 실리콘 게르마늄(이하「SiGe」라 함)막을 이용하는 방법이 있다. MOSFET의 게이트 전극에 SiGe막을 이용함으로써, 게이트 전극 중의 도전형 불순물(예를 들어, 붕소)의 활성화율이 향상되고 게이트 전극의 공핍화가 억제되어 기생 용량을 감소시킬 수 있다. 이에 의해, 기생 용량의 감소에 상당하는만큼 게이트 절연막의 막 두께를 얇게 할 수 있다.
또한 SiGe막을 이용한 게이트 전극을 저저항화하기 위해, 후공정에서 살리사이드 공정을 이용하여 게이트 전극의 살리사이드화를 행하는 경우가 있다. 그러나, 이 경우에는 SiGe막의 Ge에 기인한 살리사이드 응집이나 저항 불량이 발생되어 버리는 문제가 있었다. 이 문제를 해결하기 위해, SiGe막 상에 캡 Si막을 형성하고, 그 캡 Si막 표면에 있어서의 Ge 농도의 비율을 2 ％ 이하로 조정하는 것이 제안되어 있다(예를 들어, 특허 문헌 1 참조).
또한, SiGe막의 성막시에 그 막 표면이 거칠어져 버려, 드라이 에칭에 의한 게이트 전극 가공이 곤란해져 버린다고 하는 문제가 있었다. 이 SiGe막의 표면 거칠기를 억제하기 위해, 게이트 절연막인 Si02막 상에 매우 얇은 비정질 Si막을 시드 Si막으로서 형성하고, 이 시드 Si막 상에 SiGe막을 형성하는 방법이 특허 문헌 1에 기재되어 있다.
또한 SiO2막 상에 실리콘 미립자를 형성한 후, 다결정 SiGe막을 형성함으로써 다결정 SiGe막의 산화막 계면의 Ge 농도를 균일하게 하고, 결정립 내의 격자 왜곡과 막 스트레스를 저감하여 게이트 전극의 신뢰성을 향상시키는 것이 기재되어 있다(예를 들어, 특허 문헌 2 참조).
[특허 문헌 1]
일본 특허 공개 제2002-261274호 공보(제5 페이지, 도1)
[특허 문헌 2]
일본 특허 공개 제2003-31806호 공보
그러나, SiGe막 상에 캡 Si막을 형성할 때에 SiGe막의 표면 거칠기의 증가, SiGe막의 불연속막의 형성, 그레인 성장에 의한 SiGe막 중에서의 보이드 발생 등 막 성장에 있어서의 다양한 문제가 있는 것을 본 발명자들의 독자적인 조사에 의해 알 수 있었다.
또한, 고유전체막을 게이트 절연막으로서 이용한 경우에는, 실리콘 산화막(SiO2막)이나 실리콘 산질화막(SiON막)을 게이트 절연막으로서 이용한 경우와 비교하여, SiGe막의 막 불량의 발생 구조가 다른 것을 본 발명자들의 독자적인 조사에 의해 알 수 있었다. 이하에, 막 불량의 구체예를 설명한다.
도10은, 고유전체막 상에 SiGe막과 캡 Si막으로 이루어지는 적층막을 형성한 경우의 SiGe막의 막 형태를 나타낸 SEM 사진이다. 도10의 (a)는 고유전체막으로서 Hf 조성이 23 ％인 Hf 알루미네이트막(HfAlOx막)을 이용한 경우, 도10의 (b)는 고유전체막으로서 Hf 조성이 60 ％인 Hf 실리케이트막(HfSiOx막)을 이용한 경우의 각각의 SiGe막 단면을 나타낸 SEM 사진이다. 또한 도11은, 고유전체막으로서의 알루미나막(Al2O3막) 상에 막 두께 5 ㎚ 이상(도면에서는 5 ㎚)의 시드 Si를 거쳐서, SiGe막과 캡 Si막으로 이루어지는 적층막을 형성한 경우의 SiGe막의 막 형태를 나타낸 SEM 사진이다.
도10의 (a) 및 도10의 (b)에 나타낸 바와 같이, 고유전체막 상에 SiGe막을 직접 형성하면 SiGe막은 아일랜드형의 막 형태가 되어 버려, SiGe막이 불연속막으로 되어 버리는 것을 알 수 있었다. 또한, 상기 도면에 나타낸 바와 같이 캡 Si막 표면의 거칠기가 현저하게 열화되어 버리는 것을 알 수 있었다.
또한, 도11에 나타낸 바와 같이 고유전체막과 SiGe막 사이에 5 ㎚ 이상의 막 두께로 시드 Si막을 개재시킨 경우에는, SiGe막 중에서 보이드(도면 중의 ○표로 나타낸 부분)가 발생하는 것을 알 수 있었다.
본 발명은 상기 종래의 과제를 해결하기 위해 이루어진 것으로, 보이드가 없어 표면 평탄성이 우수한 SiGe막을 고유전체막 상에 형성하는 것을 목적으로 한다. 또한 본 발명은, SiGe막과 캡 Si막으로 이루어지는 양질의 연속막을 고유전체막 상에 형성하는 것을 목적으로 한다.
본 발명에 관한 반도체 장치는, 기판 상에 게이트 절연막을 거쳐서 형성된 SiGe막을 포함하는 게이트 전극을 갖는 반도체 장치이며,
상기 게이트 절연막은, 기초 계면층과 상기 기초 계면층보다도 높은 비유전율을 갖는 고유전체막을 포함하고,
상기 게이트 전극은, 상기 고유전체막 상에 형성된 시드 Si막과 상기 시드 막 상에 형성된 SiGe막을 포함하는 것을 특징으로 하는 것이다.
본 발명에 관한 반도체 장치에 있어서, 상기 게이트 전극은 상기 SiGe막 상에 형성되고 상기 SiGe막과 동일한 막 형태를 갖는 하부 캡 Si막을 더 포함하는 것이 적합하다.
또한, 상기 게이트 전극은 상기 하부 캡 Si막 상에 형성된 상부 캡 Si막과, 상기 상부 캡 Si막의 상층에 형성된 금속 실리사이드층을 더 포함하는 것이 적합하다.
본 발명에 관한 반도체 장치에 있어서, 상기 고유전체막은 Hf 조성이 50 ％ 미만인 HfAlOx막, 혹은 그 HfAlOx막을 질화 처리한 막인 것이 적합하다.
또한, 상기 고유전체막은 HfSiOx막 또는 Al2O3막, 혹은 이들을 질화 처리한 막인 것이 적합하다.
본 발명에 관한 반도체 장치에 있어서, 상기 시드 Si막의 막 두께가 0.1 ㎚ 이상 5 ㎚ 미만인 것이 적합하다.
본 발명에 관한 반도체 장치에 있어서, 상기 SiGe막 중의 Ge 조성이 15 ％ 이상 40 ％ 미만인 것이 적합하다.
본 발명에 관한 반도체 장치에 있어서, 상기 SiGe막의 막 두께가 50 ㎚ 이하인 것이 적합하다.
본 발명에 관한 반도체 장치는 기판 상에 형성된 게이트 절연막과,
상기 게이트 절연막 상에 형성되고 SiGe막을 갖는 게이트 전극과,
상기 게이트 전극의 측벽을 덮는 사이드 월과,
상기 사이드 월 하방의 상기 기판 상층에 형성된 연장 영역과,
상기 연장 영역에 접속되고 상기 기판 상층에 형성된 소스/드레인 영역을 구비하고,
상기 게이트 절연막은 기판 상에 형성된 기초 계면층과, 상기 기초 계면층 상에 형성되고 상기 기초 계면층보다도 높은 비유전율을 갖는 고유전체막을 갖고,
상기 게이트 전극은 상기 고유전율 게이트 절연막 상에 형성되고 0.1 ㎚ 이상 5 ㎚ 미만의 막 두께를 갖는 시드 Si막과, 상기 시드 Si막 상에 형성된 SiGe막과, 상기 SiGe막 상에 형성되고 0.5 ㎚ 이상 5 ㎚ 이하의 막 두께를 갖는 하부 캡 Si막과, 상기 하부 캡 Si막 상에 형성된 상부 캡 Si막과, 상기 상부 캡 Si막 상에 형성된 Ni 실리사이드층을 갖는 것을 특징으로 하는 것이다.
본 발명에 관한 반도체 장치는 n형 회로 영역과 p형 회로 영역을 갖는 상보형 반도체 장치이며,
n형 회로 영역의 기판 상층에 형성된 p형 웰과,
p형 회로 영역의 상기 기판 상층에 형성된 n형 웰과,
상기 p형 및 n형 웰 상에 형성된 게이트 절연막과,
상기 게이트 절연막 상에 형성되고 SiGe막을 갖는 게이트 전극과,
상기 게이트 전극의 측벽을 덮는 사이드 월과,
상기 사이드 월 하방의 상기 p형 웰의 상층에 형성된 n형 연장 영역과,
상기 사이드 월 하방의 상기 n형 웰의 상층에 형성된 p형 연장 영역과,
상기 p형 웰의 상층에 형성되고 상기 n형 연장 영역에 접속된 n형 소스/드레인 영역과,
상기 n형 웰의 상층에 형성되고 상기 p형 연장 영역에 접속된 p형 소스/드레인 영역을 구비하고,
상기 게이트 절연막은 기판 상에 형성된 기초 계면층과, 상기 기초 계면층 상에 형성되고 상기 기초 계면층보다도 높은 비유전율을 갖는 고유전체막을 갖고,
상기 게이트 전극은 상기 고유전율 게이트 절연막 상에 형성되고 0.1 ㎚ 이상 5 ㎚ 미만의 막 두께를 갖는 시드 Si막과, 상기 시드 Si막 상에 형성된 SiGe막과, 상기 SiGe막 상에 형성되고 0.5 ㎚ 이상 5 ㎚ 이하의 막 두께를 갖는 하부 캡 Si막과, 상기 하부 캡 Si막 상에 형성된 상부 캡 Si막과, 상기 상부 캡 Si막 상에 형성된 Ni 실리사이드층을 갖는 것을 특징으로 하는 것이다.
본 발명에 관한 반도체 장치에 있어서, 상기 시드 Si막은 상기 고유전체막의 전기적 막 두께를 저감하는 것이 적합하다.
본 발명에 관한 반도체 장치의 제조 방법은 기판 상에 게이트 절연막으로서 고유전체막을 형성하는 공정과,
상기 고유전체막 상에 시드 Si막을 형성하는 공정과,
상기 시드 Si막 상에 SiGe막을 형성하는 공정과,
상기 SiGe막 및 상기 시드 Si막을 패터닝하여 게이트 전극을 형성한 후, 상기 고유전체막을 패터닝하는 공정과,
상기 게이트 전극을 마스크로 한 이온 주입에 의해 상기 기판의 상층에 불순물 확산층을 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
본 발명에 관한 반도체 장치의 제조 방법에 있어서, 상기 SiGe막을 형성한 후 상기 SiGe막의 형성 온도와 동일한 온도로 연속하여 상기 SiGe막 상에 하부 캡 Si막을 형성하는 공정과, 상기 SiGe막의 형성 온도보다도 높은 온도로 상기 하부 캡 Si막 상에 상부 캡 Si막을 형성하는 공정을 포함하고,
상기 상부 캡 Si막, 상기 하부 캡 Si막, 상기 SiGe막 및 상기 시드 Si막을 패터닝하여 상기 게이트 전극을 형성하고,
상기 불순물 확산층을 형성한 후, 상기 상부 캡 Si막 및 상기 불순물 확산층의 상층에 금속 실리사이드층을 형성하는 공정을 포함하는 것이 적합하다.
본 발명에 관한 반도체 장치의 제조 방법에 있어서, 상기 상부 캡 Si막을 530 ℃ 이상 650 ℃ 이하의 온도로 형성하는 것이 적합하다.
본 발명에 관한 반도체 장치의 제조 방법에 있어서, 상기 SiGe막을 450 ℃ 이상 500 ℃ 미만의 온도로 형성하는 것이 적합하다.
본 발명에 관한 반도체 장치의 제조 방법은 기판 상에 게이트 절연막으로서 기초 계면층과, 상기 기초 계면층보다도 높은 비유전율을 갖는 고유전체막을 형성하는 공정과,
상기 고유전체막 상에 시드 Si막을 0.1 ㎚ 이상 5 ㎚ 미만의 막 두께로 형성하는 공정과,
상기 시드 Si막 상에 SiGe막을 450 ℃ 이상 500 ℃ 미만의 온도로 형성하는 공정과,
상기 SiGe막 상에 상기 SiGe막의 형성 온도로 하부 캡 Si막을 0.5 ㎚ 이상 5 ㎚ 이하의 막 두께로 형성하는 공정과,
상기 하부 캡 Si막 상에 상기 SiGe막의 형성 온도보다도 높은 온도로 상부 캡 Si막을 형성하는 공정과,
상기 상부 캡 Si막, 상기 하부 캡 Si막, 상기 SiGe막 및 상기 시드 Si막을 패터닝하여 게이트 전극을 형성한 후, 상기 고유전체막 및 상기 기초 계면층을 패터닝하는 공정과,
상기 게이트 전극을 마스크로 하여 상기 기판에 도전형 불순물을 주입하고, 열처리를 행함으로써 연장 영역을 형성하는 공정과,
상기 게이트 전극의 측벽을 덮는 사이드 월을 형성하는 공정과,
상기 사이드 월 및 게이트 전극을 마스크로 하여 상기 기판에 도전형 불순물을 주입하고, 열처리를 행함으로써 소스/드레인 영역을 형성하는 공정과,
살리사이드법을 이용하여 상기 상부 캡 Si막 및 상기 소스/드레인 영역 상층에 금속 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
본 발명에 관한 반도체 장치의 제조 방법은, n형 회로 영역과 p형 회로 영역을 갖는 상보형 반도체 장치의 제조 방법이며,
상기 n형 회로 영역의 기판 상층에 p형 웰을 형성하고, 상기 p형 회로 영역의 기판 상층에 n형 웰을 형성하는 공정과,
상기 p형 웰 및 n형 웰 상에 게이트 절연막으로서 기초 계면층과, 상기 기초 계면층보다도 높은 비유전율을 갖는 고유전체막으로 형성하는 공정과,
상기 고유전체막 상에 시드 Si막을 0.1 ㎚ 이상 5 ㎚ 미만의 막 두께로 형성하는 공정과,
상기 시드 Si막 상에 SiGe막을 450 ℃ 이상 500 ℃ 미만의 온도로 형성하는 공정과,
상기 SiGe막 상에 상기 SiGe막의 형성 온도로 하부 캡 Si막을 0.5 ㎚ 이상 5 ㎚ 이하의 막 두께로 형성하는 공정과,
상기 하부 캡 Si막 상에 상기 SiGe막의 형성 온도보다도 높은 온도로 상부 캡 Si막을 형성하는 공정과,
상기 상부 캡 Si막, 상기 하부 캡 Si막, 상기 SiGe막 및 상기 시드 Si막을 패터닝하여 게이트 전극을 형성한 후, 상기 고유전체막 및 상기 기초 계면층을 패터닝하는 공정과,
상기 게이트 전극을 마스크로 하여 상기 p형 웰에 n형 불순물을 주입하고, 열처리를 행함으로써 n형 연장 영역을 형성하는 공정과,
상기 게이트 전극을 마스크로 하여 상기 n형 웰에 p형 불순물을 주입하고, 열처리를 행함으로써 p형 연장 영역을 형성하는 공정과,
상기 n형 및 p형 연장 영역을 형성한 후, 상기 게이트 전극의 측벽을 덮는 사이드 월을 형성하는 공정과,
상기 사이드 월 및 게이트 전극을 마스크로 하여 상기 p형 웰에 n형 불순물을 주입하고, 열처리를 행함으로써 n형 소스/드레인 영역을 형성하는 공정과,
상기 사이드 월 및 게이트 전극을 마스크로 하여 상기 n형 웰에 p형 불순물을 주입하고, 열처리를 행함으로써 p형 소스/드레인 영역을 형성하는 공정과,
살리사이드법을 이용하여 상기 상부 캡 Si막 및 상기 n형 및 p형 소스/드레인 영역 상층에 금속 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
<제1 실시 형태>
우선, 본 발명의 제1 실시 형태에 의한 반도체 장치의 구조에 대해 설명한다.
도1은 본 발명의 제1 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도이다.
도1에 도시한 바와 같이, 기판(2)으로서의 실리콘 기판에는 트랜지스터와 같은 반도체 소자가 형성되는 소자 영역과, 이 소자 영역을 분리하는 분리 영역이 있고, 상기 분리 영역에 필드 절연막(「소자 분리 절연막」이라고도 함)(4)이 형성되어 있다. 또한, 도시하지 않았지만 소자 영역의 실리콘 기판(2) 내에는 웰 영역이 형성되어 있다.
소자 영역의 실리콘 기판(2) 상에는 게이트 절연막(6)이 형성되어 있다. 게이트 절연막(6)은 실리콘 기판(2) 상에 형성된 기초 계면층(6a)과, 기초 계면층(6a) 상에 형성되고 기초 계면층(6a)보다도 높은 비유전율을 갖는 고유전체막(6b)을 포함하는 적층막이다.
기초 계면층(6a)으로서는, 예를 들어 SiO2막, Si3N4막, SiON막 또는 그들 적층막(이하,「SiO2막 등」이라 함)을 이용할 수 있다. 기초 계면층(6a)의 막 두께는, 예를 들어 0.5 ㎚ 내지 1 ㎚이다. 기초 계면층(6a)은 실리콘 기판(2)과 고유전체막(6b)의 계면 반응을 억제하기 위해 형성되는 것이다.
고유전체막(6b)으로서는, 예를 들어 Hf 조성이 50 ％ 미만인 Hf 알루미네이트막(HfAlOx막), 혹은 Hf 실리케이트막(HfSiOx막), Al2O3막, 혹은 이들을 질화 처리한 막을 이용할 수 있다. 이들 고유전체막(6b)의 비유전율은 6 이상이며, 그 막 두께는 예를 들어 2 ㎚ 내지 3 ㎚이다.
게이트 절연막(6) 상에는 시드 Si막(8)과, SiGe막(10)과, 하부 캡 Si막(12a)과, 상부 캡 Si막(12b)과, 금속 실리사이드층(20)을 적층하여 이루어지는 게이트 전극이 형성되어 있다.
상세하게는, 고유전체막(6b) 상에는 시드 Si막(8)으로서의 비정질 Si막이 형성되어 있다. 시드 Si막(8)의 막 두께는, 예를 들어 0.1 ㎚ 이상 5 ㎚ 미만이다(후술).
시드 Si막(8) 상에는, 하부 전극막으로서의 SiGe막(10)이 형성되어 있다. SiGe막(10)의 막 두께는, 예를 들어 50 ㎚ 이하가 적합하다. SiGe막(10)은 Si(100-y)Gey인 조성식으로 표시되지만, Ge 조성[Y(％)]은 15 ％ 이상 40 ％ 미만이 적합하며, 30 ％ 정도가 더욱 적합하다(후술). 또한, SiGe막(10)은 450 ℃ 이상 500 ℃ 미만의 온도로 성장시킨 것이 적합하며, 475 ℃의 온도로 성장시킨 것이 더욱 적합하다(후술).
SiGe막(10) 상에는 캡 Si막(12)이 형성되어 있다. 캡 Si막(12)은 SiGe막(10)과 동일한 성장 온도로 성장하고 SiGe막(10)과 동일한 막 형태를 갖는 하부 캡 Si막(12a)과, 하부 캡 Si막(12a)보다도 고온으로 성장하고 하부 캡 Si막(12a)과는 막 형태가 다른 상부 캡 Si막(12b)을 포함한다. 하부 캡 Si막(12)의 막 두께는, 예를 들어 0.1 ㎚ 이상 5 ㎚ 미만이 적합하다.
또한 게이트 절연막(6), 시드 Si막(8), SiGe막(10) 및 캡 Si막(12)의 측벽에는 사이드 월(16)이 형성되어 있다.
게이트 전극 하방의 채널 영역(도시 생략)을 사이에 두고 실리콘 기판(2)의 상층에 연장 영역(14)이 형성되고, 이 연장 영역(14)에 접속하는 소스/드레인 영역(18)이 형성되어 있다.
상부 캡 Si막(12b) 및 소스/드레인 영역(18)의 상층에는, 금속 실리사이드층(20)으로서의 Ni 실리사이드층이 형성되어 있다. 즉, 본 실시 형태에 있어서의 MOS 트랜지스터는 살리사이드 구조를 갖는다.
다음에, 상기 반도체 장치의 제조 방법에 대해 설명한다.
도2는 도1에 도시한 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
우선, 도2의 (a)에 도시한 바와 같이 실리콘 기판(2)의 분리 영역에, STI(Shallow Trench Isolation) 기술을 이용하여 필드 절연막(4)을 형성한다. 그리고, 도시하지 않았지만 실리콘 기판(2)의 소자 영역에 도전형 불순물의 이온 주입을 행하고, 또한 어닐 처리를 행함으로써 웰 영역을 형성한다.
다음에, 소정의 전처리(예를 들어, 자연 산화막의 제거)를 행한 후, 열산화(또는 열질화 또는 열산질화) 혹은 플라즈마 산화(또는 플라즈마 질화 또는 플라즈마 산질화) 등의 방법을 이용하여, 실리콘 기판(2) 상에 기초 계면층(6a)으로서의 SiO2막 등을 예를 들어 0.5 ㎚ 내지 1 ㎚의 막 두께로 형성한다.
계속해서, 기초 계면층(6a) 상에 기초 계면층(6a)보다 비유전율이 높은 고유전체막(6b)을 ALD(Atomic Layer Deposition)법이나 MOCVD(Metal Organic Chemical Vapor Deposition)법을 이용하여 형성한다. 예를 들어, ALD법에 의해 HfAlOx막을 형성하는 경우 HfCl4 및 TMA를 원료로 하고, H2O 또는 O3을 산화제로 하고, 기판 온도를 300 ℃로 하는 공정 조건을 이용할 수 있다.
이에 의해, 실리콘 기판(2) 상에 기초 계면층(6a)과 고유전체막(6b)을 적층하여 이루어지는 게이트 절연막(6)이 형성된다.
또한, 고유전체막(6b)의 형성 후에 극미량 산소 분위기 중에서의 열처리를 행하는 것이 바람직하다. 고유전체막(6b)으로서 HfAlOx막을 형성한 경우에는, 램프식 급속 승강온 어닐 장치(RTA : rapid thermal annealer)를 이용하고, 예를 들어 1000 ℃ 정도의 고온으로 수초간의 열처리를 행하는 것이 적합하다. 이 고온 열처리에 의해, 고유전체막(6b) 중의 산소 결손이 보상되는 동시에 고유전체막(6b) 중의 불순물 농도가 감소한다.
또한, 도시하지 않았지만 고유전체막(6b) 상에 막 두께가 0.1 ㎚ 내지 1 ㎚ 정도인 매우 얇은 실리콘 질화막(SiN막)이나 매우 얇은 알루미늄 질화막(AlN막)을 형성해도 좋다. 즉, 고유전체막(6b)과 시드 Si막(8) 사이에 매우 얇은 SiN막 또는 AlN막을 개재시켜도 좋다. 이 경우, 게이트 전극(게이트 폴리 전극)으로부터 고유전체막으로의 도우펀트 확산이 억제된다. 이로 인해, 게이트 누설 전류를 억제할 수 있어, 소자의 신뢰성을 향상시킬 수 있다.
다음에, 도2의 (b)에 도시한 바와 같이 LPCVD(Low Pressure Chemical Vapor Deposition)법을 이용하여, 고유전체막(6b) 상에 시드 Si막(8)으로서의 비정질 Si막을 형성한다. 상세한 설명은 후술하지만, SiGe막(10)의 전기 특성 개선 효과를 최대한으로 얻기 위해서는, 시드 Si막(8)을 0.1 ㎚ 이상 5 ㎚ 미만의 막 두께로 형성하는 것이 적합하고, 1 ㎚로 형성하는 것이 더욱 적합하다. 시드 Si막(8)의 형성에는, 예를 들어 배치식 종형 LPCVD 장치를 이용할 수 있다. 시드 Si막(8)의 형성 조건은, 예를 들어 SiH4 유량 : 1 slm ; 성장 온도 : 475 ℃ ; 성장 압력 : 100 Pa이다.
본 발명자들은, 고유전체막 상에 시드 Si막을 거쳐서 SiGe막과 캡 Si막으로 이루어지는 적층막을 형성한 경우의 트랜지스터의 전기적 특성을 조사하였다. 본 조사에서는, 고유전체막으로서 Hf 조성이 23 ％인 HfAlOx를 이용하였다.
도3은, 고유전체막 상에 시드 Si막을 거쳐서 SiGe막과 캡 Si막으로 이루어지는 적층막을 형성한 경우의 트랜지스터의 전기적 특성을 나타내는 그래프이다. 상세하게는, 도3의 (a)는 시드 Si막의 막 두께와 용량 특성(C-V 특성)으로부터 얻어진 전기적 막 두께(EOT)의 관계를 나타낸 그래프이다. 도3의 (b)는 시드 Si막의 막 두께와 용량 특성(C-V 특성)으로부터 얻어진 SiGe막의 공핍화율의 관계를 나타낸 그래프이다.
도3의 (a)에 나타낸 바와 같이, 시드 Si막의 막 두께가 얇은 경우에는 전기적 막 두께(EOT)가 작아 적합한 것을 알 수 있었다. 또한, 막 두께가 5 ㎚ 미만인 시드 Si막과 SiGe막을 적층한 게이트 전극의 경우에는, 종래의 다결정 Si(Poly-Si)막을 게이트 전극으로 한 경우와 비교하여 전기적 막 두께(EOT)의 저감 효과가 있는 것을 알 수 있었다. 이 EOT의 감소는, SiGe막을 이용함으로써 게이트 전극/고유전체막 계면에서의 고상 반응이 억제되었기 때문이라고 생각할 수 있다. 한편, 시드 Si막의 막 두께를 5 ㎚ 이상으로 두껍게 한 경우에는, 상기 계면에 있어서의 Ge 조성이 저하되기 때문에 충분한 고상 반응의 억제 효과를 얻을 수 없어, 상술한 바와 같은 EOT의 저감 효과는 얻을 수 없다. 따라서, 시드 Si막의 막 두께는 5 ㎚ 미만으로 설정하는 것이 적합하다.
또한, 도3의 (b)에 있어서 공핍화율의 지표로는, C-V 특성으로부터 얻어지는 반전측 용량 막 두께(Tinv)와 전기적 막 두께(EOT)의 차분치(Tinv-EOT)를 이용하고 있다. 이 값이 작을수록 게이트 전극의 공핍화가 억제되어, 트랜지스터에 있어서 양호한 전기적 특성을 얻을 수 있는 것을 나타내고 있다. 도3의 (b)에 나타낸 바와 같이, 시드 Si막의 막 두께에 상관없이 SiGe 전극을 이용함으로써, 종래의 Poly-Si 전극의 경우와 비교하여 게이트 전극의 공핍화를 억제할 수 있는 것을 알 수 있었다. 또한, 시드 Si막이 없는(막 두께 ＝0) 경우보다도 시드 Si막이 있는 경우 쪽이 한층 더 게이트 전극의 공핍화를 억제할 수 있는 것을 알 수 있었다. 따라서, 시드 Si막의 막 두께는 0.1 ㎚ 이상으로 설정하는 것이 적합하다.
상술한 도3의 (a) 및 도3의 (b)의 조사 결과로부터, 시드 Si막의 막 두께는 0.1 ㎚ 이상 5 ㎚ 미만으로 하는 것이 적합하다.
다음에, 도2의 (b)에 도시한 바와 같이 LPCVD법을 이용하여, 시드 Si막(8)상에 SiGe막(10)을 형성한다. 즉, 상기 LPCVD 장치를 이용하여 시드 Si막(8)과 SiGe막(10)을 연속하여 형성한다.
여기서, Si(100-y)Gey의 조성식으로 표시되는 SiGe막(10) 중의 Ge 조성[Y(％)]은 15 ％ 이상 40 ％ 미만으로 하는 것이 적합하고, 30 ％로 하는 것이 가장 적합하다. 이는, 게이트 전극 재료로서 SiGe막을 이용함으로써 얻어지는 PMOS의 전기적 특성 개선 효과가 Ge 조성이 15 ％ 미만에서는 불충분해, Ge 조성이 30 ％ 이상에서 포화하기 위함이다. 또한, Ge 조성이 40 ％ 이상인 경우에는, NMOS의 전기적 특성이 열화되는 경향이 보이기 때문이다.
또한, SiGe막(10)의 성장 온도는 450 ℃ 이상 500 ℃ 미만이 적합하고, 475 ℃가 가장 적합하다. 이는, 성장 온도가 500 ℃ 이상인 경우에는 SiGe막의 표면 거칠기가 현저해지기 때문이다. 한편, 성장 온도가 450 ℃ 미만인 경우에는 성막율이 늦어져, 처리량이 나빠지기 때문이다.
예를 들어, 배치식의 종형 LPCVD 장치를 이용하여, SiH4 유량 : 0.6 slm ; H2 희석 10 ％ GeH4 유량 : 0.58 slm ; 온도 : 475 ℃ ; 압력 : 10 pa의 공정 조건을 이용할 수 있다. 또한, 이 조건에 의해 우수한 면 내 균일성과 표면 평탄성을 갖고, Ge 농도 30 ％의 SiGe막을 40 ㎚ 정도의 막 두께로 형성할 수 있다.
그리고, 상기 LPCVD 장치를 그대로 이용하여, SiGe막(10) 상에 하부 캡 Si막(12a)과 상부 캡 Si막(12b)을 적층하여 이루어지는 캡 Si막(12)을 형성한다. 여기서, 우선 SiGe막(10)의 성장 온도와 동일 온도로 SiGe막(10)과 동일한 막 형태의 하부 캡 Si막(12a)을 형성한 후, 그보다도 고온의 조건에서 상부 캡 Si막(12b)을 형성한다. 이에 의해, SiGe막(10)과 동일한 막 형태의 하부 캡 Si막(12a)과 다른 막 형태의 상부 캡 Si막(12b)으로 이루어지는 적층막(12)을 얻을 수 있다.
예를 들어, 배치식의 종형 LPCVD 장치를 이용하고, SiH4 유량 : 1 slm ; 온도 : 475 ℃ ; 압력 : 100 Pa의 조건을 이용하여, 하부 캡 Si막(12a)을 약 5 ㎚의 막 두께로 형성할 수 있다. 또한, 예를 들어 SiH4 유량 : 0.6 slm ; 온도 : 620 ℃ ; 압력 : 20 Pa의 조건을 이용하여, 상부 캡 Si막(12b)을 약 110 ㎚의 막 두께로 형성할 수 있다.
캡 Si막(12) 중 하부 캡 Si막(12a)을 SiGe막(10)과 동일한 막 형태로 형성함으로써, 상부 캡 Si막(12b) 형성시의 SiGe막(10)의 막 형태 변화를 억제할 수 있고, SiGe막(10)에 있어서의 보이드 등의 막 불량의 발생을 억제할 수 있다. 이는, 하부 캡 Si막(12a)에 의해 SiGe막(10)의 표면 에너지가 내려가, SiGe막(10)이 안정화되기 때문이다. 또한, SiGe막(10) 상에 캡 Si막(12)을 형성함으로써, 후술하는 금속 실리사이드층(20)을 안정적으로 형성할 수 있다.
또한, 후술하는 금속 실리사이드층(20)을 형성하지 않는 경우에는, 캡 Si막(12)의 형성을 생략할 수도 있다. 이 경우도, 시드 Si막(8)을 거쳐서 SiGe막(10)을 형성함으로써, 고유전체막(6b) 상에 양질의 SiGe막(10)을 형성할 수 있다.
도4는, 고유전체막 상에 시드 Si막을 거쳐서 SiGe막과 캡 Si막으로 이루어지는 적층막을 형성한 경우의 SiGe막의 막 형태를 나타낸 SEM 사진이다. 상세하게는, 도4의 (a)은 고유전체막으로서 Hf 조성이 23 ％인 Hf 알루미네이트(HfAlOx)막을 이용한 경우, 도4의 (b)는 고유전체막으로서 Hf 조성이 60 ％인 Hf 실리케이트(HfSiOx)막을 이용한 경우, 도4의 (c)는 고유전체막으로서 알루미나(Al2O3)막을 이용한 경우에 있어서의 각각의 SiGe막의 막 형태를 나타낸 사진이다. 또한, 시드 Si막의 막 두께는 1 ㎚이다.
도4의 (a) 내지 도4의 (c)에 나타낸 바와 같이, 어떠한 고유전체막을 이용한 경우라도 시드 Si막을 거쳐서 SiGe막을 형성함으로써, 시드 Si막 없이 SiGe막을 형성한 경우(도5 참조)에 볼 수 있었던 SiGe막의 아일랜드형의 막 형태는 관찰되지 않고, 양호한 막 형태의 SiGe막이 얻어지는 것을 알 수 있었다. 또한, 종래 도6에서 볼 수 있었던 보이드도 관찰되지 않았다. 본 발명자들은, 시드 Si막의 막 두께가 0.1 ㎚ 이상 5 ㎚ 이하인 경우에 아일랜드형의 막 형태는 관찰되지 않고, 또한 보이드도 관찰되지 않은 것을 확인하였다. 따라서, 고유전체막을 포함하는 게이트 절연막에 대해, 시드 Si막의 최적의 막 두께의 범위를 시사하고 있다.
다음에, 캡 Si막(12) 및 SiGe막(10) 내에 도전형 불순물을 주입한 후, 공지의 리소그래피 기술과 에칭 기술을 이용하여 캡 Si막(12), SiGe막(10), 시드 Si막(8) 및 게이트 절연막(6)을 차례로 패터닝한다. 이에 의해, 도2의 (c)에 도시한 바와 같은 MOSFET의 게이트 전극 구조가 형성된다.
그리고, 패터닝된 게이트 전극 및 게이트 절연막(6)을 마스크로 하여, 실리콘 기판(2) 내에 도전형 불순물을 주입한 후 열처리를 행한다. 이에 의해, 실리콘 기판(2) 상층에 연장 영역(14)이 형성된다.
다음에, 실리콘 기판(2) 전체면에 Si3N4막이나 SiO2막과 같은 절연막을 형성하고, 이 절연막을 이방성 에칭한다. 이에 의해, 도2의 (d)에 도시한 바와 같이 게이트 절연막(6) 및 게이트 전극의 측벽에 스페이서로서의 사이드 월(16)이 형성된다.
그리고 게이트 전극, 게이트 절연막(6) 및 사이드 월(16)을 마스크로 하여, 실리콘 기판(2) 내에 도전형 불순물을 주입한 후 열처리를 행한다. 이에 의해, 실리콘 기판(2) 상층에 연장 영역(14)과 접속하는 소스/드레인 영역(18)이 형성된다.
다음에, 도2의 (e)에 도시한 바와 같이 살리사이드 기술이라 불리워지는 공지의 자기 정합 실리사이드 형성 기술을 이용하여, 금속 실리사이드층(20)을 게이트 전극 최상층의 상부 캡 Si막(12b) 및 소스/드레인 영역(18) 상에 형성한다.
상세하게는, 희박 HF 등을 이용하여 소정의 전세정을 행한 후 Ni막을 약 10 ㎚의 막 두께로 형성하고, 그 위에 TiN막을 약 10 ㎚의 막 두께로 형성한다. 그 후, 500 ℃ 정도의 온도로 열처리를 약 30초간 행하여 미반응 금속을 제거함으로써, 금속 실리사이드층(20)으로서의 Ni 실리사이드층이 형성된다.
이상 설명한 바와 같이, 본 제1 실시 형태에서는 실리콘 기판(2) 상에 형성된 Hf 조성이 50 ％ 미만인 HfAlOx막 등의 고유전체막(6b) 상에, 막 두께 0.1 ㎚ 이상 5 ㎚ 미만의 시드 Si막(8)을 거쳐서 SiGe막(10)을 형성하였다. 이에 의해, 보이드가 없어 표면 평탄성이 우수한 SiGe막(10)을 고유전체막(6b) 상에 형성할 수 있다. 즉, SiGe막(10)의 표면 평탄성을 유지한 상태에서, 보이드가 없는 양질의 SiGe막의 연속막 형성이 가능해진다.
또한, SiGe막(10)을 형성한 후 SiGe막(10)과 동일한 성막 온도로 연속하여 하부 캡 Si막(12a)을 형성하였다. 이에 의해, SiGe막(10)과 하부 캡 Si막(10a)으로 이루어지는 연속막 구조를 고유전체막(6b) 상에 형성할 수 있다.
따라서, 게이트 전극/게이트 절연막의 계면에 있어서의 Ge 조성의 균일성을 개선할 수 있어, 국소적인 계면 Ge 조성의 변동에 의한 트랜지스터의 임계치 전압의 변동을 억제할 수 있다. 따라서, 소자 변동이 개선되므로, 고성능의 트랜지스터를 수율 좋게 제작하는 것이 가능해 생산성이 향상된다.
또한, SiGe막을 게이트 전극 재료에 이용함으로써 공핍화를 억제할 수 있는 동시에 게이트 절연막의 박막화가 가능해지므로, 보다 고성능인 트랜지스터를 저렴하고 또한 용이하게 제작하는 것이 가능해진다.
또한, SiGe막(10)은 보이드가 없는 양호한 막 두께 균일성을 갖는 박막이기 때문에, 게이트 전극 형성의 드라이 에칭에 있어서 SiGe막 중의 보이드에 기인하는 실리콘 기판(2) 패임 등의 국소적인 가공 불량을 회피할 수 있다. 이에 의해, 게이트 가공에 있어서의 공정 마진을 확대시킬 수 있어, 고성능의 트랜지스터를 안정적으로 제조할 수 있다.
<제2 실시 형태>
도5는, 본 발명의 제2 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도이다.
도5에 도시한 반도체 장치와 전술한 제1 실시 형태에 의한 반도체 장치의 차이점은, 상부 캡 Si막(12b)와 금속 실리사이드층(20)을 형성하지 않은 점이다. 그 밖의 구성에 대해서는, 제1 실시 형태와 동일하다
다음에, 상기 반도체 장치의 제조 방법에 대해 설명한다.
도6은 본 제2 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
우선, 제1 실시 형태에 의한 방법과 마찬가지로 하여, 고유전체막(6b)까지 형성한다. 이에 의해, 도6의 (a)에 도시한 상태를 얻을 수 있다.
또한, 제1 실시 형태에서 설명한 바와 같이 고유전체막(6b)의 형성 후에 극미량 산소 분위기 중에서의 열처리를 행해도 좋고, 고유전체막(6b) 상에 막 두께가 0.1 ㎚ 내지 1 ㎚ 정도인 매우 얇은 실리콘 질화막(SiN막)이나 매우 얇은 알루미늄 질화막(AlN막)을 형성해도 좋다.
다음에, 제1 실시 형태에 의한 방법과 마찬가지로 하여, 고유전체막(6b) 상에 시드 Si막(8)으로서의 비정질 Si막을 형성한다. 제1 실시 형태에서 설명한 바와 같이, SiGe막(10)의 전기 특성 개선 효과를 최대한으로 얻기 위해서는, 시드 Si막(8)을 0.1 ㎚ 이상 5 ㎚ 미만의 막 두께로 형성하는 것이 적합하고, 1 ㎚로 형성하는 것이 더욱 적합하다. 그리고, 시드 Si막(8) 상에 SiGe막(10)을 형성한다. 계속해서, SiGe막(10)의 성장 온도와 동일 온도로, SiGe막(10)과 동일한 막 형태의 캡 Si막(12a)을 약 5 ㎚의 막 두께로 형성한다. 이에 의해, 도8의 (b)에 도시한 상태를 얻을 수 있다.
다음에, 캡 Si막(12a) 및 SiGe막(10) 내에 도전형 불순물을 주입한 후, 공지의 리소그래피 기술과 에칭 기술을 이용하여 캡 Si막(12a), SiGe막(10), 시드 Si막(8) 및 게이트 절연막(6)을 차례로 패터닝한다. 이에 의해, 도8의 (c)에 도시한 바와 같은 MOSFET의 게이트 전극 구조가 형성된다.
그리고, 패터닝된 게이트 전극을 마스크로 하여, 실리콘 기판(2) 내에 도전형 불순물을 주입한 후 열처리를 행한다. 이에 의해, 실리콘 기판(2) 상층에 연장 영역(14)이 형성된다.
다음에, 실리콘 기판(2) 전체면에 Si3N4막이나 SiO2막과 같은 절연막을 형성하고, 이 절연막을 이방성 에칭한다. 이에 의해, 도8의 (d)에 도시한 바와 같이 게이트 전극의 측벽에 스페이서로서의 사이드 월(16)이 형성된다.
그리고, 게이트 전극 및 사이드 월(16)을 마스크로 하여, 실리콘 기판(2) 내에 도전형 불순물을 주입한 후 열처리를 행한다. 이에 의해, 실리콘 기판(2) 상층에 연장 영역(14)과 접속하는 소스/드레인 영역(18)이 형성된다.
이상 설명한 본 제2 실시 형태에 있어서도, 고유전체막(6b) 상에 막 두께 0.1 ㎚ 이상 5 ㎚ 미만의 시드 Si막(8)을 거쳐서 SiGe막(10)을 형성하였다. 따라서, 제1 실시 형태에서 얻어진 효과와 동일한 효과를 얻을 수 있다.
<제3 실시 형태>
도7은 본 발명의 제3 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도이다. 구체적으로는, 도9는 상보형 반도체 장치(CMOS : complementary metal oxide semiconductor)를 설명하기 위한 단면도이다.
도7에 도시한 바와 같이, 실리콘 기판(21)에 필드 절연막(22)이 형성되고, 상기 필드 절연막(22)에 의해 n형 채널 MOS 영역(NMOS 영역)과 p형 채널 MOS 영역(PMOS 영역)이 분리되어 있다. NMOS 영역의 실리콘 기판(21) 내에 p형 웰(23)이 형성되고, PMOS 영역의 실리콘 기판(21) 내에 n형 웰(24)이 형성되어 있다.
p형 웰(23) 및 n형 웰(24) 상에는, 제1 실시 형태와 마찬가지로 기초 계면층(25a)과 고유전체막(25b)을 적층하여 이루어지는 게이트 절연막(25)이 형성되어 있다.
게이트 절연막(25) 상에는 시드 Si막(26)과, SiGe막(27)과, 하부 캡 Si막(28a)과, 상부 캡 Si막(28b)과, 금속 실리사이드층(34)을 적층하여 이루어지는 게이트 전극이 형성되어 있다.
게이트 절연막(25), 시드 Si막(26), SiGe막(27) 및 캡 Si막(28)의 측벽에는 사이드 월(31)이 형성되어 있다.
NMOS 영역에 있어서, 게이트 전극 하방의 채널 영역을 사이에 두고 실리콘 기판(2)의 상층에 n형 연장 영역(29)이 형성되고, 이 n형 연장 영역(29)에 접속하는 n형 소스/드레인 영역(32)이 형성되어 있다.
PMOS 영역에 있어서, 게이트 전극 하방의 채널 영역을 사이에 두고 실리콘 기판(2)의 상층에 p형 연장 영역(30)이 형성되고, 이 p형 연장 영역(30)에 접속하는 p형 소스/드레인 영역(33)이 형성되어 있다.
상부 캡 Si막(28b) 및 소스/드레인 영역(32, 33)의 상층에는, 금속 실리사이드층(34)으로서의 Ni 실리사이드층이 형성되어 있다. 즉, 본 제3 실시 형태에 의한 CMOSFET는 살리사이드 구조를 갖는다.
다음에, 상기 반도체 장치의 제조 방법에 대해 설명한다.
도8 내지 도9는 도7에 도시한 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
우선, 도8의 (a)에 도시한 바와 같이 실리콘 기판(21)의 분리 영역에, STI 기술을 이용하여 필드 절연막(22)을 형성한다. 그리고, NMOS 영역의 활성 영역에 p형 불순물을 주입하고, 열처리를 행함으로써 p형 웰(23)을 형성한다. 또한, PMIS 영역의 활성 영역에 n형 불순물을 주입하고, 열처리를 행함으로써 n형 웰(24)을 형성한다.
다음에, 소정의 전처리(예를 들어, 자연 산화막의 제거)를 행한 후, 열산화(또는 열질화 또는 열산질화) 혹은 플라즈마 산화(또는 플라즈마 질화 또는 플라즈마 산질화) 등의 방법을 이용하고, 실리콘 기판(21) 상에 기초 계면층(25a)으로서의 SiO2막 등(상술)을, 예를 들어 0.5 ㎚ 내지 1 ㎚의 막 두께로 형성한다.
계속해서, 기초 계면층(25a) 상에 기초 계면층(25a)보다 비유전율이 높은 고유전체막(25b)을 ALD(Atomic Layer Deposition)법이나 MOCVD(Metal 0rganic Chemical Vapor Deposition)법을 이용하여 형성한다. 예를 들어, ALD법에 의해 HfAlOx막을 형성하는 경우, HfCl4 및 TMA를 원료로 하고, H2O 또는 O3 를 산화제로 하고, 기판 온도를 300 ℃로 하는 공정 조건을 이용할 수 있다.
이에 의해, 실리콘 기판(21) 상에 기초 계면층(25a)과 고유전체막(25b)을 적층하여 이루어지는 게이트 절연막(25)이 형성된다.
또한, 제1 실시 형태에서 설명한 바와 같이 고유전체막(25b)의 형성 후에 극미량 산소 분위기 중에서의 열처리를 행해도 좋고, 고유전체막(25b) 상에 막 두께가 0.1 ㎚ 내지 1 ㎚ 정도인 매우 얇은 실리콘 질화막(SiN막)이나 매우 얇은 알루미늄 질화막(AlN막)을 형성해도 좋다.
다음에, 제1 실시 형태에 의한 방법과 마찬가지로 하여, 고유전체막(25b) 상에 시드 Si막(26)으로서의 비정질 Si막을, 예를 들어 0.1 ㎚ 이상 5 ㎚ 미만의 막 두께로 형성한다. 그리고, 제1 실시 형태에 의한 방법과 마찬가지로 하여 시드 Si막(26) 상에 SiGe막(27)을 형성한다. 또한, SiGe막(27) 상에 상기 SiGe막(27)의 성장 온도와 동일 온도이고 SiGe막(27)과 동일한 막 형태를 갖는 하부 캡막(28a)을, 예를 들어 5 ㎚ 정도의 막 두께로 형성한다. 그 후, 하부 캡 Si막(28a) 상에 SiGe막(27)의 성장 온도보다도 높은 온도(예를 들어, 620 ℃)로 상부 캡 Si막(28b)을, 예를 들어 110 ㎚의 막 두께로 형성한다. 이에 의해, 도8의 (b)에 도시한 상태를 얻을 수 있다.
다음에, 캡 Si막(28) 및 SiGe막(27) 내에 도전형 불순물을 주입한 후, 공지의 리소그래피 기술과 에칭 기술을 이용하여 캡막(28), SiGe막(27), 시드 Si막(26) 및 게이트 절연막(25)을 차례로 패터닝한다. 이에 의해, 도8의 (c)에 도시한 바와 같은 CMOSFET의 게이트 전극 구조가 형성된다. 그리고, 패터닝된 게이트 전극을 마스크로 하여, NMOS 영역의 실리콘 기판(2) 내에 비소 이온 등의 n형 불순물을 저농도로 주입한 후, 열처리를 행함으로써 n형 연장 영역(29)이 형성된다. PMOS 영역의 실리콘 기판(21) 내에 붕소 이온 등의 p형 불순물을 저농도로 주입한 후, 열처리를 행함으로써 p형 연장 영역(30)이 형성된다.
다음에, 실리콘 기판(21) 전체면에 절연막을 형성하고, 이 절연막을 이방성 에칭한다. 이에 의해, 도11의 (a)에 나타낸 바와 같이 게이트 전극의 측벽에 스페이서로서의 사이드 월(31)이 형성된다. 그리고, 측벽(31) 및 게이트 전극을 마스크로 하여, NMOS 영역의 실리콘 기판(21) 내에 비소 이온 등의 n형 불순물을 고농도로 주입한 후, 열처리를 행함으로써 n형 소스/드레인 영역(32)이 형성된다. PMOS 영역의 실리콘 기판(21) 내에 붕소 이온 등의 p형 불순물을 고농도로 주입한 후, 열처리를 행함으로서 n형 연장 영역(33)을 형성한다.
다음에, 도11의 (b)에 나타낸 바와 같이 살리사이드 기술이라 불리워지는 공지의 실리사이드 형성 기술을 이용하여, 금속 실리사이드층(34)을 상부 캡 Si막(28b) 및 소스/드레인 영역(32, 33)의 상층에 형성한다.
상세하게는, 희박 HF 등을 이용하여 소정의 전세정을 행한 후 Ni막을 약 10 ㎚의 막 두께로 형성하고, 그 위에 TiN막을 약 10 ㎚의 막 두께로 형성한다. 그 후, 500 ℃ 정도의 온도로 열처리를 약 30초간 행하여 미반응 금속을 제거함으로써, Ni 실리사이드층(34)이 형성된다.
이상 설명한 본 제3 실시 형태에 있어서도, NMOS 영역 및 PMOS 영역에 형성된 고유전체막(25b) 상에, 막 두께 0.1 ㎚ 이상 5 ㎚ 미만의 시드 Si막(26)을 거쳐서 SiGe막(27)을 형성하였다. 따라서, 제1 실시 형태에서 얻어진 효과와 동일한 효과를 얻을 수 있다.
또한, 제2 실시 형태와 마찬가지로 상부 캡 Si막(28b)과 Ni 실리사이드층(34)의 형성을 생략할 수도 있다.
본 발명은, 이상 설명한 바와 같이 보이드가 없어 표면 평탄성이 우수한 SiGe막을 고유전체막 상에 형성할 수 있다. 또한 본 발명은, SiGe막과 캡 Si막으로 이루어지는 양질의 연속막을 고유전체막 상에 형성할 수 있다.
도1은 본 발명의 제1 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도.
도2는 도1에 도시한 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도3은 본 발명의 실시 형태에 있어서, 고유전체막 상에 시드 Si막을 거쳐서 SiGe막과 캡 Si막으로 이루어지는 적층막을 형성한 경우의 트랜지스터의 전기적 특성을 나타낸 그래프.
도4는 본 발명의 실시 형태에 있어서, 고유전체막 상에 시드 Si막을 거쳐서 SiGe막과 캡 Si막으로 이루어지는 적층막을 형성한 경우의 SiGe막의 막 형태를 나타낸 SEM 사진.
도5는 본 발명의 제2 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도.
도6은 도5에 도시한 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도7은 본 발명의 제2 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도.
도8은 도7에 도시한 반도체 장치의 제조 방법을 설명하기 위한 제1 공정 단면도.
도9는 도7에 도시한 반도체 장치의 제조 방법을 설명하기 위한 제2 공정 단면도.
도10은 고유전체막 상에 SiGe막과 캡 Si막으로 이루어지는 적층막을 형성한 경우의 SiGe막의 막 형태를 나타낸 SEM 사진.
도11은 고유전체막 상에 막 두께 5 ㎚ 이상의 시드 Si를 거쳐서 SiGe막과 캡 Si막으로 이루어지는 적층막을 형성한 경우의 SiGe막의 막 형태를 나타낸 SEM 사진.
<도면의 주요 부분에 대한 부호의 설명>
2, 21 : 기판(실리콘 기판)
4, 22 : 필드 절연막(소자 분리 절연막)
6, 25 : 게이트 절연막
6a, 25a : 기초 계면층
6b, 25b : 고유전체막
8, 26 : 시드 Si막
10, 27 : SiGe막
12, 28 : 캡 Si막
12a, 28a : 하부 캡 Si막
12b, 28b : 상부 캡 Si막
14 : 연장 영역
16, 31 : 사이드 월
18 : 소스/드레인 영역
20, 34 : 금속 실리사이드층(Ni 실리사이드층)
23 : p형 웰
24 : n형 웰
29 : n형 연장 영역
30 : p형 연장 영역
32 : n형 소스/드레인 영역
33 : p형 소스/드레인 영역

Claims (18)

  1. 기판 상에 게이트 절연막을 거쳐서 형성된 SiGe막을 포함하는 게이트 전극을 갖는 반도체 장치이며,
    상기 게이트 절연막은, 기초 계면층과 상기 기초 계면층보다도 높은 비유전율을 갖는 고유전체막을 포함하고,
    상기 게이트 전극은, 상기 고유전체막 상에 형성된 시드 Si막과 상기 시드 Si막 상에 형성된 SiGe막을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 게이트 전극은 상기 SiGe막 상에 형성되고, 상기 SiGe막과 동일한 막 형태를 갖는 하부 캡 Si막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 게이트 전극은 상기 SiGe막 상에 형성되고 상기 SiGe막과 동일한 막 형태를 갖는 하부 캡 Si막과, 상기 하부 캡 Si막 상에 형성된 상부 캡 Si막과, 상기 상부 캡 Si막의 상층에 형성된 금속 실리사이드층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 고유전체막은 Hf 조성이 50 ％ 미만인 HfAlOx막, 혹은 그 HfAlOx막을 질화 처리한 막인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 고유전체막은 HfSiOx막 또는 Al2O3막, 혹은 그들을 질화 처리한 막인 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 시드 Si막의 막 두께가 0.1 ㎚ 이상 5 ㎚ 미만인 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 SiGe막 중의 Ge 조성이 15 ％ 이상 40 ％ 미만인 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 SiGe막의 막 두께가 50 ㎚ 이하인 것을 특징으로 하는 반도체 장치.
  9. 기판 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성되고 SiGe막을 갖는 게이트 전극과,
    상기 게이트 전극의 측벽을 덮는 사이드 월과,
    상기 사이드 월의 하방의 상기 기판 상층에 형성된 연장 영역과,
    상기 연장 영역에 접속되고 상기 기판 상층에 형성된 소스/드레인 영역을 구비하고,
    상기 게이트 절연막은 기판 상에 형성된 기초 계면층과, 상기 기초 계면층 상에 형성되고 상기 기초 계면층보다도 높은 비유전율을 갖는 고유전체막을 갖고,
    상기 게이트 전극은 상기 고유전율 게이트 절연막 상에 형성되고 0.1 ㎚ 이상 5 ㎚ 미만의 막 두께를 갖는 시드 Si막과, 상기 시드 Si막 상에 형성된 SiGe막과, 상기 SiGe막 상에 형성되고 0.5 ㎚ 이상 5 ㎚ 이하의 막 두께를 갖는 하부 캡 Si막과, 상기 하부 캡 Si막 상에 형성된 상부 캡 Si막과, 상기 상부 캡 Si막 상에 형성된 Ni 실리사이드층을 갖는 것을 특징으로 하는 반도체 장치.
  10. n형 회로 영역과 p형 회로 영역을 갖는 상보형 반도체 장치이며,
    n형 회로 영역의 기판 상층에 형성된 p형 웰과,
    p형 회로 영역의 상기 기판의 상층에 형성된 n형 웰과,
    상기 p형 및 n형 웰 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성되고 SiGe막을 갖는 게이트 전극과,
    상기 게이트 전극의 측벽을 덮는 사이드 월과,
    상기 사이드 월 하방의 상기 p형 웰의 상층에 형성된 n형 연장 영역과,
    상기 사이드 월 하방의 상기 n형 웰의 상층에 형성된 p형 연장 영역과,
    상기 p형 웰의 상층에 형성되고 상기 n형 연장 영역에 접속된 n형 소스/드레인 영역과,
    상기 n형 웰의 상층에 형성되고 상기 p형 연장 영역에 접속된 p형 소스/드레인 영역을 구비하고,
    상기 게이트 절연막은 기판 상에 형성된 기초 계면층과, 상기 기초 계면층 상에 형성되고 상기 기초 계면층보다도 높은 비유전율을 갖는 고유전체막을 갖고,
    상기 게이트 전극은 상기 고유전율 게이트 절연막 상에 형성되고 0.1 ㎚ 이상 5 ㎚ 미만의 막 두께를 갖는 시드 Si막과, 상기 시드 Si막 상에 형성된 SiGe막과, 상기 SiGe막 상에 형성되고 0.5 ㎚ 이상 5 ㎚ 이하의 막 두께를 갖는 하부 캡 Si막과, 상기 하부 캡 Si막 상에 형성된 상부 캡 Si막과, 상기 상부 캡 Si막 상에 형성된 Ni 실리사이드층을 갖는 것을 특징으로 하는 반도체 장치.
  11. 제1항, 제9항 또는 제10항에 있어서, 상기 시드 Si막은 상기 고유전체막의 전기적 막 두께를 저감시키는 것을 특징으로 하는 반도체 장치.
  12. 기판 상에 게이트 절연막으로서 고유전체막을 형성하는 공정과,
    상기 고유전체막 상에 시드 Si막을 형성하는 공정과,
    상기 시드 Si막 상에 SiGe막을 형성하는 공정과,
    상기 SiGe막 및 상기 시드 Si막을 패터닝하여 게이트 전극을 형성한 후 상기 고유전체막을 패터닝하는 공정과,
    상기 게이트 전극을 마스크로 한 이온 주입에 의해 상기 기판의 상층에 불순물 확산층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항 있어서, 상기 SiGe막을 형성한 후 상기 SiGe막의 형성 온도와 동일한 온도로 연속하여 상기 SiGe막 상에 하부 캡 Si막을 형성하는 공정과, 상기 SiGe막의 형성 온도보다도 높은 온도로 상기 하부 캡 Si막 상에 상부 캡 Si막을 형성하는 공정을 포함하고,
    상기 상부 캡 Si막, 상기 하부 캡 Si막, 상기 SiGe막 및 상기 시드 Si막을 패터닝하여 상기 게이트 전극을 형성하고,
    상기 불순물 확산층을 형성한 후 상기 상부 캡 Si막 및 상기 불순물 확산층의 상층에 금속 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 상부 캡 Si막을 530 ℃ 이상 650 ℃ 이하의 온도로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제12항에 있어서, 상기 SiGe막을 450 ℃ 이상 500 ℃ 미만의 온도로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제12항 있어서, 상기 시드 Si막을 0.1 ㎚ 이상 5 ㎚ 미만의 막 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 기판 상에 게이트 절연막으로서 기초 계면층과 상기 기초 계면층보다도 높은 비유전율을 갖는 고유전체막을 형성하는 공정과,
    상기 고유전체막 상에 시드 Si막을 0.1 ㎚ 이상 5 ㎚ 미만의 막 두께로 형성하는 공정과,
    상기 시드 Si막 상에 SiGe막을 450 ℃ 이상 500 ℃ 미만의 온도로 형성하는 공정과,
    상기 SiGe막 상에 상기 SiGe막의 형성 온도로 하부 캡 Si막을 0.5 ㎚ 이상 5 ㎚ 이하의 막 두께로 형성하는 공정과,
    상기 하부 캡 Si막 상에 상기 SiGe막의 형성 온도보다도 높은 온도로 상부 캡 Si막을 형성하는 공정과,
    상기 상부 캡 Si막, 상기 하부 캡 Si막, 상기 SiGe막 및 상기 시드 Si막을 패터닝하여 게이트 전극을 형성한 후 상기 고유전체막 및 상기 기초 계면층을 패터닝하는 공정과,
    상기 게이트 전극을 마스크로 하여 상기 기판에 도전형 불순물을 주입하고, 열처리를 행함으로써 연장 영역을 형성하는 공정과,
    상기 게이트 전극의 측벽을 덮는 사이드 월을 형성하는 공정과,
    상기 사이드 월 및 게이트 전극을 마스크로 하여 상기 기판에 도전형 불순물을 주입하고, 열처리를 행함으로써 소스/드레인 영역을 형성하는 공정과,
    살리사이드법을 이용하여 상기 상부 캡 Si막 및 상기 소스/드레인 영역 상층에 금속 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. n형 회로 영역과 p형 회로 영역을 갖는 상보형 반도체 장치의 제조 방법이며,
    상기 n형 회로 영역의 기판 상층에 p형 웰을 형성하고, 상기 p형 회로 영역의 기판 상층에 n형 웰을 형성하는 공정과,
    상기 p형 웰 및 n형 웰 상에 게이트 절연막으로서 기초 계면층과, 상기 기초 계면층보다도 높은 비유전율을 갖는 고유전체막을 형성하는 공정과,
    상기 고유전체막 상에 시드 Si막을 0.1 ㎚ 이상 5 ㎚ 미만의 막 두께로 형성하는 공정과,
    상기 시드 Si막 상에 SiGe막을 450 ℃ 이상 500 ℃ 미만의 온도로 형성하는 공정과,
    상기 SiGe막 상에 상기 SiGe막의 형성 온도로 하부 캡 Si막을 0.5 ㎚ 이상 5 ㎚ 이하의 막 두께로 형성하는 공정과,
    상기 하부 캡 Si막 상에 상기 SiGe막의 형성 온도보다도 높은 온도로 상부 캡 Si막을 형성하는 공정과,
    상기 상부 캡 Si막, 상기 하부 캡 Si막, 상기 SiGe막 및 상기 시드 Si막을 패터닝하여 게이트 전극을 형성한 후 상기 고유전체막 및 상기 기초 계면층을 패터닝하는 공정과,
    상기 게이트 전극을 마스크로 하여 상기 p형 웰에 n형 불순물을 주입하고, 열처리를 행함으로써 n형 연장 영역을 형성하는 공정과,
    상기 게이트 전극을 마스크로 하여 상기 n형 웰에 p형 불순물을 주입하고, 열처리를 행함으로써 p형 연장 영역을 형성하는 공정과,
    상기 n형 및 p형 연장 영역을 형성한 후 상기 게이트 전극의 측벽을 덮는 사이드 월을 형성하는 공정과,
    상기 사이드 월 및 게이트 전극을 마스크로 하여 상기 p형 웰에 n형 불순물을 주입하고, 열처리를 행함으로써 n형 소스/드레인 영역을 형성하는 공정과,
    상기 사이드 월 및 게이트 전극을 마스크로 하여 상기 n형 웰에 p형 불순물을 주입하고, 열처리를 행함으로써 p형 소스/드레인 영역을 형성하는 공정과,
    살리사이드법을 이용하여 상기 상부 캡 Si막 및 상기 n형 및 p형 소스/드레인 영역 상층에 금속 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020040067669A 2003-08-29 2004-08-27 반도체 장치 및 그 제조 방법 KR20050021337A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003307148A JP2005079310A (ja) 2003-08-29 2003-08-29 半導体装置及びその製造方法
JPJP-P-2003-00307148 2003-08-29

Publications (1)

Publication Number Publication Date
KR20050021337A true KR20050021337A (ko) 2005-03-07

Family

ID=34214119

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040067669A KR20050021337A (ko) 2003-08-29 2004-08-27 반도체 장치 및 그 제조 방법

Country Status (3)

Country Link
US (2) US20050045938A1 (ko)
JP (1) JP2005079310A (ko)
KR (1) KR20050021337A (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060060920A1 (en) * 2004-09-17 2006-03-23 Applied Materials, Inc. Poly-silicon-germanium gate stack and method for forming the same
JP2006278376A (ja) * 2005-03-28 2006-10-12 Renesas Technology Corp 半導体装置およびその製造方法
JP2006278873A (ja) * 2005-03-30 2006-10-12 Seiko Epson Corp 半導体装置およびその製造方法
US7678420B2 (en) * 2005-06-22 2010-03-16 Sandisk 3D Llc Method of depositing germanium films
JP4851740B2 (ja) * 2005-06-30 2012-01-11 株式会社東芝 半導体装置およびその製造方法
US7612421B2 (en) * 2005-10-11 2009-11-03 Atmel Corporation Electronic device with dopant diffusion barrier and tunable work function and methods of making same
US7655994B2 (en) * 2005-10-26 2010-02-02 International Business Machines Corporation Low threshold voltage semiconductor device with dual threshold voltage control means
FR2909221B1 (fr) * 2006-11-29 2009-04-17 Commissariat Energie Atomique Procede de realisation d'un substrat mixte.
TW200826203A (en) * 2006-12-14 2008-06-16 Univ Nat Taiwan Method for utilizing III-V semiconductors as gate electrode
US20090085131A1 (en) * 2007-09-28 2009-04-02 Nec Electronics Corporation Semiconductor device and manufacturing method thereof
US8680629B2 (en) 2009-06-03 2014-03-25 International Business Machines Corporation Control of flatband voltages and threshold voltages in high-k metal gate stacks and structures for CMOS devices
US8274116B2 (en) 2009-11-16 2012-09-25 International Business Machines Corporation Control of threshold voltages in high-k metal gate stack and structures for CMOS devices
US9059321B2 (en) 2012-05-14 2015-06-16 International Business Machines Corporation Buried channel field-effect transistors
CN109950306B (zh) * 2019-04-01 2020-12-11 浙江航芯源集成电路科技有限公司 一种具有抗总剂量辐照的vdmos器件及其制作方法
KR20210010748A (ko) 2019-07-19 2021-01-28 삼성전자주식회사 3차원 반도체 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4603471A (en) * 1984-09-06 1986-08-05 Fairchild Semiconductor Corporation Method for making a CMOS circuit having a reduced tendency to latch by controlling the band-gap of source and drain regions
FR2765394B1 (fr) * 1997-06-25 1999-09-24 France Telecom Procede d'obtention d'un transistor a grille en silicium-germanium
FR2765395B1 (fr) * 1997-06-30 1999-09-03 Sgs Thomson Microelectronics Procede de realisation de grille de transistors mos a forte teneur en germanium
FR2775119B1 (fr) * 1998-02-19 2000-04-07 France Telecom Procede pour limiter l'interdiffusion dans un dispositif semi-conducteur a grille composite si/si 1-x ge x, o inferieur a x inferieur ou egal a 1.
JP3616514B2 (ja) * 1998-11-17 2005-02-02 株式会社東芝 半導体集積回路及びその製造方法
US6373112B1 (en) * 1999-12-02 2002-04-16 Intel Corporation Polysilicon-germanium MOSFET gate electrodes
JP2001320045A (ja) * 2000-05-11 2001-11-16 Nec Corp Ｍｉｓ型半導体装置の製造方法
KR100368311B1 (ko) * 2000-06-27 2003-01-24 주식회사 하이닉스반도체 반도체 소자의 게이트 형성 방법
JP2002043566A (ja) * 2000-07-27 2002-02-08 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003031806A (ja) * 2001-05-09 2003-01-31 Hitachi Ltd Ｍｏｓトランジスタ及びその製造方法
JP2003086798A (ja) * 2001-09-13 2003-03-20 Nec Corp 半導体装置およびその製造方法
US20040067631A1 (en) * 2002-10-03 2004-04-08 Haowen Bu Reduction of seed layer roughness for use in forming SiGe gate electrode
US7071734B2 (en) * 2002-10-15 2006-07-04 Altera Corporation Programmable logic devices with silicon-germanium circuitry and associated methods
JP3742906B2 (ja) * 2003-05-08 2006-02-08 シャープ株式会社 半導体装置の製造方法
US6927454B2 (en) * 2003-10-07 2005-08-09 International Business Machines Corporation Split poly-SiGe/poly-Si alloy gate stack

Also Published As

Publication number Publication date
US20050045938A1 (en) 2005-03-03
US20060138518A1 (en) 2006-06-29
JP2005079310A (ja) 2005-03-24

Similar Documents

Publication Publication Date Title
US20060138518A1 (en) Semiconductor device with silicon-germanium gate electrode and method for manufacturing thereof
TWI464809B (zh) 半導體裝置及其製造方法
US20050070123A1 (en) Method for forming a thin film and method for fabricating a semiconductor device
US6784101B1 (en) Formation of high-k gate dielectric layers for MOS devices fabricated on strained lattice semiconductor substrates with minimized stress relaxation
US9252229B2 (en) Inversion thickness reduction in high-k gate stacks formed by replacement gate processes
US7172934B2 (en) Method of manufacturing a semiconductor device with a silicon-germanium gate electrode
US10199228B2 (en) Manufacturing method of metal gate structure
US7763945B2 (en) Strained spacer design for protecting high-K gate dielectric
US20060094192A1 (en) Method for treating base oxide to improve high-K material deposition
US7939396B2 (en) Base oxide engineering for high-K gate stacks
JP2011187478A (ja) 半導体装置およびその製造方法
US20120187453A1 (en) Insulating layers on different semiconductor materials
JP2007188969A (ja) 半導体装置およびその製造方法
US7755145B2 (en) Semiconductor device and manufacturing method thereof
JP2006005056A (ja) 半導体装置およびその製造方法
JP4040602B2 (ja) 半導体装置
JP2005158998A (ja) 半導体装置の製造方法
JPWO2006129637A1 (ja) 半導体装置
JP3834564B2 (ja) 半導体装置及びその製造方法
US20230138009A1 (en) Method for forming a semiconductor structure
JP4532925B2 (ja) 半導体装置の製造方法及び半導体装置
TWI569333B (zh) 一種製作半導體元件的方法
JP2006080354A (ja) Ｍｉｓ型ｆｅｔの製造方法
JP4461839B2 (ja) 半導体装置およびその製造方法
JP2009038229A (ja) 半導体装置

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid