KR100368311B1 - 반도체 소자의 게이트 형성 방법 - Google Patents

반도체 소자의 게이트 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 게이트 절연막과 금속 게이트 사이에 장벽층으로 TiAlN막을 CVD 방법 또는 PVD 방법으로 형성함으로써 게이트 누설 전류를 방지하고 낮은 문턱 전압을 얻을 수 있는 반도체 소자의 게이트 형성 방법이 제시된다.

Description

반도체 소자의 게이트 형성 방법{Method of forming a gate in a semiconductor device}
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 특히 게이트 절연막과 금속 게이트 사이에 장벽층으로 TiAlN막을 형성함으로써 게이트 누설 전류를 방지하고 낮은 문턱 전압을 얻을 수 있는 반도체 소자의 게이트 형성 방법에 관한 것이다.
현재 양산중인 DRAM 및 논리 소자등의 제조 공정에서 게이트 절연막으로 실리콘 산화막(SiO2)을 많이 사용하고 있는데, 디자인 룰이 축소됨에 따라 실리콘 산화막의 형성 두께가 터널링의 한계 두께인 25∼30Å 이하로 줄어드는 추세에 있다. 예를들어 0.1㎛의 디자인 룰에서 게이트 절연막의 두께는 25∼30Å로 예상된다. 그러나, 직접 터널링(direct tunneling)에 의한 오프-전류(off-current)의 증가로 인해 소자의 동작에 악영향이 우려되며, 특히 메모리 소자의 경우 누설 전류를 감소시키기 위한 방법이 중요한 과제로 대두되고 있다. 이를 위해 높은 유전 상수를 갖는 절연 물질을 게이트 절연막으로 사용하는 연구가 진행되고 있다.
대표적으로 캐패시터의 유전체막으로 사용되는 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 알루미늄 산화막(Al2O3) 등을 게이트 절연막으로 사용한다. 알루미늄 산화막은 유전 상수가 실리콘 산화막의 2.5배 정도로 높다. 그러나, 반도체 소자의 고집적화에 따라 25∼30Å 정도의 두께로 형성할 경우 두께가 얇아 질수록 유전 상수 값이 저하되기 때문에 적용에 어려움이 예상된다. 이를 극복하기 위해서 게이트 물질로 폴리실리콘 대신에 금속을 적용하면 25∼30Å 정도의 두께까지 큰 문제없이 절연막을 형성할 수 있다. 그러나, W/WN 또는 W/TiN 구조로 게이트를 형성할 경우 그 일함수가 4.55∼4.8eV이기 때문에 유효 전하량이 -2∼3×1012/㎠인 알루미늄 산화막 또는 탄탈륨 산화막과 결합하면 다음과 같은 문제점이 발생될 것으로 예상된다. 즉, 캐패시터에서의 플래트밴드 전압(flatband voltage)이 0.2∼0.3V, 문턱 전압이 1.0∼1.1V 정도로 서브 마이크론 소자 수준에서 필요한 문턱 전압인 0.4∼0.6V에 비하여 0.5V 정도 크기 때문에 금속 게이트와 높은 유전 상수의 절연막 구조의 적용에 어려움이 예상된다.
본 발명의 목적은 고집적 고속 소자의 제조 공정에서 누설 전류가 발생되지 않는 반도체 소자의 게이트 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 고집적 고속 소자의 제조 공정에서 낮은 문턱 전압을 얻을 수 있는 반도체 소자의 게이트 형성 방법을 제공하는데 있다.
본 발명은 또다른 목적은 고집적 고속 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 게이트 형성 방법을 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 게이트 절연막 및 TiAlN막을 형성하는 단계와, 상기 TiAlN막 상부에 금속층 및 절연막을 형성하는 단계와, 상기 절연막을 패터닝한 후 상기 패터닝된 절연막을 마스크로 상기 금속층, TiAlN막 및 게이트 절연막을 식각하여 게이트를 형성하는 단계와, 상기 절연막을 제거하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(b)는 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 게이트 절연막
13 : TiAlN막 14 : 금속층
15 : 절연막
본 발명에서는 게이트 절연막과 금속 게이트 사이에 장벽층으로 TiAlN막을 형성한다. TiAlN막을 PVD 방법 또는 CVD 방법으로 형성함으로써 일함수가 TiN막보다 감소되어 음의 유효 전하량을 갖는 Al2O3또는 Ta2O5와 같은 높은 유전 상수를 갖는 게이트 절연막에서 낮은 문턱 전압을 얻을 수 있다. 이는 TiN과 AlN의 고용체 특성을 갖고 있는 TiAlN막의 경우 넓은 밴드갭(~5eV)과 1.5~2eV 정도의 전자 친화력(electron affinity)를 갖는 AlN을 첨가하여 금속 특성을 갖는 장벽층을 형성하고, 이때의 일함수가 TiN에 비하여 감소되는 특성을 이용하는 것이다. 또한, TiAlN막은 TiN에 비해서 내산화성도 우수하기 때문에 소자의 집적 측면에서도 장점이 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 및 도 1(b)는 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)는 반도체 기판(11) 상부에 게이트 절연막(12), TiAlN막(13), 금속층(14) 및 절연막(15)을 순차적으로 형성한 상태의 단면도이다.
게이트 절연막(12)은 실리콘 산화막 또는 높은 유전 상수를 갖는 산화막을 이용하여 3∼20Å의 두께로 형성한다. 실리콘 산화막은 600∼900℃의 열산화 공정에 의해 형성하며, 높은 유전 상수를 갖는 산화막으로는 Al2O3막, Ta2O5막, TiO2막,ZrO2막, Hf02막, 그리고 ZrAlO, HfAlO, ZrSiO4, HfSiO4등의 3원계의 혼합 산화막을 사용한다. 또한, 높은 유전 상수를 갖는 산화막을 형성하기 전에 실리콘 산화막을 3∼10Å의 두께로 형성할 수도 있다. 한편, 높은 유전 상수를 갖는 산화막의 특성을 개선시키기 위해 500∼800℃에서 10초∼5분 정도의 급속 열처리 공정, 10분∼100분 정도의 열처리 공정, 또는 UV/O3처리를 실시한다.
TiAlN막(13)은 15∼80sccm의 N2와 5∼25sccm의 Ar이 주입되고, -30∼500℃의 온도를 유지하는 챔버에 TiAlx(x=0.05∼0.35) 타겟을 장착한 후 500W∼7kW의 전력을 인가하여 형성하거나, Ar, Xe, Kr등의 불활성 가스 분위기에 TiAlN (AlN=0.05∼0.35)의 타겟을 장착한 후 DC 또는 RF 바이어스를 인가하여 형성한다. 또한, TiAlN막(13)은 Ti의 소오스 물질로 TiCl4및 TDMAT를 사용하고, Al의 소오스 물질로 AlCl3, TMA[Al(CH3)3]를 사용하며, N의 소오스 물질로 NH3, ND3, N3를 사용하여 AlN의 조성이 5∼35%가 되도록 CVD 방법으로 형성한다. 그리고, CVD 증착을 450∼700℃의 온도에서 열질화 방법으로 형성할 수 있다. 한편, TiAlN막(13)은 ALD(Atomic Layer Deposition) 방법에 의해 증착할 수 있는데, 이를 위해 기판을 150∼450℃로 유지한 상태에서 Ti 소오스를 첨가한 후 질소 소오스를 첨가하여 TiN을 증착하고, Al 소오스를 첨가한 후 질소 소오스를 첨가하여 AlN을 증착한다. 이때, 박막내의 AlN의 조성비는 전체 첨가 횟수에 대한 AlN의 첨가 횟수에 의하여 결정된다.
TiAlN막(13)을 형성한 후 박막내의 산화 저항성을 높이기 위하여 급속 열산화 공정을 실시하는데, 급속 열처리 공정을 이용하며, 산소 분위기에서 500∼650℃의 온도로 램프업될 때 10초 내지 30초 정도 실시한다. 이때 박막내의 그레인 바운더리에 산소가 주로 분리되며, 박막내 총 산소량은 1∼3% 정도로 된다.
금속층(14)은 W막, Ta막, WN막, TaN막, Al막, TiSix막, CoSix막, NiSi막 중 어느 하나로 형성하며, 500∼1500Å의 두께로 형성한다.
절연막(15)은 SiO2막, Si3N4막 또는 SiON막으로 형성하며, 300∼2000Å의 두께로 형성한다.
도 1(b)를 참조하면, 절연막(15)을 패터닝한 후 패터닝된 절연막(15)을 마스크로 금속층(14), TiAlN막(13) 및 게이트 절연막(12)을 순차적으로 식각하여 패터닝한다. 그리고, 패터닝된 절연막(15)을 제거하여 게이트 형성 공정을 완료한다.
상술한 바와 같이 본 발명에 의하면 게이트 절연막과 금속 게이트 사이에 장벽층으로 TiAlN막을 형성함으로써 누설 전류가 발생되지 않으면서 낮은 문턱 전압을 얻을 수 있어 고집적 고속 소자의 신뢰성을 향상시킬 수 있다.

Claims (15)

  1. 반도체 기판 상부에 게이트 절연막 및 TiAlN막을 형성하는 단계와,
    상기 TiAlN막 상부에 금속층 및 절연막을 형성하는 단계와,
    상기 절연막을 패터닝한 후 상기 패터닝된 절연막을 마스크로 상기 금속층, TiAlN막 및 게이트 절연막을 식각하여 게이트를 형성하는 단계와,
    상기 절연막을 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  2. 제 1 항에 있어서, 상기 게이트 절연막은 실리콘 산화막 또는 유전 상수가 높은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  3. 제 2 항에 있어서, 상기 높은 유전 상수를 갖는 산화막은 Al2O3막, Ta2O5막, TiO2막, ZrO2막, Hf02막, ZrAlO막, HfAlO막, ZrSiO4막, HfSiO4막 중 어느 하나인 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 게이트 절연막으로 상기 높은 유전 상수를 갖는 산화막을 형성하기 전에 실리콘 산화막을 3 내지 10Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 게이트 절연막으로 높은 유전 상수를 갖는 산화막을 형성한 후 500 내지 800℃에서 10초 내지 5분 정도의 급속 열처리 공정, 10분 내지 100분 정도의 열처리 공정 또는 UV/O3처리를 실시하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  6. 제 1 항에 있어서, 상기 TiAlN막은 15 내지 80sccm의 N2와 5 내지 25sccm의 Ar이 주입되고, -30 내지 500℃의 온도를 유지하는 챔버에 TiAl 타겟을 장착한 후 500W 내지 7kW의 전력을 인가하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  7. 제 6 항에 있어서, 상기 TiAl 타겟은 Al의 조성이 5% 내지 35%인 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  8. 제 1 항에 있어서, 상기 TiAlN막은 불활성 가스 분위기에 TiAlN 타겟을 장착한 후 DC 또는 RF 바이어스를 인가하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  9. 제 8 항에 있어서, 상기 TiAlN 타겟은 AlN의 조성이 5% 내지 35%인 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  10. 제 1 항에 있어서, 상기 TiAlN막은 Ti의 소오스 물질로 TiCl4및 TDMAT를 사용하고, Al의 소오스 물질로 AlCl3, TMA[Al(CH3)3]를 사용하며, N의 소오스 물질로 NH3, ND3, N3를 사용하여 AlN의 조성이 5 내지 35%가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  11. 제 1 항에 있어서, 상기 TiAlN막 기판을 150 내지 450℃의 온도로 유지한 상태에서 Ti 소오스를 첨가한 후 질소 소오스를 첨가하여 TiN을 증착하고, Al 소오스를 첨가한 후 질소 소오스를 첨가하여 AlN을 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  12. 제 1 항에 있어서, 상기 TiAlN막을 형성한 후 급속 열산화 공정을 실시하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  13. 제 12 항에 있어서, 상기 급속 열산화 공정은 산소 분위기에서 500 내지 650℃의 온도로 램프업될 때 10초 내지 30초 정도 급속 열처리하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  14. 제 1 항에 있어서, 상기 금속층은 W막, Ta막, WN막, TaN막, Al막, TiSix막, CoSix막, NiSi막 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  15. 제 1 항에 있어서, 상기 절연막은 SiO2막, Si3N4막 또는 SiON막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
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