TW201409697A - 具有鎢閘極電極的半導體裝置及其製造方法 - Google Patents

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Abstract

本發明提供一種半導體裝置，其中可獨立控制NMOS之臨界電壓及PMOS之臨界電壓，以及提供一種用以製造該半導體裝置之方法。該方法包括：形成一閘極絕緣膜於一半導體基板之一NMOS區域及一PMOS區域上方；形成含碳鎢於在該NMOS區域及該PMOS區域中之一上方所形成之該閘極絕緣膜上方；形成含碳氮化鎢於在該PMOS區域及該NMOS區域中之另一者上方所形成之該閘極絕緣膜上方；形成一鎢膜於該含碳鎢及該含碳氮化鎢上方；對該含碳鎢及該含碳氮化鎢實施後退火處理；以及蝕刻該鎢膜、該含碳鎢及該含碳氮化鎢，以在該NMOS區域及該PMOS區域中形成一閘極電極。

Description

具有鎢閘極電極的半導體裝置及其製造方法 [相關申請案之對照參考資料]
本申請案主張2012年8月31日所提出之韓國專利申請案第10-2012-0096508號之優先權，在此以提及方式併入它的全部。
本發明之示範性實施例係有關於一種半導體裝置，以及更特別地，是有關於一種具有鎢閘極電極之半導體裝置及一種用以製造該半導體裝置之方法。
下一代CMOS電路之需求包括低電壓、低功率、高效能、高密度及高可靠性，它們係藉由CMOS電路之微縮(scaling)來達成。閘極絕緣膜之厚度的微縮導致各種問題，其包括直接穿隧(direct tunneling)、從閘極電極之雜質擴散、閘極之操作特性、可靠性及壽命的下降等等。為了達成高容量，應該減少閘極絕緣膜之厚度，但是在此情況下，洩漏電流增加而造成閘極之操作特性及可靠性相關之問題。
關於閘極絕緣膜之厚度的實體極限需要引進 具有高介電(高k)特性之新材料。實際應用大厚度之高介電閘極絕緣膜可取代氧化矽膜及可顯著地減少洩漏電流，以改善閘極之操作特性及可靠性。高介電閘極絕緣膜應該具有比氧化矽膜高之介電常數值、高溫熱製程之熱力穩定性及非晶相(amorphous phase)。
當引進高介電閘極絕緣膜時，很難使用N-型多晶矽膜及P型多晶矽膜做為閘極電極。這是因為摻質多晶矽與通道間之雜質穿隧造成空乏，以及因此，電流減少了及在界面電荷層(interfacial charge layer)中所捕獲之電荷增加了，此導致臨界電壓之不穩定的增加。
因此，當使用金屬膜做為閘極電極時，可免除額外的摻雜，以減少製程之數目、可解決閘極空乏問題及高速操作因具有非常低電阻之金屬膜的引進而變成可能。
然而，當將具有中間能隙工函數(mid-gap work function)之金屬應用至PMOS及NMOS時，應該施加非常高臨界電壓來導通每一電晶體，以及無法滿足低電壓且高效率裝置之需求。因此，為了維持電晶體之臨界電壓在低的位準，以使它的高速操作成為可能，必需要有一雙金屬閘極電極結構。
本發明之一示範性實施例係有關於一種半導體裝置，其中NMOS之臨界電壓及PMOS之臨界電壓係可獨立控制的，以及係有關於一種用以製造該半導體裝置之方法。
依據一示範性實施例，一種半導體裝置可以包括：一基板，其包括一NMOS區域及一PMOS區域；一第一閘極電極，其形成於該NMOS區域或該PMOS區域之一者且包括一包含一第一工函數控制材料之第一含鎢膜；以及一第二閘極電極，其形成於該NMOS區域或該PMOS區域之另一者且包括一包含一不同於該第一工函數控制材料之第二工函數控制材料的第二含鎢膜。
依據一示範性實施例，一種半導體裝置可以包括：一基板，其包括一NMOS區域及一PMOS區域；一第一閘極電極，其形成於該NMOS區域或該PMOS區域之一者，該第一閘極電極包括一含碳鎢膜及一鎢膜之堆疊；以及一第二閘極電極，其形成於該NMOS區域或該PMOS區域之另一者，該第二閘極電極包括一含碳氮化鎢膜及一鎢膜之堆疊。
依據一示範性實施例，一種半導體裝置可以包括：一基板，其包括一NMOS區域及一PMOS區域；一第一閘極電極，其形成於該NMOS區域或該PMOS區域之一者，該第一閘極電極包括一含碳鎢膜及一鎢膜之堆疊；以及一第二閘極電極，其形成於該NMOS區域或該PMOS區域之另一者，該第二閘極電極包括一含碳氮化鎢膜及一鎢膜之堆疊。
依據一示範性實施例，一種用以製造半導體裝置之方法可以包括：形成一閘極絕緣膜於一半導體基板之一NMOS區域及一PMOS區域上方；形成包含一第一工函數控制材料的一第一含鎢膜於在該NMOS區域或 該PMOS區域中之一者上方所形成之該閘極絕緣膜上方，；形成一第二含鎢膜於在該NMOS區域或該PMOS區域中之另一者上方所形成之該閘極絕緣膜上方，該第二含鎢膜包含一不同於該第一工函數控制材料之第二工函數控制材料；對該第一含鎢膜及該第二含鎢膜實施後退火處理(post-annealing)；以及蝕刻該第一含鎢膜及該第二含鎢膜，以在該NMOS區域及該PMOS區域中形成一閘極電極。
依據一示範性實施例，一種用以製造半導體裝置之方法可以包括：形成一閘極絕緣膜於一半導體基板之一NMOS區域及一PMOS區域上方；形成含碳鎢於在該NMOS區域或該PMOS區域中之一者上方所形成之該閘極絕緣膜上方；形成含碳氮化鎢於在該PMOS區域或該NMOS區域中之另一者上方所形成之該閘極絕緣膜上方；形成一鎢膜於該含碳鎢及該含碳氮化鎢上方；對該含碳鎢及該含碳氮化鎢實施後退火處理；以及蝕刻該鎢膜、該含碳鎢及該含碳氮化鎢，以在該NMOS區域及該PMOS區域中形成一閘極電極。
21‧‧‧半導體基板
22‧‧‧裝置隔離區域
23‧‧‧閘極絕緣膜
24A‧‧‧第一含鎢膜
24B‧‧‧第一含鎢膜圖案
24N‧‧‧第一含鎢膜圖案
25‧‧‧第一遮罩圖案
26A‧‧‧第二含鎢膜
26B‧‧‧第二含鎢膜圖案
26P‧‧‧第二含鎢膜圖案
27‧‧‧第三含鎢膜
27N‧‧‧第三含鎢膜圖案
27P‧‧‧第三含鎢膜圖案
28‧‧‧後退火處理
29‧‧‧第二遮罩圖案
201‧‧‧第一含鎢閘極電極
202‧‧‧第二含鎢閘極電極
第1圖係顯示依據一示範性實施例之閘極結構的剖面圖。
第2圖顯示依據一示範性實施例之用以形成一第一含鎢閘極電極之方法。
第3圖顯示依據一示範性實施例之用以形成一第二 含鎢閘極電極之方法。
第4圖描述在後退火處理後之一含鎢膜(W/FFWC)的相變。
第5圖描述在後退火處理後之包含碳之無氟氮化鎢(FFWNC)的相變。
第6圖描述W/FFWC在後加熱處理後之粒度。
第7圖描述在一示範性後退火處理後之W/FFWC的粒度。
第8圖描述一示範性包含碳之無氟鎢(FFWC)之氟擴散障礙函數。
第9圖描述用於閘極電極之各種材料的C-V特性。
第10圖顯示用於閘極電極之材料的電阻率間之比較。
第11A至11F圖顯示依據一示範性實施例之用以形成一閘極結構的方法之一範例。
下面將參考所附圖式來更詳細描述本發明之示範性實施例。然而，本發明可以以不同形式來具體化及不應該被解讀為對在此所述之實施例的限制。更確切地說，提供這些實施例，以便此揭露將是徹底且完整的，以及將完全表達本發明之範圍給熟習該項技藝者。在整個揭露中，本發明之全部各種圖式及實施例中的相似元件符號意指相似部件。
該等圖式沒有必要以縮尺繪製，以及在一些例子中，可以擴大比例，以便清楚地描述該等實施例之 特徵。當提及一第一層是在一第二層“上”或在一基板“上”時，它不僅提及該第一層係直接形成於該第二層或該基板上之情況，而且亦提及一第三層存在於該第一層與該第二層或該基板間之情況。
第1圖係顯示依據一示範性實施例之一閘極結構的剖面圖。
參考第1圖，一半導體基板21具有一第一區域NMOS、一第二區域PMOS及一用於該第一區域NMOS與該第二區域PMOS間之隔離的裝置隔離區域22。該裝置隔離區域22具有一溝槽結構並可藉由一淺溝槽隔離(STI)製程來形成。在該半導體基板21上，一閘極絕緣膜23係由一具有比一般氧化矽高之介電常數的高介電材料所形成。
在該第一區域NMOS中之閘極絕緣膜23上，形成一第一含鎢閘極電極201。該第一含鎢閘極電極201包括一第一含鎢膜圖案24N及一第三含鎢膜圖案27N。該第一含鎢膜圖案24N包含一工函數控制材料。該工函數控制材料可以包括碳。該第一含鎢膜圖案24N可以包括一含碳鎢(W1-xCx)。該第一含鎢膜圖案24N可以形成有約20-30Å之厚度。該含碳鎢具有約4.5eV或更小之低工函數。例如，約4.2eV至約-4.5eV)。低工函數係藉該含碳鎢之碳含量(x)獲得。為了控制該碳含量(x)，可以使用一包含碳之無氟鎢源及氫氣電漿處理。該碳含量(x)可以是約10-15 at%(原子百分比)。如下所述，該碳含量(x)係在實施退火處理後之含量。
在該第二區域PMOS中之閘極絕緣膜23上，形成一第二含鎢閘極電極202。該第二含鎢閘極電極202包括一第二含鎢膜圖案26P及一第三含鎢膜圖案27P。該第二含鎢膜圖案26P可以包含一工函數控制材料。該工函數控制材料可以包括碳及氮。例如，該第二含鎢膜圖案26P可以包括含鎢碳及氮(W1-x-yNxCy)。該含鎢碳及氮(W1-x-yNxCy)可以是含碳氮化鎢。該第二含鎢膜圖案26P可形成為約20-30Å之厚度。該含碳氮化鎢具有約5.2eV或更小之低工函數。例如，約4.9eV至約5.2eV)。此低工函數藉該含碳氮化鎢之碳含量(y)及氮含量(x)獲得。為了控制該含碳氮化鎢之碳含量(y)及氮含量(x)，可以使用一包含碳之無氟鎢源及NH3電漿處理。該碳含量(y)可以是約5-10 at%。該氮含量(x)可以是約20-30 at%。如下所述，該碳含量(y)及該氮含量(x)係在實施退火處理後之含量。
該等第三含鎢膜27N及27P包含鎢(W)。該第三含鎢膜可以包括一塊材鎢膜或一鎢成核膜與一塊材鎢膜之堆疊。該鎢成核膜可形成為約10-20Å之厚度。為獲得低電阻率，該塊材鎢膜可以具有一α-鎢(α-W)相。該塊材鎢膜具有一擁有體心立方結構(BCC)之α-鎢(α-W)相。
在第1圖中，該第一含鎢膜圖案24N及該第二含鎢膜圖案26P可做為擴散障璧。該第一含鎢膜圖案24N可以包括含碳鎢，以及該第二含鎢膜圖案26P可以包括含碳氮化鎢。該含碳鎢可以包括包含碳之無氟鎢 (FFWC)。該含碳氮化鎢可以包括包含碳之無氟氮化鎢(FFWNC)。
因此，該第二含鎢閘極電極202可以由包含碳之無氟氮化鎢(FFWNC)、一鎢成核膜及一塊材鎢膜之堆疊(W/FFWNC)所構成。此外，該第二含鎢閘極電極202可以由包含碳之無氟氮化鎢(FFWNC)及一塊材鎢膜所構成。該第一含鎢閘極電極201可以由包含碳之無氟鎢(FFWC)、一鎢成核膜及一塊材鎢膜之堆疊(W/FFWC)所構成。此外，該第一含鎢閘極電極201可以由包含碳之無氟鎢(FFWC)及一塊材鎢膜所構成。
如第1圖所示，該NMOS區域包括該第一含鎢閘極電極201，以及該PMOS區域包括該第二含鎢閘極電極202。該第一含鎢閘極電極201包括具有一適用於該NMOS區域之工函數的該第一含鎢膜圖案24N。該第二含鎢閘極電極202包括具有一適用於該PMOS區域之工函數的該第二含鎢膜圖案26P。
因此，依據一示範性實施例，可獨立地控制NMOS之臨界電壓及PMOS之臨界電壓。
此外，依據一示範性實施例，該等含鎢閘極電極係由該包含碳之無氟鎢(FFWC)及該包含碳之無氟氮化鎢(FFWNC)所形成，以及因此，它們與該閘極絕緣膜23之介面具有絕佳特性。並且，因為沒有使用多晶矽或氮化鈦，所以可改善該等閘極電極之多晶矽空乏率(polysilicon depletion ratio,PDR)、費米能階釘扎(Fermi-level pinning)及電阻特性。因此，可形成一能在 高速下操作之電晶體。
第2圖顯示依據本發明之一實施例的用以形成一第一含鎢閘極電極之方法。以下，該第一含鎢閘極電極將稱為包含碳之無氟鎢(FFWC)、一鎢成核膜及一塊材鎢膜之堆疊(W/FFWC)。
參考第2圖，用以形成一含鎢膜(W/FFWC)之方法包括：在步驟S101中形成包含碳之無氟鎢(FFWC)；在步驟S102中形成一鎢成核膜；在步驟S103中形成一塊材鎢膜；以及在步驟S104中實施後退火處理。
在步驟S101中，形成包含碳之無氟鎢(FFWC)。
該包含碳之無氟鎢(FFWC)可藉原子層沉積(ALD)形成。使用一金屬有機鎢源可實施該原子層沉積(ALD)。在該原子層沉積(ALD)中，藉由實施一由在步驟S11中引進一無氟鎢源、在步驟S12中實施一沖洗操作、在步驟S13中引進一反應物及在步驟S14中實施一沖洗操作所構成之單位循環，及在步驟S15中重複該單位循環數次，可沉積該包含碳之無氟鎢(FFWC)至一期望厚度。可以在150至320℃之溫度及250W之功率下實施該原子層沉積。
在步驟S11中，將以一金屬有機化合物為基礎之該無氟鎢源(FFWS)吸附至一基板上。該基板可以由適用於半導體製程之任何材料(例如，矽)所形成且在其上可以包括由介電或導電材料所形成之層。根據在此所 使用，術語“基板表面”意指任何基板之上面沉積有該無氟鎢源(FFWS)之表面或一在該基板上形成之材料。例如，該基板表面可以包括矽、氧化矽、高介電材料、氮化矽、摻雜矽、金屬、金屬氮化物或其它導電材料。
在本發明之實施例中所使用之該無氟鎢源(FFWS)可以是一金屬有機鎢源。該無氟鎢源(FFWS)可以包括一不含氟之金屬有機鎢源。該無氟鎢源(FFWS)可以包括一包含鎢及碳之化合物。並且，該無氟鎢源(FFWS)可以包括一包含鎢、碳及氮之化合物。該無氟鎢源(FFWS)之範例可以包括例如C8H7NO3W(二羰基(η5-甲基環戊二烯)亞硝酸鎢；dicarbonyl(η5-methyl-cyclopentadienyl)nitrosyl tungsten)或C12H30N4W(雙(第三丁基氨基)雙(第三丁基亞氨基)鎢；bis(tert-butylimino)bis(dimethylamino)tungsten)。一使用該無氟鎢源(FFWS)所沉積之包含碳之無氟鎢(FFWC)可能因其碳含量而減少電阻率及可做為障璧。因此，可控制該無氟鎢源(FFWS)之流速，以便該包含碳之無氟鎢(FFWC)之碳含量係約40 at%(原子百分比)或更少。
在步驟S12中，實施該沖洗操作，以便移除一非吸附無氟鎢源。該沖洗操作可在像氬之惰性氣體的存在下實施。
藉由使該反應物與該吸附無氟鎢源(FFWS)反應，以一原子層單位沉積包含碳之無氟鎢(FFWC)，來實施引進該反應物之步驟S13。在此，該反應物可以包括還原劑或還原氣體。該反應物可以包括一含氫材料。 引進該反應物之步驟S13可以包括以電漿處理一含氫材料。引進該反應物之步驟(S13)可以包括氫氣(H2)電漿處理。當實施此氫氣電漿處理時，藉由使該無氟鎢源與氫氣反應，沉積該包含碳之無氟鎢(FFWC)。可控制藉由氫氣電漿處理所沉積之該包含碳之無氟鎢(FFWC)的碳含量至約40 at%或更少。為了控制該碳含量，可控制氫氣電漿處理之條件(例如，約250W之功率)。當實施氫氣電漿處理時，亦可移除在該包含碳之無氟鎢(FFWC)中所包含之雜質。
在步驟S14中，實施該沖洗操作，以移除任何未反應反應物或反應副產物。該沖洗步驟可以在像氬之惰性氣體的存在下實施。
可以藉由重複該單位循環，形成該包含碳之無氟鎢(FFWC)至一期望厚度，該單位循環包括在步驟S11中引進一無氟鎢源、在步驟S12中實施一沖洗操作、在步驟S13中引進一反應物及在步驟S14中實施一沖洗操作，以及在步驟S15中，並根據需要重複該單元循環數次，以達成該期望厚度。
該包含碳之無氟鎢(FFWC)可以形成有約20-30Å之厚度。因為使用原子層沉積，所以該膜具有良好的階梯覆蓋(step coverage)。該包含碳之無氟鎢(FFWC)之碳含量可以是約25-35 at%。基於該無氟鎢源之流速及氫氣電漿處理獲得此碳含量。
使用一沒有包含氟之金屬有機鎢源，形成該包含碳之無氟鎢(FFWC)。因此，該FFWC膜沒有包含氟， 且因此沒有使該下層基板之表面惡化。並且，藉由氫氣電漿處理可控制在該FFWC膜中之碳含量。特別地，因為控制該FFWC膜之碳含量至約40 at%或更少，所以該FFWC膜具有減少的電阻率及作用為擴散障璧。
在步驟S102中，在該包含碳之無氟鎢(FFWC)上形成一鎢成核膜。該鎢成核膜可藉由原子層沉積(ALD)或化學氣相沉積(CVD)來形成。當使用原子層沉積時，它可在相同於其中形成有該包含碳之無氟鎢(FFWC)的反應室中實施。使用六氟化鎢(WF6)做為一鎢源及二硼烷(B2H6)做為吸收氣體(soaking gas)，可形成該鎢成核膜。在沖洗後，可以藉由引進六氟化鎢(WF6)及二硼烷(B2H6)之每一者例如約5-6次而形成該鎢成核膜。因為使用二硼烷(B2H6)做為吸收氣體，所以該鎢成核膜具有一非晶相。因此，該鎢成核膜具有大晶粒及低電阻率。該鎢成核膜係形成有約20Å或更小之小厚度。二硼烷(B2H6)之流速係約300 sccm或更大，以及製程溫度係約350℃或更小。因為該鎢成核膜具有一非晶相，所以一塊材鎢膜(在一後續製程中所形成)可具有大的粒度。該鎢成核膜係一做為用於塊材鎢膜之成長的部位之薄鎢層。
在步驟S103中，在該鎢成核膜上形成一塊材鎢膜。使用六氟化鎢(WF6)及氫氣(H2)可形成該塊材鎢膜。當與該塊材鎢膜之電阻率比較時，該鎢成核膜之電阻率係非常高的。因此，為了獲得低電阻率，如果可能，則較佳的是省略該鎢成核膜。然而，如果在該包含碳之無氟鎢上直接沉積該塊材鎢膜，則將減少其片電阻的均 勻性。基於此理由，儘可能薄地形成該鎢成核膜。可在約400℃或更高之製程溫度下沉積該塊材鎢膜，以便具有一有低電阻率之體心立方結構的α-鎢(α-W)相。可藉由化學氣相沉積或原子層沉積形成該塊材鎢膜。
於是，可形成一具有一包括該包含碳之無氟鎢(FFWC)、該鎢成核膜及該塊材鎢膜之堆疊的含鎢膜。因為該包含碳之無氟鎢(FFWC)係擴散障璧且該鎢成核膜及該塊材鎢膜係電極，所以該含鎢膜可以視為“W/FFWC”之堆疊。該包含碳之無氟鎢(FFWC)沒有包含氟，以及該鎢成核膜及該塊材鎢膜沒有包含氟或可包含非常少量之氟。縱使該鎢成核膜及該塊材鎢膜包含非常少量之氟，可防止氟至該基板之擴散，因為該包含碳之無氟鎢(FFWC)做為擴散障璧。
亦可使用一像C8H7NO3W或C12H30N4W之無氟鎢源，以形成該鎢成核膜及該塊材鎢膜。然而，一無氟鎢源之使用在電阻率方面係不利的，因為該合成膜包含碳。
在步驟S104中，在形成包括該包含碳之無氟鎢(FFWC)、該鎢成核膜及該塊材鎢膜之該含鎢膜後，實施後退火處理，以便減少該膜之電阻率。該後退火處理可以包括快速熱處理(RTP)。可實施該後退火處理約1小時。可在一氮氣(N2)環境中實施該後退火處理，以便防止該含鎢膜(W/FFWC)之氧化。可在約800℃之溫度實施該後退火處理。
當實施該後退火處理時，使用熱能增加該含 鎢膜(W/FFWC)之粒度。該含鎢膜經歷相變，以便具有一低配位數(low coordination number)。並且，減少其碳濃度及電阻率。因此，藉由後退火處理之步驟(S38)將該含鎢膜之W2C相及β-鎢(β-W)相的極小晶粒改變成一α-鎢(α-W)相之極大晶粒。
例如，減少該含鎢膜(W/FFWC)之碳濃度至約20 at%或更小。例如，藉由該後退火處理，減少至約10-15 at%。增加該膜之粒度約10倍或更大。結果，經歷後退火處理之該含鎢膜(W/FFWC)具有減少之碳濃度及增加之粒度，以及因此，相較於後退火處理前，減少其電阻率有約80%或更大。
第3圖顯示依據一示範性實施例之用以形成一第二含鎢閘極電極之方法。以下，該第二含鎢閘極電極將稱為一由包含碳之無氟氮化鎢(FFWNC)、一鎢成核膜及一塊材鎢膜之堆疊所構成之含鎢膜(W/FFWNC)。
參考第3圖，用以形成該含鎢膜(W/FFWNC)之方法包括：在步驟S201中形成包含碳之無氟氮化鎢(FFWNC)；在步驟S202中形成一鎢成核膜；在步驟S203中形成一塊材鎢膜；以及在步驟S204中實施後退火處理。
在步驟S201中，可藉由原子層沉積(ALD)形成該包含碳之無氟氮化鎢(FFWNC)。使用一金屬有機鎢源可實施該原子層沉積(ALD)。在該原子層沉積(ALD)中，藉由實施在步驟S21引進一無氟鎢源、在步驟S22中實施一沖洗操作、在步驟S23中引進一反應物及在步 驟S24中實施一沖洗操作所構成之單位循環及在步驟S25中重複該單位循環數次，可沉積該包含碳之無氟氮化鎢(FFWNC)至一期望厚度。可以在約150至320℃之溫度及約250W之功率下實施該原子層沉積。
在步驟S21中，將以一金屬有機化合物為基礎之該無氟鎢源(FFWS)吸附至一基板上。在此，該基板可以由適用於半導體製程之任何材料(例如，矽)所形成且在其上可以包括由介電或導電材料所形成之層。根據在此所使用，術語“基板表面”意指任何基板之上面沉積有該包含碳之無氟氮化鎢(FFWNC)之表面或一在該基板上形成之材料。例如，該基板表面可以包括矽、氧化矽、高介電材料、氮化矽、摻雜矽、金屬、金屬氮化物或其它傳導性材料。
在一實施例中所使用之該無氟鎢源(FFWS)可以是一金屬有機鎢源。該無氟鎢源(FFWS)可以包括一不含氟之金屬有機鎢源。該無氟鎢源(FFWS)可以包括一包含鎢及碳之化合物。並且，該無氟鎢源(FFWS)可以包括一包含鎢、碳及氮之化合物。該無氟鎢源(FFWS)之範例可以包括例如C8H7NO3W或C12H30N4W。一使用該無氟鎢源(FFWS)所沉積之包含碳之無氟氮化鎢(FFWNC)可能因其碳含量而減少電阻率並可作用為障璧。因此，可以控制該無氟鎢源(FFWS)之流速，以便該包含碳之無氟氮化鎢(FFWNC)之碳含量係約40 at%(原子百分比)或更少。
在步驟S22中，實施該沖洗操作，以便移除 一非吸附無氟鎢源。該沖洗步驟可在像氬之惰性氣體的存在下實施。
藉由使該反應物與該吸附無氟鎢源(FFWS)反應，以一原子層單位沉積包含碳之無氟氮化鎢(FFWNC)，來實施引進該反應物之步驟S23。在此，該反應物可以包括還原劑或還原氣體。該反應物可以包括一含氫材料。在步驟S23中，引進該反應物可以包括以電漿處理一含氫材料。在步驟S23中，該反應物之引進可以包括NH3電漿處理。當實施此NH3電漿處理時，沉積該包含碳之無氟氮化鎢(FFWNC)。該包含碳之無氟氮化鎢(FFWNC)之碳及氮含量可被控制。為了控制該碳及氮含量，可以控制NH3電漿處理之條件(例如，約250W之功率)。當實施NH3電漿處理時，亦可移除在該包含碳之無氟氮化鎢(FFWNC)中所包含之任何雜質。結果，藉由控制NH3電漿處理之條件，而可控制該膜之工函數。
在步驟S24中，實施該沖洗操作，以移除任何未反應反應物或反應副產物。該沖洗步驟可以在像氬之惰性氣體的存在下實施。
可以藉由重複該單位循環，形成該包含碳之無氟氮化鎢(FFWNC)至一期望厚度，該單位循環包括引進一無氟鎢源之步驟(S21)、沖洗之步驟(S22)、引進一反應物之步驟(S23)及沖洗之步驟(S24)，在步驟(S25)中，依需求重複該單元循環數次，以達成該期望厚度。該包含碳之無氟氮化鎢(FFWNC)可以形成有約20-30Å之厚度。因為使用原子層沉積，所以該膜具有良好的階梯覆 蓋。
使用一沒有包含氟之金屬有機鎢源，形成該包含碳之無氟氮化鎢(FFWNC)。因此，該FFWNC膜沒有包含氟，以及沒有使該下層基板之表面惡化。並且，可以藉由NH3電漿處理來控制在該FFWNC膜中碳含量。特別地，因為控制該FFWNC膜之碳含量至約40 at%或更少，所以該FFWNC膜具有低電阻率並作用為擴散障璧。
在步驟S202中，在該包含碳之無氟氮化鎢(FFWNC)上形成一鎢成核膜。該鎢成核膜可藉由原子層沉積(ALD)或化學氣相沉積(CVD)來形成。當使用原子層沉積時，它可在相同於其中形成有該包含碳之無氟氮化鎢(FFWNC)之反應室中實施。
可以使用六氟化鎢(WF6)做為一鎢源及二硼烷(B2H6)做為吸收氣體，形成該鎢成核膜。例如，在沖洗後可藉引進六氟化鎢(WF6)及二硼烷(B2H6)之每一者約5-6次，而形成該鎢成核膜。因為使用二硼烷(B2H6)做為吸收氣體，所以該鎢成核膜具有一非晶相。因此，該鎢成核膜具有大晶粒及低電阻率。該鎢成核膜係形成有約20Å或更小之小厚度。二硼烷(B2H6)之流速係約300 sccm或更大，以及製程溫度係約350℃或更低。因為該鎢成核膜具有一非晶相，所以一在一後續製程中所形成之塊材鎢膜可具有大的粒度。該鎢成核膜係一做為一用於一塊材鎢膜之成長的部位之薄鎢層。
在步驟S203中，在該鎢成核膜上形成一塊 材鎢膜。使用六氟化鎢(WF6)及氫氣(H2)，可形成該塊材鎢膜。當與該塊材鎢膜之電阻率比較時，該鎢成核膜之電阻率係非常高的。因此，為了獲得低電阻率，如果可能，則較佳的是省略該鎢成核膜。然而，如果在該包含碳之無氟氮化鎢上直接沉積該塊材鎢膜，則將減少其片電阻均勻性。基於此理由，儘可能薄地形成該鎢成核膜。可在約400℃或更高之製程溫度下沉積該塊材鎢膜，以便具有一有低電阻率之體心立方結構的α-鎢(α-W)相。可以藉由化學氣相沉積或原子層沉積形成該塊材鎢膜。
於是，可形成一具有一包括該包含碳之無氟氮化鎢(FFWNC)、該鎢成核膜及該塊材鎢膜之堆疊的含鎢膜。因為該包含碳之無氟氮化鎢(FFWNC)係擴散障璧且該鎢成核膜及該塊材鎢膜係電極，所以該含鎢膜可以視為“W/FFWNC”之堆疊。該包含碳之無氟氮化鎢(FFWNC)沒有包含氟，以及該鎢成核膜及該塊材鎢膜沒有包含氟或可包含非常少量之氟。縱使該鎢成核膜及該塊材鎢膜包含非常少量之氟，可防止氟至該基板之擴散，因為該包含碳之無氟氮化鎢(FFWNC)做為擴散障璧。
亦可以使用一像C8H7NO3W或C12H30N4W之無氟鎢源，形成該鎢成核膜及該塊材鎢膜。然而，一無氟鎢源之使用在電阻率方面係不利的，因為該合成膜包含碳。
在步驟S204中，在形成包括該包含碳之無氟氮化鎢(FFWNC)、該鎢成核膜及該塊材鎢膜之該含鎢膜(W/FFWNC)後，實施後退火處理，以便減少該膜之電 阻率。該後退火處理可以包括快速熱處理(RTP)。可實施該後退火處理約1小時。可在一氮氣(N2)環境中實施該後退火處理，以便防止該含鎢膜(W/FFWNC)之氧化。可在約800℃之溫度下實施該後退火處理。
當實施該後退火處理時，使用熱能增加該含鎢膜(W/FFWNC)之粒度。該含鎢膜經歷相變，以便具有一低配位數。並且，減少其碳濃度及電阻率。因此，藉由後退火處理將該含鎢膜之晶粒改變成一α-鎢(α-W)相之極大晶粒。
例如，減少該含鎢膜(W/FFWNC)之碳濃度至約10 at%或更小。例如，藉由該後退火處理，減少至約5-10 at%。該含鎢膜(W/FFWNC)之氮含量係約20-30 at%。增加該膜之粒度有約10倍或更大。結果，經歷後退火處理之該含鎢膜(W/FFWNC)具有減少之碳濃度及增加之粒度。因此，相較於後退火處理前，減少其電阻率有約80%或更大。
下面表1顯示該等含鎢膜(W/FFWC及W/FFWNC)之電阻率。在該等含鎢膜(W/FFWC及W/FFWNC)中，FFWC及FFWNC之每一者具有20Å之厚度，以及W具有40 Å之厚度。
如表1中所見，該含鎢膜(W/FFWC)具有約143.4μohm-cm之電阻率，但是藉由後退火處理，減少該電阻率至27.1μohm-cm。
該含鎢膜(W/FFWNC)具有約243.2μohm-cm之電阻率，但是減少該電阻率至51.3μohm-cm。
如上所述，相較於在後退火處理前之數值，藉由後退火處理，減少該等含鎢膜(W/FFWC及W/FFWNC)之電阻率有約80%或更大。
下面表2顯示含鎢膜之工函數係以為碳含量之函數來變化。準備含鎢膜之樣本。準備一第一樣本[W/FFWC(40Å/20Å)]、一第二樣本[W/FFWC(40Å/20Å)+ANL]、一第三樣本[W/FFWC(30Å/30Å)]、一第四樣本[W/FFWC(30Å/30Å)+ANL]、一第五樣本(W/FFWNC1+ANL)及一第六樣本(W/FFWNC2+ANL)。在表2中，該第一樣本之結果係剛沉積W/FFWC(40Å/20Å)之結果，以及該第二樣本(W/FFWC+ANL)之結果係經後退火處理W/FFWC(40Å/20Å)之結果。該第三樣本之結果係剛沉積W/FFWC(30Å/30Å)之結果，以及該第四樣本(W/FFWC+ANL)之結果係經後退火處理W/FFWC(30Å/30Å)之結果。該第五樣本(W/FFWNC1+ANL)在後退火處理後具有一高碳含量，以及該第六樣本(W/FFWNC2+ANL)在後退火處理後具有一低碳含量
[表2]
如表2所見，使包括該包含碳之無氟鎢(FFWC)之該含鎢膜(W/FFWC)藉由後退火處理維持在約10-15at%之低碳含量，以及它具有約4.2-4.5eV之低工函數。
並且，包括該包含碳之無氟氮化鎢(FFWNC)之該含鎢膜(W/FFWNC)因後退火處理而具有減少之低碳含量。例如，減少在剛沉積狀態中之約40at%的碳含量至在後退火處理後之約20at%。此外，減少在剛沉積狀態中之約20at%的碳含量至在後退火處理後之約5-10at%。
可看出，包括該包含碳之無氟氮化鎢(FFWNC)之該含鎢膜(W/FFWNC)的工函數依其碳含量來變化。例如，當該膜在後退火處理後具有約20at%之高碳含量時，它具有約4.92eV之工函數，以及當它在後退火處理後具有約5-10at%之低碳含量時，它具有約5.01eV之高工函數。該包含碳之無氟氮化鎢(FFWNC)之工函數不僅相依於該碳含量，而且亦相依於該氮含量。用以獲 得表2所示之工函數的氮含量係約20-30at%。
從表2之結果可看出，藉由經氫氣電漿處理條件之控制及後退火處理之實施來控制該碳含量，包括該包含碳之無氟鎢(FFWC)之該含鎢膜(W/FFWC)可具有一適於NMOS之工函數。
藉由經NH3電漿處理條件之控制及後退火處理之實施來控制該碳含量，包括該包含碳之無氟鎢(FFWC)之該含鎢膜(W/FFWC)可具有一適於PMOS之工函數。
第4圖描述在後退火處理後之含鎢膜(W/FFWC)的相變(phase transition)。第4圖顯示W/FFWC(40Å/20Å)及W/FFWC(40Å/30Å)之結果。
如第4圖所見，在剛沉積狀態(As-dep)中之晶相係一β相(β-W)，但是藉由後退火處理(Post-ANL)被轉換成一α相(α-W)。當FFWC之厚度係約30 Å時，會出現一弱W2C相，但是在W/FFWC(40 Å/30 Å)之情況中，出現一強α相(α-W)，暗示該W/FFWC具有增加之粒度。
第5圖描述在後退火處理後之包含碳之無氟氮化鎢(FFWNC)的相變。第5圖顯示FFWNC(15at%)及FFWNC(30at%)之結果。15at%及30at%係碳含量。
如第5圖所見，藉由實施後退火處理(Post-ANL)，將該包含碳之無氟氮化鎢(FFWNC)轉換至一α相(α-W)。實質上沒有觀察到一WC相、一WN相及一W2N相。
當該碳含量係約30at%時，沒有觀察到該α 相(α-W)，但是當該碳含量係約15at%時，則強烈地觀察到該α相(α-W)。
第6圖描述在後退火處理後之W/FFWC的粒度。如在此所見，相較於該剛沉積狀態(As-dep)之粒度，藉由實施後退火處理(Post-ANL)，增加該粒度。
第7圖描述在後退火處理後之W/FFWC的粒度。如在此所見，相較於該剛沉積狀態(As-dep)之粒度，藉由實施後退火處理(Post-ANL)，增加該粒度。在約40at%及約20at%之碳含量下，增加該粒度。同時，可看出，當該碳含量低至約20at%時，該粒度進一步增加。
第8圖描述該包含碳之無氟鎢(FFWC)之氟擴散障壁函數。
第8圖之結果顯示在包括做為障璧之該包含碳之無氟鎢(FFWC)的W/FFWC與包括做為障璧之氮化鈦(TiN)的W/TiN間之氟擴散障璧功能的比較。該無氟鎢(FFW)及該氮化鈦(TiN)之每一者具有約30Å之厚度，以及該鎢層具有約30Å之厚度。
如第8圖所見，W/FFWC中之氟(F)的峰(peak)比W/TiN中之氟的峰低，暗示該包含碳之無氟鎢(FFWC)之氟擴散防止效果比該氮化鈦(TiN)之氟擴散防止效果大。
在W/FFWNC中亦會展現此氟擴散防止效果，且W/FFWNC之氟擴散防止效果比W/TiN之氟擴散防止效果大。
第9圖描述用於閘極電極之各種材料的C-V 特性。第9圖之結果顯示在W/FFWC、W/TiN及W/FFWNC間之比較。W/FFWC、W/TiN及W/FFWNC皆實施有後退火處理。
如第9圖所見，當使用該包含碳之無氟鎢(FFWC)時，可朝負(-)方向改變該閘極電極之臨界電壓(Vt)至相同於TiN之位準。
並且，可看出，當使用該包含碳之無氟氮化鎢(FFWNC)時，可朝正(+)方向改變該閘極電極之臨界電壓(Vt)至相同於TiN之位準。
第10圖顯示可用於閘極電極之材料的電阻率間之比較。
第10圖顯示一包括氮化鈦及鎢之堆疊的第一樣本(W/TiN)、一包括氮化鎢及鎢之堆疊的第二樣本(W/WN)及一包括包含碳之無氟鎢(FFWC)及鎢之第三樣本(W/FFWC)間之比較。在鎢之沉積前，藉由RTP對該第二樣本(W/WN)實施退火處理，以及在包含碳之無氟鎢(FFWC)及鎢之沉積後，對該第三樣本實施退火處理。使用在該第一、第二及第三樣本之每一者中的鎢做為一閘極電極，以及使用氮化鈦(TiN)、氮化鎢(WN)及包含碳之無氟鎢(FFWC)之每一者做為鎢擴散障璧。
如第10圖所見，包括做為擴散障璧之包含碳之無氟鎢(FFWC)的該第三樣本(W/FFWC)之電阻率顯著地低於該第一樣本(W/TiN)及該第二樣本(W/WN)之電阻率。
例如，如果該第二樣本及該第三樣本之每一 者具有約60Å之厚度，則該第二樣本之電阻率係約100μohm-cm，但是該第三樣本之電阻率係約40μohm-cm。該第一樣本具有約240μohm-cm之非常高電阻率。
如上述表2所見，包括做為擴散障璧之該包含碳之無氟氮化鎢(FFWNC)的W/FFWNC之電阻率顯著地比該第一樣本(W/TiN)及該第二樣本(W/WN)的電阻率低。
如上所述，依據一使用該包含碳之無氟鎢(FFWC)及該包含碳之無氟氮化鎢(FFWNC)做為擴散障璧之示範性實施例，形成具有比包括做為障璧之氮化鎢及氮化鈦的鎢閘極電極低之電阻率的鎢閘極電極。
第11A至11F圖顯示依據一示範性實施例之用以形成一閘極結構的方法之一範例。將描述一用以製造一CMOS電路之方法。然而，本發明之範圍並非侷限於一CMOS電路。本發明可應用至NMOS及PMOS之形成的所有半導體製造方法。此外，本發明可應用至一NMOS製造方法及一PMOS製造方法之每一者。在一CMOS電路中形成NMOS及PMOS。該CMOS電路包括至少一個PMOS及至少一個NMOS。
如第11A圖所示，一半導體基板21具有一第一區域NMOS、一第二區域PMOS及一用於該第一區域NMOS與該第二區域PMOS間之隔離的裝置隔離區域22。該裝置隔離區域22具有一溝槽結構且其可藉一淺溝槽隔離(STI)製程來形成。該裝置隔離區域22可以包括 一絕緣膜(例如，一氧化矽膜)。該第一區域NMOS係一形成有NMOS之區域，以及該第二區域PMOS係一形成有PMOS之區域。該第一區域NMOS及該第二區域PMOS之位置係為了方便敘述且亦可以彼此交換。該半導體基板21之範例包括但不侷限於由矽、鍺或矽鍺所構成之基板。此外，可以使該半導體基板21之全部或部分應變。該裝置隔離區域22包括一絕緣膜(例如，一氧化矽膜)。雖然未顯示於圖式中，藉由一用以形成井區之傳統製程，可以在該第一區域NMOS及該第二區域PMOS中分別形成一第一井區及一第二井區。在該第一區域NMOS中，可以形成一P型第一井區，以及在該第二區域PMOS中，可以形成一N型第二井區。為了形成該N型第二井區，可以將一像磷(P)或砷(As)之N型雜質植入該基板21之第二區域PMOS。為了形成該P型第一井區，可以將一像硼(B)之P型雜質植入該基板21之第一區域NMOS。雖然未顯示於圖式中，可以在該井區形成製程後，藉由一傳統通道離子佈植製程，在該第一區域NMOS及該第二區域PMOS之每一者中形成一通道區域。
然後，在該半導體基板21上形成一閘極絕緣膜23。該閘極絕緣膜23至少包括一高介電(高k)膜。此外，可以在該半導體基板21與該閘極絕緣膜23間形成一界面層(未顯示)。該閘極絕緣膜23之結構在該第一區域NMOS與該第二區域PMOS間係相同的。換句話說，在NMOS及PMOS中該閘極絕緣膜23的部分係由相同材料所形成。
一用以形成該閘極絕緣膜23之方法的範例係如下。
首先，藉由一清洗製程，從該半導體基板21之表面移除原生氧化物。使用一包含氫氟酸(HF)之溶液來實施該清洗製程。當實施該清洗製程時，從該半導體基板21之表面移除原生氧化物，以及同時，以氫氣使在該半導體基板21之表面上的懸鍵成鈍態，使得原生氧化物之成長被抑制，直到實施一後續製程為止。
然後，形成一界面層。該界面層包括一絕緣材料，例如，氧化矽(SiO2)。該界面層之作用係用以改善該半導體基板21與該閘極絕緣膜23間之介面的特性，藉此改善電子遷移率。可藉由一濕式製程成長氧化矽，來做為該界面層。使該界面層成長至約10Å或更小之厚度。
接著，形成一閘極絕緣膜23。該閘極絕緣膜23包括一高介電(高k)材料(以下，稱為“高介電膜”)。該高介電膜具有一顯著地比氧化矽(SiO2)的介電常數(約3.9)高之介電常數。並且，該高介電膜係顯著地比氧化矽厚且具有一低等效氧化物厚度(EOT)值。例如，該高介電膜包括一像金屬氧化物、金屬矽酸鹽或金屬矽酸鹽氮化物之含金屬材料，該金屬氧化物包括一包含像鉿(Hf)、鋁(Al)、鑭(La)或鋯(Zr)之金屬的氧化物。該金屬氧化物可以包括氧化鉿(HfO2)、氧化鋁(Al2O3)、氧化鑭(LaO2)或氧化鋯(ZrO2)。該金屬矽酸鹽包括一包含像鉿(Hf)或鋯(Zr)之金屬的矽酸鹽。該金屬矽酸鹽可以包括例 如矽酸鉿(HfSiO)或矽酸鋯(ZrSiOx)。金屬矽酸鹽氮化物之範例包括例如鉿矽酸鹽氮化物(HfSiON)或鋯矽酸鹽氮化物(ZrSiON)。當該閘極絕緣膜23係由一金屬矽酸鹽氮化物所形成時，可增加其介電常數及亦可在後續製程中抑制它的結晶。因為在NMOS及PMOS中使用該高介電膜，所以簡化該製程。同時，亦可以NMOS及PMOS中使用不同高介電膜。用以形成該高介電膜之製程可以包括適用於所要沉積之材料的沉積技術。此沉積技術之範例包括化學氣相沉積(CVD)、低壓CVD(LPCVD)、電漿加強CVD(PECVD)、金屬有機CVD(MOCVD)、原子層沉積(ALD)、電漿加強ALD(PEALD)等等。對於一均勻薄膜之形成，可使用電漿加強ALD(PEALD)。
在該閘極絕緣膜23上，形成一第一含鎢膜24A。該第一含鎢膜24A可以包含一第一工函數控制材料。該第一工函數控制材料可以包括碳。例如，該第一含鎢膜24A可以包括包含碳之無氟鎢(FFWC)。該第一含鎢膜24A可形成有約20-30Å之厚度。對於一用以形成做為該第一含鎢膜24A之該包含碳之無氟鎢(FFWC)的方法，參考第2圖及其敘述。
如第11B圖所示，在該第一含鎢膜24A上形成一第一遮罩圖案25，使得其覆蓋該第一區域NMOS及暴露該第二區域PMOS。該第一遮罩圖案25可以由光阻形成。
使用該第一遮罩圖案25做為一蝕刻遮罩，該第一含鎢膜24A被蝕刻。因此，在該第一區域NMOS中， 形成一第一含鎢膜圖案24B，以及在該第二區域PMOS中，沒有保留該第一含鎢膜。
如第11C圖所示，移除該第一遮罩圖案25，以及然後，在包括該第一含鎢膜圖案24B之整個表面上形成一第二含鎢膜26A。該第二含鎢膜26A可以包含一第二工函數控制材料。該第二工函數控制材料可以包括碳及氮。例如，該第二含鎢膜26A可以包括包含碳之無氟氮化鎢(FFWNC)。該第二含鎢膜26A可形成有約20-30Å之厚度。對於一用以形成做為該第二含鎢膜26A之該包含碳之無氟氮化鎢(FFWNC)的方法，參考第3圖及其敘述。
如第11D圖所示，平坦化該第二含鎢膜26A。在該第二區域PMOS中形成一第二含鎢膜圖案26B。在該第一區域NMOS中，保留該第一含鎢膜圖案24B。
如第11E圖所示，為減少閘極電極的電阻，可在該第一含鎢膜圖案24B及該第二含鎢膜圖案26B上形成一第三含鎢膜27。該第三含鎢膜27可以包括一鎢膜。該第三含鎢膜27可以包括一鎢成核膜及一塊材鎢膜。例如，可以在該鎢成核膜之形成後，形成該塊材鎢膜。
對於該第三含鎢膜27之形成，參考如上面第2及3圖所述之用以形成該鎢成核膜及該塊材鎢膜之方法。
當如上述形成該第三含鎢膜27時，在該第一 區域NMOS中形成一由該第一含鎢膜圖案24B及該第三含鎢膜27之堆疊所構成之含鎢材料。在該第二區域PMOS中，形成一由該第二含鎢膜圖案26B及該第三含鎢膜27之堆疊所構成之含鎢材料。在該第一區域NMOS及該第二區域PMOS中所形成之含鎢材料可以包含不同工函數控制材料。在該第一區域NMOS中所形成之含鎢材料可以包括碳做為一工函數控制材料。在該第二區域PMOS中所形成之含鎢材料可以包括碳及氮做為工函數控制材料。
在如上述形成該第三含鎢膜27後，實施後退火處理28。對於該退火處理28，參考上面第2及3圖所述之後退火處理。
結果，經歷該後退火處理28之該第一含鎢膜圖案24B、該第二含鎢膜圖案26B及該第三含鎢膜27具有減少之碳濃度及增加之粒度，以及因此，相較於剛沉積狀態之電阻率，減少其電阻率有約80%或更大。
如第11F圖所示，在該第三含鎢膜27上形成一第二遮罩圖案29。該第二遮罩圖案29可以由光阻所形成。該第二遮罩圖案29可以是一用以圖案化NMOS之閘極電極及PMOS之閘極電極的遮罩圖案。該第二遮罩圖案29亦可以包括一使用一光阻圖案所形成之硬罩膜圖案。
使用該第二遮罩圖案29做為一蝕刻遮罩，蝕刻該第三含鎢膜27、該第一含鎢膜圖案24B及該第二含鎢膜圖案26B。因此，在該第一區域NMOS中，形成一 第一含鎢閘極電極201，以及在該第二區域PMOS中，形成一第二含鎢閘極電極202。該第一含鎢閘極電極201包括該第一含鎢膜圖案24N及該第三含鎢膜圖案27N。該第二含鎢閘極電極202包括該第二含鎢膜圖案26P及該第三含鎢膜圖案27P。
雖然未顯示於圖式中，但是可以在該第一及第二含鎢閘極電極201及202之每一者的側壁上形成一閘極間隔物。然後，可藉由離子佈植一雜質，形成源極/汲極區域。
依據一示範性實施例，在NMOS中之閘極電極包括包含一工函數控制材料之該第一含鎢膜圖案24N。在PMOS中之閘極電極包括包含一工函數控制材料之該第二含鎢膜圖案26P。此外，在NMOS中之閘極電極及在PMOS中之閘極電極進一步分別包括該等第三含鎢膜圖案27N及27P，該等第三含鎢膜圖案27N及27P係用以減少該等閘極電極之電阻的材料。
因此，可在CMOS電路製程中獨立控制NMOS及PMOS之臨界電壓的每一者。
特別地，在PMOS中之閘極電極包括具有約4.8eV或更大之高工函數的該包含碳之無氟氮化鎢(FFWNC)，以及因此，具有增加之臨界電壓。
此外，在NMOS中之閘極電極包括具有約4.5eV或更小之低工函數的該包含碳之無氟鎢(FFWC)，以及因此，具有減少之臨界電壓。
在一示範性實施例中，包含工函數控制材料 之該等含鎢閘極電極可以是平面閘極電極。在一示範性實施例中，該等含鎢工函數控制材料可以應用至凹入式閘極電極、埋入式閘極電極或垂直式閘極電極。此外，該等含鎢工函數控制材料亦可以應用至位元線。再者，該等含鎢工函數控制材料亦可以應用至鎢插塞。
如上所述，使用一包含一工函數控制材料之含鎢膜做為在NMOS及PMOS之每一者中的閘極電極，以及可形成一雙金屬閘極電極結構，其不僅具有一適用於每一電晶體之工函數，而且亦具有低電阻。
此外，含鎢閘極電極係由無氟鎢所形成。因此，它們與一閘極絕緣膜之介面可具有絕佳特性，以及可改善該等閘極電極之多晶矽空乏率(polysilicon depletion ratio,PDR)、費米能階釘扎(Fermi-level pinning)及電阻特性。因此，可形成一能在高速下操作之電晶體。
此外，為了控制臨界電壓，以便能達成低電壓及低功率，使用一含碳鎢及一含碳氮化鎢於一具有一適用於每一電晶體之工函數的雙金屬閘極電極結構，藉此獲得絕佳記憶體操作特性。
前述實施提供說明及敘述，但是沒有意欲是詳盡無疑的或限制本發明至所揭露之確切形式。修改及變更依據上述教示係可能的或可以從本發明之實行獲得。
縱使在申請專利範圍中引用或在說明書中揭露特徵之特別組合，這些組合沒有意欲限制本發明之揭露。事實上，可以以在申請專利範圍中沒有特別引用或 在說明書中沒有特別揭露之方式來組合許多這些特徵。雖然下面所列之每一依附請求項可以直接只依附另一請求項，但是本發明之揭露包括每一依附請求項與在申請專利範圍集合中之所有其它請求項的組合。
本發明中所使用之元件、行動或指示不應該被解讀為對本發明之關鍵，除非有這樣明確的敘述。並且，根據在此所使用，冠詞“一(a)”意欲包括一個或一個以上項目。在意指只有一個項目之情況下，使用術語“一(one)”或相似語言。再者，片語“根據(based on)”意欲表示“至少部分根據(based,at least in part,on)”，除非有其它明確陳述。
21‧‧‧半導體基板
22‧‧‧裝置隔離區域
23‧‧‧閘極絕緣膜
24N‧‧‧第一含鎢膜圖案
26P‧‧‧第二含鎢膜圖案
27N‧‧‧第三含鎢膜圖案
27P‧‧‧第三含鎢膜圖案
201‧‧‧第一含鎢閘極電極
202‧‧‧第二含鎢閘極電極

Claims (26)

  1. 一種半導體裝置，包括：一基板，其包括一NMOS區域及一PMOS區域；一第一閘極電極，其形成於該NMOS區域中且包括一包含一第一工函數控制材料之第一含鎢膜；以及一第二閘極電極，其形成於該PMOS區域中且包括一包含一第二工函數控制材料之第二含鎢膜。
  2. 如申請專利範圍第1項之半導體裝置，其中該第一工函數控制材料包括碳。
  3. 如申請專利範圍第1項之半導體裝置，其中該第二工函數控制材料包括碳及氮。
  4. 如申請專利範圍第1項之半導體裝置，其中該第一含鎢膜包括包含碳之無氟鎢。
  5. 如申請專利範圍第1項之半導體裝置，其中該第二含鎢膜包括包含碳之無氟氮化鎢。
  6. 如申請專利範圍第1項之半導體裝置，其中該第一閘極電極具有約10-15at%之碳含量。
  7. 如申請專利範圍第1項之半導體裝置，其中該第二閘極電極具有約5-10at%之碳含量及約20-30at%之氮含量。
  8. 如申請專利範圍第1項之半導體裝置，進一步包括：一塊材鎢膜，其形成於該第一含鎢膜及該第二含鎢膜之每一者上方。
  9. 如申請專利範圍第1項之半導體裝置，進一步包括：一鎢成核膜及一塊材鎢膜，其形成於該第一含鎢 膜及該第二含鎢膜之每一者上方。
  10. 如申請專利範圍第1項之半導體裝置，其中該第一閘極電極及該第二閘極電極具有選自由一平面閘極結構、一凹入式閘極結構及一埋入式閘極結構所組成之群組的任一結構。
  11. 一種半導體裝置，包括：一基板，其包括一NMOS區域及一PMOS區域；一第一閘極電極，其形成於該NMOS區域中，其中該第一閘極電極包括一含碳鎢膜及一鎢膜之堆疊；以及一第二閘極電極，其形成於該PMOS區域中，其中該第二閘極電極包括一含碳氮化鎢膜及一鎢膜之堆疊。
  12. 如申請專利範圍第11項之半導體裝置，其中該鎢膜包括一鎢成核膜及一塊材鎢膜之堆疊。
  13. 如申請專利範圍第12項之半導體裝置，其中該塊材鎢膜係一α-鎢相塊材鎢膜。
  14. 如申請專利範圍第11項之半導體裝置，其中該第一閘極電極具有約10-15at%之碳含量，以及該含碳鎢包括包含碳之無氟鎢。
  15. 如申請專利範圍第11項之半導體裝置，其中該第二閘極電極具有約5-10at%之碳含量及約20-30at%之氮含量，以及該含碳氮化鎢包括包含碳之無氟氮化鎢。
  16. 一種用以製造半導體裝置之方法，該方法包括：形成一閘極絕緣膜於一包括一NMOS區域及一 PMOS區域之半導體基板的整個表面上方；形成一第一含鎢膜於在該NMOS區域上方所形成之該閘極絕緣膜上方，該第一含鎢膜包含一第一工函數控制材料；形成一第二含鎢膜於在該PMOS區域上方所形成之該閘極絕緣膜上方，該第二含鎢膜包含一第二工函數控制材料；對上面形成有該第一含鎢膜及該第二含鎢膜之該半導體基板實施後退火處理；以及蝕刻該第一含鎢膜及該第二含鎢膜，以在該NMOS區域及該PMOS區域中形成一閘極電極。
  17. 如申請專利範圍第16項之方法，其中該第一工函數控制材料包括碳。
  18. 如申請專利範圍第16項之方法，其中該第二工函數控制材料包括碳及氮。
  19. 如申請專利範圍第16項之方法，其中形成該第一含鎢膜及該第二含鎢膜之步驟包括：使用一包含碳之無氟鎢源，實施一原子層沉積。
  20. 如申請專利範圍第19項之方法，其中該第一含鎢膜包括包含碳之無氟鎢，以及其中形成該第一含鎢膜之步驟進一步包括：以一含氫氣材料電漿處理該第一含鎢膜，以控制該第一含鎢膜之碳含量。
  21. 如申請專利範圍第19項之方法，其中該第二含鎢膜包括包含碳之無氟氮化鎢，以及其中形成該第二含鎢 膜之步驟進一步包括：以一含氮氣材料電漿處理該第二含鎢膜，以控制該第二含鎢膜之碳含量及氮含量。
  22. 如申請專利範圍第16項之方法，進一步包括：形成一第三含鎢膜於該第一含鎢膜及該第二含鎢膜上方。
  23. 如申請專利範圍第22項之方法，其中形成該第三含鎢膜之步驟包括：形成一鎢成核膜於該第一含鎢膜及該第二含鎢膜上方；以及形成一塊材鎢膜於該鎢成核膜上方。
  24. 一種用以製造半導體裝置之方法，該方法包括：形成一閘極絕緣膜於一半導體基板之一NMOS區域及一PMOS區域上方；形成含碳鎢於在該NMOS區域上方所形成之該閘極絕緣膜上方；形成含碳氮化鎢於在該PMOS區域上方所形成之該閘極絕緣膜上方；形成一鎢膜於該含碳鎢及該含碳氮化鎢上方；對該含碳鎢及該含碳氮化鎢實施後退火處理；以及蝕刻該鎢膜、該含碳鎢及該含碳氮化鎢，以在該NMOS區域及該PMOS區域中形成一閘極電極。
  25. 如申請專利範圍第24項之方法，其中控制該含碳鎢之碳含量，以便該第一閘極電極之碳含量係約 10-15at%。
  26. 如申請專利範圍第24項之方法，進一步包括：控制該含碳氮化鎢之碳含量及氮含量，以便該第二閘極電極之碳含量及氮含量係分別約5-10at%及約20-30at%。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI709656B (zh) * 2015-05-27 2020-11-11 美商蘭姆研究公司 具有低氟含量之鎢膜
US11348795B2 (en) 2017-08-14 2022-05-31 Lam Research Corporation Metal fill process for three-dimensional vertical NAND wordline
US11549175B2 (en) 2018-05-03 2023-01-10 Lam Research Corporation Method of depositing tungsten and other metals in 3D NAND structures
US11972952B2 (en) 2018-12-14 2024-04-30 Lam Research Corporation Atomic layer deposition on 3D NAND structures
US12002679B2 (en) 2019-04-11 2024-06-04 Lam Research Corporation High step coverage tungsten deposition
US12077858B2 (en) 2019-08-12 2024-09-03 Lam Research Corporation Tungsten deposition

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100267230A1 (en) 2009-04-16 2010-10-21 Anand Chandrashekar Method for forming tungsten contacts and interconnects with small critical dimensions
US10256142B2 (en) 2009-08-04 2019-04-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
TWI602283B (zh) 2012-03-27 2017-10-11 諾發系統有限公司 鎢特徵部塡充
US9969622B2 (en) 2012-07-26 2018-05-15 Lam Research Corporation Ternary tungsten boride nitride films and methods for forming same
WO2016046909A1 (ja) * 2014-09-24 2016-03-31 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、半導体装置およびプログラム
CN105448693A (zh) * 2014-09-30 2016-03-30 中芯国际集成电路制造(上海)有限公司 钨电极的形成方法
US9953984B2 (en) 2015-02-11 2018-04-24 Lam Research Corporation Tungsten for wordline applications
US10566187B2 (en) * 2015-03-20 2020-02-18 Lam Research Corporation Ultrathin atomic layer deposition film accuracy thickness control
US9875890B2 (en) * 2015-03-24 2018-01-23 Lam Research Corporation Deposition of metal dielectric film for hardmasks
US9978605B2 (en) 2015-05-27 2018-05-22 Lam Research Corporation Method of forming low resistivity fluorine free tungsten film without nucleation
US9613818B2 (en) 2015-05-27 2017-04-04 Lam Research Corporation Deposition of low fluorine tungsten by sequential CVD process
KR102441431B1 (ko) * 2016-06-06 2022-09-06 어플라이드 머티어리얼스, 인코포레이티드 표면을 갖는 기판을 프로세싱 챔버에 포지셔닝하는 단계를 포함하는 프로세싱 방법
US10673405B2 (en) 2016-09-30 2020-06-02 Intel Corporation Film bulk acoustic resonator (FBAR) devices with 2DEG bottom electrode
WO2018063291A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Single-flipped resonator devices with 2deg bottom electrode
CN108573921B (zh) * 2017-03-07 2021-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
KR102589667B1 (ko) 2017-12-22 2023-10-17 삼성전자주식회사 반도체 장치
US11810961B2 (en) * 2021-01-28 2023-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gate structures and methods of forming the same
JP2024536376A (ja) * 2021-10-05 2024-10-04 アプライド マテリアルズ インコーポレイテッド 低抵抗率のタングステン特徴を形成するための方法
CN114836729A (zh) * 2022-05-17 2022-08-02 合肥安德科铭半导体科技有限公司 一种功函数可调的wcn薄膜沉积方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02148723A (ja) * 1988-11-29 1990-06-07 Matsushita Electric Ind Co Ltd 金属の堆積方法
JPH0799318A (ja) * 1993-09-28 1995-04-11 Kobe Steel Ltd ダイヤモンド薄膜電界効果トランジスタ及びその製造方法
US6162715A (en) 1997-06-30 2000-12-19 Applied Materials, Inc. Method of forming gate electrode connection structure by in situ chemical vapor deposition of tungsten and tungsten nitride
KR100296126B1 (ko) * 1998-12-22 2001-08-07 박종섭 고집적 메모리 소자의 게이트전극 형성방법
US6858524B2 (en) 2002-12-03 2005-02-22 Asm International, Nv Method of depositing barrier layer for metal gates
JP3790237B2 (ja) * 2003-08-26 2006-06-28 株式会社東芝 半導体装置の製造方法
US6921711B2 (en) * 2003-09-09 2005-07-26 International Business Machines Corporation Method for forming metal replacement gate of high performance
US20070026621A1 (en) * 2004-06-25 2007-02-01 Hag-Ju Cho Non-volatile semiconductor devices and methods of manufacturing the same
JP2006108602A (ja) * 2004-09-10 2006-04-20 Toshiba Corp 半導体装置及びその製造方法
JP4607645B2 (ja) * 2005-04-04 2011-01-05 株式会社東芝 半導体装置及びその製造方法
JP2007046134A (ja) * 2005-08-11 2007-02-22 Tokyo Electron Ltd 金属系膜形成方法及びプログラムを記録した記録媒体
KR100666917B1 (ko) 2005-12-02 2007-01-10 삼성전자주식회사 텅스텐 탄소 질화막을 포함하는 반도체 장치의 제조 방법.
US7645484B2 (en) * 2006-03-31 2010-01-12 Tokyo Electron Limited Method of forming a metal carbide or metal carbonitride film having improved adhesion
US8153831B2 (en) * 2006-09-28 2012-04-10 Praxair Technology, Inc. Organometallic compounds, processes for the preparation thereof and methods of use thereof
KR100881716B1 (ko) * 2007-07-02 2009-02-06 주식회사 하이닉스반도체 낮은 시트저항의 텅스텐막을 갖는 텅스텐배선 제조 방법 및그를 이용한 반도체소자의 게이트 제조 방법
US8053365B2 (en) 2007-12-21 2011-11-08 Novellus Systems, Inc. Methods for forming all tungsten contacts and lines
US7824988B2 (en) * 2009-01-21 2010-11-02 Freescale Semiconductor, Inc. Method of forming an integrated circuit
US8629506B2 (en) * 2009-03-19 2014-01-14 International Business Machines Corporation Replacement gate CMOS
KR101046727B1 (ko) 2009-11-30 2011-07-05 주식회사 하이닉스반도체 반도체장치의 매립게이트 제조 방법
US9129945B2 (en) 2010-03-24 2015-09-08 Applied Materials, Inc. Formation of liner and barrier for tungsten as gate electrode and as contact plug to reduce resistance and enhance device performance
CN105256276B (zh) * 2010-06-10 2018-10-26 应用材料公司 具有增强的离子化和rf 功率耦合的低电阻率钨pvd
US20130062701A1 (en) * 2011-09-08 2013-03-14 Chiu-Te Lee Semiconductor device and manufacturing method thereof
US8617985B2 (en) * 2011-10-28 2013-12-31 Applied Materials, Inc. High temperature tungsten metallization process
US8614106B2 (en) * 2011-11-18 2013-12-24 International Business Machines Corporation Liner-free tungsten contact
US20160351675A1 (en) * 2015-05-26 2016-12-01 GlobalFoundries, Inc. Integrated circuits and methods for fabricating integrated circuits having replacement metal gate electrodes

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI709656B (zh) * 2015-05-27 2020-11-11 美商蘭姆研究公司 具有低氟含量之鎢膜
US11348795B2 (en) 2017-08-14 2022-05-31 Lam Research Corporation Metal fill process for three-dimensional vertical NAND wordline
US11549175B2 (en) 2018-05-03 2023-01-10 Lam Research Corporation Method of depositing tungsten and other metals in 3D NAND structures
US11972952B2 (en) 2018-12-14 2024-04-30 Lam Research Corporation Atomic layer deposition on 3D NAND structures
US12002679B2 (en) 2019-04-11 2024-06-04 Lam Research Corporation High step coverage tungsten deposition
US12077858B2 (en) 2019-08-12 2024-09-03 Lam Research Corporation Tungsten deposition

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