KR100881716B1 - 낮은 시트저항의 텅스텐막을 갖는 텅스텐배선 제조 방법 및그를 이용한 반도체소자의 게이트 제조 방법 - Google Patents

낮은 시트저항의 텅스텐막을 갖는 텅스텐배선 제조 방법 및그를 이용한 반도체소자의 게이트 제조 방법 Download PDF

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Abstract

본 발명은 확산배리어막과 텅스텐막을 포함하는 텅스텐배선의 시트저항 및 콘택저항을 모두 낮출 수 있는 텅스텐배선 제조 방법을 제공하기 위한 것으로, 본 발명의 텅스텐배선 제조 방법은 실리콘 함유막을 형성하는 단계; 상기 실리콘 함유막 상에 결정질의 확산배리어막을 형성하는 단계; 상기 확산배리어막 상에 텅스텐막을 형성하는 단계; 열처리를 진행하여 상기 텅스텐막의 결정립 크기를 증가시키는 단계; 및 상기 열처리된 텅스텐막 상에 하드마스크막을 형성하는 단계를 포함하고, 텅스텐배선 형성시 텅스텐막 증착후에 열처리를 통해 텅스텐막의 결정립크기를 크게하므로써 텅스텐배선의 시트저항을 낮출 수 있는 효과가 있으며, 더불어, 확산배리어막으로서 티타늄을 함유하는 물질을 사용함에 따라 텅스텐배선의 콘택저항을 낮출 수 있는 효과가 있다.
텅스텐배선, 게이트, 콘택저항, 시트저항, 확산배리어막, 열처리, 결정립

Description

낮은 시트저항의 텅스텐막을 갖는 텅스텐배선 제조 방법 및 그를 이용한 반도체소자의 게이트 제조 방법{METHOD FOR FABRICATING TUNGSTEN LINE WITH REDUCED SHEET RESISTANCE TUNGSTEN LAYER AND METHOD FOR FABRICATING GATE OF SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 확산배리어막을 포함하는 텅스텐배선 제조 방법에 관한 것이다.
선폭이 100nm 미만의 DRAM 소자 제조시 트랜지스터를 구성하는 게이트(gate)와 같은 배선의 선폭 감소에 따른 시트저항(Sheet resistance; Rs)이 급격하게 증가하여 RC 지연(Resistance-Capacitance delay) 영향에 따른 고속 동작특성 열화 문제가 발생한다.
도 1a는 DRAM 소자의 워드라인을 구성하는 게이트 구조를 도시한 평면도이고, 도 1b는 선폭에 따른 시트저항 변동을 도시한 도면이다.
DRAM 소자는 STI(shallow trench isolation) 공정에 의하여 구성된 수많은 메모리셀(memory cell) 영역을 라인(line) 형태의 게이트가 접촉되어 바이어 스(bias)를 인가하는 형태이기 때문에, 게이트의 선폭(line width) 영향에 따른 시트저항(Rs)은 도 1a에서와 같이 게이트(도면부호 'G')의 시트저항(Rs)은 직렬(serial) 형태의 기생 저항이 된다.
위와 같은 기생 저항으로 작용하는 게이트의 시트저항은 도 1b에서와 같이 선폭이 작을수록 급격하게 증가하게 된다. 특히, 게이트가 텅스텐실리사이드를 포함하는 경우에는 선폭이 작아질수록 시트저항이 더 급격하게 증가함을 알 수 있다.
이를 개선하기 위하여 텅스텐실리사이드(WSix)보다 낮은 비저항값을 가진 텅스텐막을 사용하는 경우(W/WNx)에는 텅스텐실리사이드를 사용한 경우보다 시트 저항을 효과적으로 낮출 수가 있다(도 1b 참조).
최근에 0.1㎛ 선폭 미만의 메모리 소자에서는 텅스텐막을 게이트, 비트라인 및 금속배선의 전극으로 사용하는 것이 필수이다. 이와 같이 텅스텐막을 전극으로 사용하는 배선 구조를 '텅스텐배선(Tungsten line)'이라 한다.
한편, 텅스텐배선이 폴리실리콘막과 텅스텐막을 포함하는 경우에는, 텅스텐막을 폴리실리콘막 상단에 직접 증착할 경우 후속 열공정시 텅스텐막과 폴리실리콘막간에 발생하는 비정상 실리사이드화(silicidation) 반응을 억제하기 위해 확산배리어막(diffusion barrier)을 형성해야 한다.
도 2a는 확산배리어막의 종류에 따른 텅스텐배선의 콘택저항을 비교한 도면이다. 도 2a에서, 텅스텐배선은 폴리실리콘막과 텅스텐막을 포함하고, 폴리실리콘막은 n형 불순물이 도핑된 경우(n+ poly)와 p형 불순물이 도핑된 경우(p+ poly)를 포함하며, 확산배리어막은 텅스텐질화막(WN), 텅스텐실리사이드와 텅스텐질화막의 적층막(WSix/WN), 티타늄막, 티타늄질화막 및 텅스텐질화막의 적층막(Ti/TiN/WN)이다. 그리고, 콘택저항은 텅스텐막과 폴리실리콘막간 계면저항을 의미한다.
텅스텐질화막을 사용한 텅스텐배선의 경우는, 텅스텐질화막과 폴리실리콘막간 계면에서의 절연성 실리콘-질소(Si-N) 반응에 의해 콘택저항이 매우 높음을 알 수 있다. 폴리실리콘막에 도핑된 불순물의 종류에 무관하게 콘택저항이 모두 높다.
텅스텐실리사이드와 텅스텐질화막의 적층막(WSix/WN)을 사용한 텅스텐배선의 경우는, 폴리실리콘막에 도핑된 불순물의 형태에 따라 콘택저항이 차이가 있다. 먼저, P형 불순물이 도핑된 폴리실리콘막을 사용하는 경우에는, 콘택저항이 텅스텐질화막을 사용한 텅스텐배선의 수준으로 증가한다. 이는 폴리실리콘막과 확산배리어막간 절연성 보론-질소(insulative B-N) 반응에 의한 것이다. 다음으로, N형 불순물이 도핑된 폴리실리콘막을 사용하는 경우에는 콘택저항 감소 효과가 보인다.
마지막으로, 티타늄막, 티타늄질화막 및 텅스텐질화막의 적층막(Ti/TiN/WN)을 사용한 텅스텐배선의 경우는, 폴리실리콘막에 도핑된 불순물의 종류와 상관없이 모두 콘택저항값이 나머지 확산배리어막을 사용한 경우보다 매우 낮아짐을 알 수 있다. 이는 계면에서의 절연성 반응이 없기(free) 때문이다.
도 2b는 확산배리어막의 종류에 따른 텅스텐막의 시트저항을 비교한 도면이다.
텅스텐실리사이드와 텅스텐질화막의 적층막(WSix/WN)을 사용한 텅스텐배선에 서, 비정질인 텅스텐실리사이드 상부에서 증착된 텅스텐질화막은 비정질상을 갖게 되고, 이에 따라 텅스텐질화막 상부에 증착되는 텅스텐막은 결정립 크기(Grain size)가 크게 된다. 따라서, 텅스텐막의 시트저항은 낮은 값을 얻는다.
반면에, 티타늄막과 텅스텐질화막의 적층막(Ti/WN)을 사용한 텅스텐배선의 경우는, 결정질로 증착되는 티타늄막 상부에서 증착되는 텅스텐질화막이 결정질상을 갖게 되고, 이에 따라 텅스텐질화막 상부에 증착되는 텅스텐막은 결정립 크기가 작게 된다. 따라서, 텅스텐막의 시트저항이 높은 값을 갖는다.
TiN/WN의 경우도 마찬가지로 결정질로 증착되는 TiN의 영향에 의하여 텅스텐막의 시트저항이 높다.
표 1은 확산배리어막의 종류에 따른 콘택 저항 및 시트저항을 비교한 표이다. 표1에서 NMOS Rc는 N형 불순물이 도핑된 폴리실리콘막을 포함하는 NMOS 트랜지스터의 게이트의 콘택저항이고, PMOS Rc는 P형 불순물이 도핑된 폴리실리콘막을 포함하는 PMOS 트랜지스터의 게이트의 콘택저항이다. 이처럼, NMOS Rc와 PMOS Rc는 텅스텐듀얼게이트 공정을 적용한 경우의 콘택저항이다.
WN WSix/WN Ti/(TiN)/WN
NMOS Rc High Low Low
PMOS Rc High High Low
Rs Low Low High
표 1에 따르면, 모든 소자 조건(NMOS/PMOS의 콘택저항 및 시트저항)을 만족시키는 즉, 콘택저항과 시트저항이 모두 낮은 확산배리어막이 없음을 알 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 확산배리어막과 텅스텐막을 포함하는 텅스텐배선에서 콘택저항 및 텅스텐막의 시트저항을 모두 낮출 수 있는 텅스텐배선 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트공정에서 게이트의 콘택저항과 시트저항을 모두 낮출 수 있는 반도체소자의 게이트 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 텅스텐배선 제조 방법은 실리콘 함유막을 형성하는 단계; 상기 실리콘 함유막 상에 확산배리어막을 형성하는 단계; 상기 확산배리어막 상에 텅스텐막을 형성하는 단계; 수소분위기에서 열처리를 진행하여 상기 텅스텐막의 결정립 크기를 증가시키는 단계; 및 상기 결정립크기가 증가된 텅스텐막 상에 하드마스크막을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 상기 열처리는 수소 분위기에서 진행하는 급속열처리(RTP) 방식인 것을 특징으로 하고, 상기 열처리는, 800∼1000℃ 온도에서 진행하는 것을 특징으로 한다.
바람직하게, 상기 확산배리어막은 티타늄(Ti)이 함유된 물질을 포함하고, 티 타늄막과 텅스텐질화막을 포함하며, 티타늄막과 텅스텐질화막의 순서로 적층된 구조인 것을 특징으로 한다.
바람직하게, 상기 확산배리어막은 물리기상증착법(PVD)으로 증착하고, 상기 텅스텐막은 물리기상증착법(PVD)으로 증착하는 것을 특징으로 한다.
바람직하게, 상기 실리콘 함유막은 폴리실리콘막을 포함하는 것을 특징으로 한다.
바람직하게, 상기 실리콘함유막, 확산배리어막 및 텅스텐막의 적층구조는 게이트, 비트라인, 콘택 또는 금속배선 중에서 선택된 어느 하나가 되는 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 게이트 제조 방법은 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 실리콘 함유막을 형성하는 단계; 상기 실리콘 함유막 상에 확산배리어막을 형성하는 단계; 상기 확산배리어막 상에 텅스텐막을 형성하는 단계; 수소분위기에서 열처리를 진행하여 상기 텅스텐막의 결정립 크기를 증가시키는 단계; 상기 결정립크기가 증가된 텅스텐막 상에 게이트하드마스크막을 형성하는 단계; 및 상기 게이트하드마스크막, 텅스텐막, 확산배리어막 및 실리콘함유막을 식각하는 게이트패터닝 단계를 포함하는 것을 특징으로 한다.
본 발명은 텅스텐배선 형성시 텅스텐막 증착후에 열처리를 통해 텅스텐막의 결정립크기를 크게하므로써 텅스텐막의 시트저항을 낮출 수 있는 효과가 있다. 더 불어, 확산배리어막으로서 티타늄을 함유하는 물질을 사용함에 따라 텅스텐배선의 콘택저항을 낮출 수 있는 효과가 있다.
또한, 본 발명의 텅스텐배선을 NMOS 트랜지스터의 게이트구조에 적용하므로써 NMOS 트랜지스터의 게이트 시트저항 및 콘택저항을 모두 낮출 수 있는 효과가 있다.
또한, 본 발명의 텅스텐배선을 PMOS 트랜지스터의 게이트구조에 적용하므로써 PMOS 트랜지스터의 게이트 시트저항 및 콘택저항을 모두 낮출 수 있는 효과가 있다.
또한, 본 발명의 텅스텐배선을 NMOS의 게이트와 PMOS의 게이트에 동시에 적용하는 듀얼게이트(Dual gate)에 적용하므로써, NMOS와 PMOS의 게이트의 콘택저항 및 시트저항을 동시에 낮출 수 있는 효과가 있다.
결국, 본 발명은 시트저항 및 콘택저항이 모두 낮은 텅스텐배선을 얻고, 이러한 구조를 게이트구조, 비트라인구조 및 콘택구조에 적용하므로써 반도체소자의 고속 동작 특성을 구현할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예들은 선폭이 100nm 미만이 되는 메모리 소자 공정 시 Ti/WN, TiN/WN, Ti/TiN/WN과 같이 티타늄을 포함하는 확산배리어막을 적용하는 텅스텐배선에서 발생하는 텅스텐막의 시트저항 증가에 따른 RC 지연 열화 현상을 개선하기 위한 방법으로서, 텅스텐막 증착후 수소 분위기 하에서 열처리 공정을 진행하여 텅스텐막의 결정립(grain) 크기를 증가시키므로써 텅스텐막의 시트저항을 낮출 수 있다.
도 3a는 텅스텐막을 포함하는 텅스텐배선에 대하여 열처리 온도에 따른 시트저항을 측정한 결과이다. 도 3a에서 가로축은 열처리온도이고, 세로축은 시트저항을 나타낸다. 그리고, 열처리온도는 급속열처리공정시의 열처리온도이다. 그리고, 텅스텐배선은 실리콘막(Si), 티타늄질화막(TiN) 및 텅스텐막(W)을 포함하는 제1시편과, 실리콘막(Si), 텅스텐질화막(WNx), 실리콘막(Si) 및 텅스텐막(W)을 포함하는 제2시편이다.
도 3a에 따르면, 실리콘막, 티타늄질화막 및 텅스텐막을 포함하는 제1시편은 증착상태(As-dep)에서의 시트저항이 가장 높고, 열처리 온도가 증가할수록 시트저항이 낮아짐을 알 수 있다.
도 3a에서 알 수 있듯이, 티타늄이 함유된 물질을 확산배리어막으로 포함하는 제1시편은 열처리온도가 증가할수록 시트저항이 낮아지는데, 이는 열처리에 의해 텅스텐막의 결정립 크기가 커지기 때문이다.
도 3b는 열처리 전과 열처리 후의 텅스텐막의 결정립 크기를 비교한 사진으로서, 열처리가 진행되기 전보다 열처리가 진행된 후에 텅스텐막의 결정립 크기가 매우 커진 것을 확인할 수가 있다.
상술한 도 3a 및 도 3b로부터 알 수 있듯이, 텅스텐막이 포함된 텅스텐배선은 텅스텐막 증착후에 열처리를 진행하므로써 텅스텐막의 시트저항이 감소함을 알 수 있고, 특히 열처리온도가 높을수록 텅스텐막의 시트저항이 더욱 감소함을 알 수 있다.
후술하는 실시예들은 콘택저항 및 시트저항을 모두 낮추어 고속 동작이 가능하게 하는 방법이다. 표 1에서 알 수 있듯이, 티타늄을 함유하는 확산배리어막을 사용하므로써 다른 확산배리어막을 사용하는 경우보다 콘택저항을 더욱 낮출 수 있다.
결국, 확산배리어막으로는 티타늄을 함유하는 물질을 사용하면서 텅스텐막 증착후에 열처리를 진행하면, 콘택저항 및 텅스텐막의 시트저항이 모두 낮은 텅스텐배선을 얻을 수 있다. 그리고, 확산배리어막 중의 티타늄을 함유하는 물질은 어떠한 증착법을 이용하여 증착하더라도 결정질을 갖는다.
도 4a 내지 도 4c는 본 발명의 제1실시예에 따른 텅스텐배선의 제조 방법을 도시한 도면으로서, 텅스텐배선이 게이트구조인 경우이며, 특히 PMOS 트랜지스터의 게이트구조인 경우이다.
도 4a에 도시된 바와 같이, 기판(11) 상에 게이트절연막(12)을 형성한다. 이때, 게이트절연막(12)은 실리콘산화막(SiO2) 또는 실리콘산화질화막(SiON)일 수 있다.
이어서, 게이트절연막(12) 상에 실리콘함유막(13)을 형성한다. 여기서, 실리콘함유막(13)은 폴리실리콘막, 바람직하게는 불순물이 도핑된 폴리실리콘막, 더욱 바람직하게는 P형 도전형 불순물이 도핑된 폴리실리콘막(P+ Polysilicon, P+ Poly-Si)이다. P형 도전형 불순물은 붕소(Boron)를 포함한다.
이어서, 실리콘함유막(13) 상에 결정질의 확산배리어막(14)을 형성한다. 이때, 확산배리어막(14)은 티타늄을 함유하는 물질을 포함하는데, 바람직하게는 티타늄막과 텅스텐질화막의 이중막(Ti/WN), 티타늄질화막과 텅스텐질화막의 이중막(TiN/WN) 또는 티타늄막, 티타늄질화막 및 텅스텐질화막의 삼중막(Ti/TiN/WN)일 수 있다. 이와 같이 확산배리어막(14)으로 사용되는 티타늄막, 티타늄질화막 및 텅스텐질화막은 모두 물리기상증착법(PVD)으로 증착하며, 특히 티타늄막은 물리기상증착법(PVD)을 이용하여 증착함에 따라 결정질을 갖는다. 따라서, 결정질의 티타늄막 상에서 증착되는 티타늄질화막 및 그 위의 텅스텐질화막은 결정질을 갖는다.
이어서, 확산배리어막(14) 상에 텅스텐막(15)을 증착한다. 이때, 텅스텐막(15)은 물리기상증착법(PVD)을 이용하여 증착한다.
이때, 확산배리어막(14)이 결정질의 티타늄막을 포함하므로, 티타늄막 상부에서 증착되는 텅스텐질화막은 결정질상을 갖게 되고, 이에 따라 텅스텐질화막 상부에 증착되는 텅스텐막(15)은 결정립 크기가 작게 된다.
도 4b에 도시된 바와 같이, 텅스텐막(15)까지 증착한 상태에서 열처리공정(100)을 진행하여 텅스텐막(15)의 결정립크기를 증가시킨다. 이때, 열처리공 정(100)은 급속열처리(rapid thermal treatment) 공정을 적용하며, 열처리공정(100)시 분위기는 수소 분위기로 한다.
급속열처리를 진행하는 이유는 양산성이 다른 열처리에 비해 우수하고, 더불어 짧은 시간동안 진행하므로써 텅스텐막(15) 아래의 물질에 대한 어택을 줄이기 위함이다. 한편, 퍼니스(Furnace)에서 열처리를 진행할 수도 있으나, 퍼니스 열처리는 장시간의 열처리를 요구하므로 서멀버짓(Thermal budget)에 의한 어택을 방지하기 어렵고, 퍼니스 내부에서는 텅스텐막(15)의 이상산화가 발생하기 쉽다.
그리고, 수소 분위기에서 열처리하는 이유는 열처리공정(100)시 텅스텐막(15)의 이상 산화를 방지하기 위함이다. 열처리 분위기로 수소분위기를 제외한 나머지 분위기, 예컨대, 암모니아(NH3), 산소(O2), N2 분위기를 사용하는 경우에는 텅스텐막의 이상산화가 발생하기 쉽다. 따라서, 열처리공정(100)은 적어도 수소를 포함하는 분위기에서 진행해야 한다.
열처리공정(100)시 열처리 온도는 800∼1000℃ 범위가 가능한데, 바람직하게는 800∼950℃에서 진행한다. 그리고, 열처리시간은 5분 이내에서 진행한다. 여기서, 열처리온도가 1000℃ 보다 높으면 텅스텐막의 이상산화가 발생될 수 있고, 열처리 온도가 800℃보다 낮으면 텅스텐막(15)의 결정립크기를 증가시키는 효과가 저하된다.
이와 같이, 열처리공정(100)을 통해 텅스텐막(15)은 결정립 크기가 커지게 되고, 이로써 텅스텐배선의 시트저항을 텅스텐막(15)의 증착 상태보다 낮출 수 있 다. 결정립크기가 커진 텅스텐막을 도면부호 '15A'라 한다.
도 4c에 도시된 바와 같이, 결정립 크기가 커진 텅스텐막(15A) 상에 게이트하드마스크막(Gate hard mask, HM)(16)을 증착한다. 여기서, 게이트하드마스크막(16)은 질화막을 포함하며, 게이트하드마스크막(16)은 후속 랜딩플러그콘택(Landing plug contact; LPC) 공정시 수반되는 식각 및 CMP(Chemical Mechanical Polishing) 공정의 배리어 역할을 한다.
한편, 텅스텐막 증착후에 열처리공정을 진행하지 않고 게이트하드마스크막(16) 증착후에 도 4b에 도시된 열처리공정(100)을 진행하여도 텅스텐막의 결정립크기를 크게할 수 있다.
하지만, 게이트하드마스크막(16) 증착후에 열처리공정을 진행하면, 게이트하드마스크막(16)으로 사용된 질화막의 치밀화(densification) 효과에 의한 열적 응력(thermal stress)이 발생되고, 이러한 열적응력의 영향에 의해 하부 텅스텐막의 결정립 크기 변화가 효과적으로 이루어지지 않는다.
결국, 텅스텐막의 결정립크기를 크게 하기 위한 열처리공정(100)은 게이트하드마스크막(16) 증착전에 진행하는 것이 바람직하다.
도시하지 않았지만, 후속 공정으로 게이트패터닝 공정을 진행한다.
한편, 게이트하드마스크막(16)으로서 질화막을 제외한 나머지 물질(예, 산화막)을 사용하는 경우에는 열적응력이 미미하므로 게이트하드마스크막 증착후 또는 게이트패터닝공정후에 열처리공정을 진행하여도 동일한 효과를 얻을 수 있으나, 게이트하드마스크막 증착전에 열처리공정을 진행하는 것이 텅스텐막의 결정립크기 증 가 측면에서 더 유리하다.
상술한 제1실시예에 따르면, P형 도전형의 불순물이 도핑된 실리콘함유막, 티타늄을 포함하는 확산배리어막 및 텅스텐막으로 이루어진 게이트구조에서 텅스텐막 증착후에 열처리를 진행하여 텅스텐막의 결정립크기를 증가시키므로써 게이트구조의 콘택저항 및 텅스텐막의 시트저항을 모두 낮출 수 있다.
도 5a 내지 도 5c는 본 발명의 제2실시예에 따른 텅스텐배선의 제조 방법을 도시한 도면으로서, 텅스텐배선이 게이트구조인 경우이며, 특히 NMOS 트랜지스터의 게이트구조인 경우이다.
도 5a에 도시된 바와 같이, 기판(21) 상에 게이트절연막(22)을 형성한다. 이때, 게이트절연막(22)은 실리콘산화막(SiO2) 또는 실리콘산화질화막(SiON)일 수 있다.
이어서, 게이트절연막(22) 상에 실리콘함유막(23)을 형성한다. 여기서, 실리콘함유막(23)은 폴리실리콘막, 바람직하게는 불순물이 도핑된 폴리실리콘막, 더욱 바람직하게는 N형 도전형 불순물이 도핑된 폴리실리콘막(N+ Polysilicon, N+ Poly-si)이다. N형 도전형 불순물은 비소(As) 또는 인(P)을 포함한다.
이어서, 실리콘함유막(23) 상에 결정질의 확산배리어막(24)을 형성한다. 이때, 확산배리어막(24)은 티타늄을 함유하는 물질을 포함하는데, 바람직하게는 티타늄막과 텅스텐질화막의 이중막(Ti/WN), 티타늄질화막과 텅스텐질화막의 이중막(TiN/WN) 또는 티타늄막, 티타늄질화막 및 텅스텐질화막의 삼중막(Ti/TiN/WN)일 수 있다. 이와 같이 확산배리어막(24)으로 사용되는 티타늄막, 티타늄질화막 및 텅스텐질화막은 모두 물리기상증착법(PVD)으로 증착하며, 특히 티타늄막은 물리기상증착법(PVD)을 이용하여 증착함에 따라 결정질을 갖는다. 따라서, 결정질의 티타늄막 상에서 증착되는 티타늄질화막 및 그 위의 텅스텐질화막은 결정질을 갖는다.
이어서, 확산배리어막(24) 상에 텅스텐막(25)을 증착한다. 이때, 텅스텐막(25)은 물리기상증착법(PVD)을 이용하여 증착한다.
이때, 확산배리어막(24)이 결정질의 티타늄막을 포함하므로, 티타늄막 상부에서 증착되는 텅스텐질화막은 결정질상을 갖게 되고, 이에 따라 텅스텐질화막 상부에 증착되는 텅스텐막(25)은 결정립 크기가 작게 된다.
도 5b에 도시된 바와 같이, 텅스텐막(25)까지 증착한 상태에서 열처리공정(200)을 진행하여 텅스텐막(25)의 결정립크기를 증가시킨다. 이때, 열처리공정(200)은 급속열처리(rapid thermal treatment) 공정을 적용하며, 열처리공정(200)시 분위기는 수소 분위기로 한다.
급속열처리를 진행하는 이유는 양산성이 다른 열처리에 비해 우수하고, 더불어 짧은 시간동안 진행하므로써 텅스텐막(25) 아래의 물질에 대한 어택을 줄이기 위함이다. 한편, 퍼니스(Furnace)에서 열처리를 진행할 수도 있으나, 퍼니스 열처리는 장시간의 열처리를 요구하므로 서멀버짓(Thermal budget)에 의한 어택을 방지하기 어렵고, 퍼니스 내부에서는 텅스텐막(25)의 이상산화가 발생하기 쉽다.
그리고, 수소 분위기에서 열처리하는 이유는 열처리공정(200)시 텅스텐막(25)의 이상 산화를 방지하기 위함이다. 열처리 분위기로 수소분위기를 제외한 나머지 분위기, 예컨대, 암모니아(NH3), 산소(O2), N2 분위기를 사용하는 경우에는 텅스텐막(25)의 이상산화가 발생하기 쉽다. 따라서, 열처리공정(200)은 수소를 포함하는 분위기에서 진행해야 한다.
열처리공정(200)시 열처리 온도는 800∼1000℃ 범위가 가능한데, 바람직하게는 800∼950℃에서 진행한다. 그리고, 열처리시간은 5분 이내에서 진행한다. 여기서, 열처리온도가 1000℃ 보다 높으면 텅스텐막(25)의 이상산화가 발생될 수 있고, 열처리 온도가 800℃보다 낮으면 텅스텐막(25)의 결정립크기를 증가시키는 효과가 저하된다.
이와 같이, 열처리공정(200)을 통해 텅스텐막(25)은 결정립 크기가 커지게 되고, 이로써 텅스텐배선의 시트저항을 텅스텐막(25)의 증착 상태보다 낮출 수 있다. 결정립크기가 커진 텅스텐막을 도면부호 '25A'라 한다.
도 5c에 도시된 바와 같이, 결정립 크기가 커진 텅스텐막(25A) 상에 게이트하드마스크막(Gate hard mask, 26)을 증착한다. 여기서, 게이트하드마스크막(26)은 질화막을 포함하며, 게이트하드마스크막(26)은 후속 랜딩플러그콘택(Landing plug contact; LPC) 공정시 수반되는 식각 및 CMP(Chemical Mechanical Polishing) 공정의 배리어 역할을 한다.
한편, 텅스텐막 증착후에 열처리공정을 진행하지 않고 게이트하드마스크막(16) 증착후에 도 5b에 도시된 열처리공정(200)을 진행하여도 텅스텐막의 결정립크기를 크게할 수 있다.
하지만, 게이트하드마스크막(26) 증착후에 열처리공정을 진행하면, 게이트하드마스크막(26)의 치밀화(densification) 효과에 의한 열적 응력(thermal stress)이 발생되고, 이러한 열적응력의 영향에 의해 하부 텅스텐막의 결정립 크기 변화가 효과적으로 이루어지지 않는다.
결국, 텅스텐막의 결정립크기를 크게 하기 위한 열처리공정(200)은 게이트하드마스크막(26) 증착전에 진행하는 것이 바람직하다.
도시하지 않았지만, 후속 공정으로 게이트패터닝 공정을 진행한다.
한편, 게이트하드마스크막(26)으로서 질화막을 제외한 나머지 물질(예, 산화막)을 사용하는 경우에는 열적응력이 미미하므로 게이트하드마스크막 증착후 또는 게이트패터닝공정후에 열처리공정을 진행하여도 동일한 효과를 얻을 수 있으나, 게이트하드마스크막 증착전에 열처리공정을 진행하는 것이 텅스텐막의 결정립크기 증가 측면에서 더 유리하다.
상술한 제2실시예에 따르면, N형 도전형의 불순물이 도핑된 실리콘함유막, 티타늄을 포함하는 확산배리어막 및 텅스텐막으로 이루어진 게이트구조에서 텅스텐막 증착후에 열처리를 진행하여 결정립크기를 증가시키므로써 게이트구조의 콘택저항 및 텅스텐막의 콘택저항을 모두 낮출 수 있다.
도 6a 내지 도 6d는 본 발명의 제3실시예에 따른 텅스텐배선의 제조 방법을 도시한 도면으로서, 텅스텐배선이 듀얼 게이트(Dual gate) 구조에 적용된 경우이다. 여기서, 듀얼게이트는 NMOS 트랜지스터의 게이트는 N형 도전형 불순물이 도핑된 실리콘함유막을 포함하고, PMOS 트랜지스터의 게이트는 P형 도전형 불순물이 도 핑된 실리콘함유막을 포함하는 구조이며, NMOS 트랜지스터의 게이트와 PMOS 트랜지스터의 게이트가 하나의 기판 상에서 동시에 구현되는 구조이다. 통상적으로 DRAM에서 셀영역에는 NMOS 트랜지스터가 형성되고, 주변회로영역에서는 NMOS 트랜지스터와 PMOS 트랜지스터가 형성되는데, 제3실시예는 셀영역과 주변회로영역을 구비하는 기판 상에 각 트랜지스터의 게이트를 동시에 형성하는 방법이다.
도 6a에 도시된 바와 같이, 제1영역과 제2영역이 구비된 기판(31) 상에 게이트절연막(32)을 형성한다. 이때, 게이트절연막(32)은 실리콘산화막(SiO2) 또는 실리콘산화질화막(SiON)일 수 있다. 그리고, 제1영역은 NMOS 트랜지스터영역이고, 제2영역은 PMOS 트랜지스터영역일 수 있다.
이어서, 게이트절연막(32) 상에 실리콘함유막(33)을 형성한다. 여기서, 실리콘함유막(33)은 폴리실리콘막, 바람직하게는 불순물이 도핑된 폴리실리콘막이다. 더욱 바람직하게 실리콘함유막(33)은 N형 도전형 불순물이 도핑된 부분(N+ poly-Si)과 P형 도전형 불순물이 도핑된 부분(P+ poly-Si)이 서로 분리되어 동시에 존재하는 구조이다. P형 도전형 불순물은 붕소(Boron)를 포함하고, N형 도전형 불순물은 비소(As) 또는 인(P)을 포함한다. 이와 같이 서로 다른 도전형의 불순물이 도핑되는 이유는 듀얼 게이트 구조를 기판(31) 상에 동시에 형성하기 위함이다.
이어서, 실리콘함유막(33) 상에 결정질의 확산배리어막(34)을 형성한다. 이때, 확산배리어막(34)은 티타늄을 함유하는 물질을 포함하는데, 바람직하게는 티타늄막과 텅스텐질화막의 이중막(Ti/WN), 티타늄질화막과 텅스텐질화막의 이중 막(TiN/WN) 또는 티타늄막, 티타늄질화막 및 텅스텐질화막의 삼중막(Ti/TiN/WN)일 수 있다. 이와 같이 확산배리어막(34)으로 사용되는 티타늄막, 티타늄질화막 및 텅스텐질화막은 모두 물리기상증착법(PVD)으로 증착하며, 특히 티타늄막은 물리기상증착법(PVD)을 이용하여 증착함에 따라 결정질을 갖는다. 따라서, 결정질의 티타늄막 상에서 증착되는 티타늄질화막 및 그 위의 텅스텐질화막은 결정질을 갖는다.
이어서, 확산배리어막(34) 상에 텅스텐막(35)을 증착한다. 이때, 텅스텐막(35)은 물리기상증착법(PVD)을 이용하여 증착한다.
이때, 확산배리어막(34)이 결정질의 티타늄막을 포함하므로, 티타늄막 상부에서 증착되는 텅스텐질화막은 결정질상을 갖게 되고, 이에 따라 텅스텐질화막 상부에 증착되는 텅스텐막(35)은 결정립 크기가 작게 된다.
도 6b에 도시된 바와 같이, 텅스텐막(35)까지 증착한 상태에서 열처리공정(300)을 진행하여 텅스텐막(35)의 결정립크기를 증가시킨다. 이때, 열처리공정(300)은 급속열처리(rapid thermal treatment) 공정을 적용하며, 열처리공정(300)시 분위기는 수소 분위기로 한다.
급속열처리를 진행하는 이유는 양산성이 다른 열처리에 비해 우수하고, 더불어 짧은 시간동안 진행하므로써 텅스텐막(35) 아래의 물질에 대한 어택을 줄이기 위함이다. 한편, 퍼니스(Furnace)에서 열처리를 진행할 수도 있으나, 퍼니스 열처리는 장시간의 열처리를 요구하므로 서멀버짓(Thermal budget)에 의한 어택을 방지하기 어렵고, 퍼니스 내부에서는 텅스텐막(35)의 이상산화가 발생하기 쉽다.
그리고, 수소 분위기에서 열처리하는 이유는 열처리공정(300)시 텅스텐 막(35)의 이상 산화를 방지하기 위함이다. 열처리 분위기로 수소분위기를 제외한 나머지 분위기, 예컨대, 암모니아(NH3), 산소(O2), N2 분위기를 사용하는 경우에는 텅스텐막의 이상산화가 발생하기 쉽다. 따라서, 열처리공정(300)은 적어도 수소를 포함하는 분위기에서 진행해야 한다.
열처리공정(300)시 열처리 온도는 800∼1000℃ 범위가 가능한데, 바람직하게는 800∼950℃에서 진행한다. 그리고, 열처리시간은 5분 이내에서 진행한다. 여기서, 열처리온도가 1000℃ 보다 높으면 텅스텐막의 이상산화가 발생될 수 있고, 열처리 온도가 800℃보다 낮으면 텅스텐막(35)의 결정립크기를 증가시키는 효과가 저하된다.
이와 같이, 열처리공정(300)을 통해 텅스텐막(35)은 결정립 크기가 커지게 되고, 이로써 텅스텐배선의 시트저항을 텅스텐막(35)의 증착 상태보다 낮출 수 있다. 결정립크기가 커진 텅스텐막을 도면부호 '35A'라 한다.
도 6c에 도시된 바와 같이, 결정립 크기가 커진 텅스텐막(35A) 상에 게이트하드마스크막(Gate hard mask, 36)을 증착한다. 여기서, 게이트하드마스크막(36)은 질화막을 포함하며, 게이트하드마스크막(36)은 후속 랜딩플러그콘택(Landing plug contact; LPC) 공정시 수반되는 식각 및 CMP(Chemical Mechanical Polishing) 공정의 배리어 역할을 한다.
한편, 텅스텐막 증착후에 열처리공정을 진행하지 않고 게이트하드마스크막(36) 증착후에 도 6b에 도시된 열처리공정(300)을 진행하여도 텅스텐막의 결정립 크기를 크게할 수 있다.
하지만, 게이트하드마스크막(36) 증착후에 열처리공정을 진행하면, 게이트하드마스크막(36)의 치밀화(densification) 효과에 의한 열적 응력(thermal stress)이 발생되고, 이러한 열적응력의 영향에 의해 하부 텅스텐막의 결정립 크기 변화가 효과적으로 이루어지지 않는다.
결국, 텅스텐막의 결정립크기를 크게 하기 위한 열처리공정(300)은 게이트하드마스크막(36) 증착전에 진행하는 것이 바람직하다.
도 6d에 도시된 바와 같이, 후속 공정으로 게이트패터닝 공정을 진행하여 N형 불순물이 도핑된 실리콘전극(33A)을 포함하는 NMOS 트랜지스터의 게이트와 P형 불순물이 도핑된 실리콘전극(33B)을 포함하는 PMOS 트랜지스터의 게이트를 동시에 형성한다. 이와 같은 게이트를 듀얼 게이트 구조로 한다.
한편, 게이트하드마스크막(36)으로서 질화막을 제외한 나머지 물질(예, 산화막)을 사용하는 경우에는 열적응력이 미미하므로 게이트하드마스크막 증착후 또는 게이트패터닝공정후에 열처리공정을 진행하여도 동일한 효과를 얻을 수 있으나, 게이트하드마스크막 증착전에 열처리공정을 진행하는 것이 텅스텐막의 결정립크기 증가 측면에서 더 유리하다.
상술한 제3실시예에 따르면, 텅스텐배선을 듀얼게이트에 적용할 때 결정질의 확산배리어막 상에 형성되는 텅스텐막에 대해 증착후에 바로 열처리공정을 진행하므로써, 텅스텐막의 결정립크기를 증가시켜 듀얼게이트 구조의 각 게이트의 시트저항을 낮출 수 있다. 더불어, 티타늄을 포함하는 확산배리어막을 적용하므로써 각 게이트의 콘택저항도 낮출 수 있다.
도 7a 내지 도 7d는 본 발명의 제4실시예에 따른 텅스텐배선의 제조 방법을 도시한 도면으로서, 텅스텐배선이 비트라인 구조인 경우이다.
도 7a에 도시된 바와 같이, 비트라인콘택(42)이 형성된 하부층(41) 상에 확산배리어막(43)을 형성한다. 여기서, 하부층(41)은 층간절연막, 바람직하게는 산화막일 수 있다. 비트라인콘택(42)은 실리콘을 함유하는 물질, 바람직하게는 폴리실리콘막일 수 있으며, 이로써 '폴리실리콘플러그'일 수 있다.
그리고, 확산배리어막(43)은 티타늄을 함유하는 물질을 포함하는데, 바람직하게는 티타늄막과 텅스텐질화막의 이중막(Ti/WN), 티타늄질화막과 텅스텐질화막의 이중막(TiN/WN) 또는 티타늄막, 티타늄질화막 및 텅스텐질화막의 삼중막(Ti/TiN/WN)일 수 있다. 이와 같이 확산배리어막(43)으로 사용되는 티타늄막, 티타늄질화막 및 텅스텐질화막은 모두 물리기상증착법(PVD)으로 증착하며, 특히 티타늄막은 물리기상증착법(PVD)을 이용하여 증착함에 따라 결정질을 갖는다. 따라서, 결정질의 티타늄막 상에서 증착되는 티타늄질화막 및 그 위의 텅스텐질화막은 결정질을 갖는다.
이어서, 확산배리어막(43) 상에 텅스텐막(44)을 증착한다. 이때, 텅스텐막(44)은 물리기상증착법(PVD)을 이용하여 증착한다.
이때, 확산배리어막(43)이 결정질의 티타늄막을 포함하므로, 티타늄막 상부에서 증착되는 텅스텐질화막은 결정질상을 갖게 되고, 이에 따라 텅스텐질화막 상부에 증착되는 텅스텐막(44)은 결정립 크기가 작게 된다.
도 7b에 도시된 바와 같이, 텅스텐막(44)까지 증착한 상태에서 열처리공정(400)을 진행하여 텅스텐막(44)의 결정립크기를 증가시킨다. 이때, 열처리공정(400)은 급속열처리(rapid thermal treatment) 공정을 적용하며, 열처리공정(400)시 분위기는 수소 분위기로 한다.
급속열처리를 진행하는 이유는 양산성이 다른 열처리에 비해 우수하고, 더불어 짧은 시간동안 진행하므로써 텅스텐막(44) 아래의 물질에 대한 어택을 줄이기 위함이다. 한편, 퍼니스(Furnace)에서 열처리를 진행할 수도 있으나, 퍼니스 열처리는 장시간의 열처리를 요구하므로 서멀버짓(Thermal budget)에 의한 어택을 방지하기 어렵고, 퍼니스 내부에서는 텅스텐막(44)의 이상산화가 발생하기 쉽다.
그리고, 수소 분위기에서 열처리하는 이유는 열처리공정(400)시 텅스텐막(44)의 이상 산화를 방지하기 위함이다. 열처리 분위기로 수소분위기를 제외한 나머지 분위기, 예컨대, 암모니아(NH3), 산소(O2), N2 분위기를 사용하는 경우에는 텅스텐막의 이상산화가 발생하기 쉽다. 따라서, 열처리공정(400)은 적어도 수소를 포함하는 분위기에서 진행해야 한다.
열처리공정(400)시 열처리 온도는 800∼1000℃ 범위가 가능한데, 바람직하게는 800∼950℃에서 진행한다. 그리고, 열처리시간은 5분 이내에서 진행한다. 여기서, 열처리온도가 1000℃ 보다 높으면 텅스텐막의 이상산화가 발생될 수 있고, 열처리 온도가 800℃보다 낮으면 텅스텐막(44)의 결정립크기를 증가시키는 효과가 저하된다.
이와 같이, 열처리공정(400)을 통해 텅스텐막(44)은 결정립 크기가 커지게 되고, 이로써 텅스텐배선의 시트저항을 텅스텐막(44)의 증착 상태보다 낮출 수 있다. 결정립크기가 커진 텅스텐막을 도면부호 '44A'라 한다.
도 7c에 도시된 바와 같이, 결정립 크기가 커진 텅스텐막(44A) 상에 비트라인하드마스크막(Gate hard mask, 45)을 증착한다. 여기서, 비트라인하드마스크막(45)은 질화막을 포함하며, 비트라인하드마스크막(45)은 후속 스토리지노드콘택플러그(Storagenode contact plug; SNC) 공정시 수반되는 식각 및 CMP(Chemical Mechanical Polishing) 공정의 배리어 역할을 하고, 비트라인의 주변이 도전막과의 절연막 역할을 한다.
한편, 텅스텐막 증착후에 열처리공정을 진행하지 않고 비트라인하드마스크막(45) 증착후에 도 7b에 도시된 열처리공정(400)을 진행하여도 텅스텐막의 결정립크기를 크게할 수 있다.
하지만, 비트라인하드마스크막(45) 증착후에 열처리공정을 진행하면, 비트라인하드마스크막(45)의 치밀화(densification) 효과에 의한 열적 응력(thermal stress)이 발생되고, 이러한 열적응력의 영향에 의해 하부 텅스텐막의 결정립 크기 변화가 효과적으로 이루어지지 않는다.
결국, 텅스텐막의 결정립크기를 크게 하기 위한 열처리공정(400)은 비트라인하드마스크막(45) 증착전에 진행하는 것이 바람직하다.
도 7d에 도시된 바와 같이, 후속 공정으로 비트라인하드마스크막(45), 텅스텐막(44) 및 확산배리어막(43)을 순차적으로 식각하는 비트라인패터닝 공정을 진행 한다.
한편, 비트라인하드마스크막(45)으로서 질화막을 제외한 나머지 물질(예, 산화막)을 사용하는 경우에는 열적응력이 미미하므로 비트라인하드마스크막 증착후 또는 비트라인패터닝공정후에 열처리공정을 진행하여도 동일한 효과를 얻을 수 있으나, 비트라인하드마스크막 증착전에 열처리공정을 진행하는 것이 텅스텐막의 결정립크기 증가 측면에서 더 유리하다.
도 8a 내지 도 8c는 본 발명의 제5실시예에 따른 텅스텐배선의 제조 방법을 도시한 도면으로서, 텅스텐배선이 콘택 구조인 경우이다.
도 8a에 도시된 바와 같이, 기판(51) 상에 층간절연막(52)을 형성한다. 이때, 층간절연막(52)은 실리콘산화막(SiO2)일 수 있다. 그리고, 기판(51)은 실리콘이 함유된 물질일 수 있으며, 바람직하게는 불순물이 도핑되어 있는 트랜지스터의 소스영역 및 드레인영역이거나, 또는 불순물이 도핑되어 있는 플러그일 수 있다. 여기서, 불순물은 P형 도전형 불순물 또는 N형 도전형 불순물을 포함하는데, P형 도전형 불순물은 붕소(Boron)를 포함하고, N형 도전형 불순물은 비소(As) 또는 인(P)을 포함한다.
이어서, 층간절연막(52)을 식각하여 기판(51) 표면을 노출시키는 콘택홀을 형성한 후, 전면에 확산배리어막(53)을 형성한다. 이때, 확산배리어막(53)은 티타늄을 함유하는 물질을 포함하는데, 바람직하게는 티타늄막과 텅스텐질화막의 이중막(Ti/WN), 티타늄질화막과 텅스텐질화막의 이중막(TiN/WN) 또는 티타늄막, 티타늄 질화막 및 텅스텐질화막의 삼중막(Ti/TiN/WN)일 수 있다. 이와 같이 확산배리어막(53)으로 사용되는 티타늄막, 티타늄질화막 및 텅스텐질화막은 모두 물리기상증착법(PVD)으로 증착하며, 특히 티타늄막은 물리기상증착법(PVD)을 이용하여 증착함에 따라 결정질을 갖는다. 따라서, 결정질의 티타늄막 상에서 증착되는 티타늄질화막 및 그 위의 텅스텐질화막은 결정질을 갖는다.
이어서, 확산배리어막(53) 상에 텅스텐막(54)을 증착하여 콘택홀을 매립한다. 이때, 텅스텐막(54)은 물리기상증착법(PVD)을 이용하여 증착한다.
이때, 확산배리어막(53)이 결정질의 티타늄막을 포함하므로, 티타늄막 상부에서 증착되는 텅스텐질화막은 결정질상을 갖게 되고, 이에 따라 텅스텐질화막 상부에 증착되는 텅스텐막(54)은 결정립 크기가 작게 된다.
도 8b에 도시된 바와 같이, 텅스텐막(54)까지 증착한 상태에서 열처리공정(500)을 진행하여 텅스텐막(55)의 결정립크기를 증가시킨다. 이때, 열처리공정(500)은 급속열처리(rapid thermal treatment) 공정을 적용하며, 열처리공정(500)시 분위기는 수소 분위기로 한다.
급속열처리를 진행하는 이유는 양산성이 다른 열처리에 비해 우수하고, 더불어 짧은 시간동안 진행하므로써 텅스텐막(54) 아래의 물질에 대한 어택을 줄이기 위함이다. 한편, 퍼니스(Furnace)에서 열처리를 진행할 수도 있으나, 퍼니스 열처리는 장시간의 열처리를 요구하므로 서멀버짓(Thermal budget)에 의한 어택을 방지하기 어렵고, 퍼니스 내부에서는 텅스텐막(54)의 이상산화가 발생하기 쉽다.
그리고, 수소 분위기에서 열처리하는 이유는 열처리공정(500)시 텅스텐 막(54)의 이상 산화를 방지하기 위함이다. 열처리 분위기로 수소분위기를 제외한 나머지 분위기, 예컨대, 암모니아(NH3), 산소(O2), N2 분위기를 사용하는 경우에는 텅스텐막의 이상산화가 발생하기 쉽다. 따라서, 열처리공정(500)은 적어도 수소를 포함하는 분위기에서 진행해야 한다.
열처리공정(500)시 열처리 온도는 800∼1000℃ 범위가 가능한데, 바람직하게는 800∼950℃에서 진행한다. 그리고, 열처리시간은 5분 이내에서 진행한다. 여기서, 열처리온도가 1000℃ 보다 높으면 텅스텐막의 이상산화가 발생될 수 있고, 열처리 온도가 800℃보다 낮으면 텅스텐막(54)의 결정립크기를 증가시키는 효과가 저하된다.
이와 같이, 열처리공정(500)을 통해 텅스텐막(54)은 결정립 크기가 커지게 되고, 이로써 텅스텐배선의 시트저항을 텅스텐막(54)의 증착 상태보다 낮출 수 있다. 결정립크기가 커진 텅스텐막을 도면부호 '55A'라 한다.
도 8c에 도시된 바와 같이, 후속 공정으로 텅스텐막(54A)과 확산배리어막(53)을 선택적으로 식각하여 콘택홀 내부에만 텅스텐막(54B)과 확산배리어막(53A)을 잔류시킨다.
한편, 텅스텐막(54A)과 확산배리어막(53)을 선택적으로 식각한 후에 열처리공정을 진행하여도 동일한 효과를 얻을 수 있으나, 텅스텐막을 증착한 후에 열처리공정을 진행하는 것이 결정립크기의 증가 측면에서 더 유리하다.
상술한 제4 및 제5실시예에 따르면, 텅스텐배선을 비트라인구조 또는 콘택구 조에 적용할 때 결정질의 확산배리어막 상에 형성되는 텅스텐막에 대해 증착후에 바로 열처리공정을 진행하므로써, 텅스텐막의 결정립크기를 증가시켜 비트라인구조 또는 콘택구조의 텅스텐막 시트저항을 낮출 수 있다. 더불어, 티타늄을 포함하는 확산배리어막을 적용하므로써 비트라인구조 또는 콘택구조의 콘택저항을 낮출 수 있다.
도 9는 본 발명의 제3실시예에 따른 텅스텐배선을 트랜지스터의 게이트구조에 적용할 때 시트저항감소효과에 따른 전달지연시간 감소 개선을 보여주는 도면이다. 예컨대, 열처리가 진행된 텅스텐막을 포함하는 텅스텐배선을 트랜지스터의 게이트구조에 적용하고, 트랜지스터로 이루어진 101 개의 인버터(inverter)로 구성된 링오실레이터(ring oscillator) 소자를 이용하여 전달지연시간(propagation delay time)을 측정하였다.
도 9에서 보듯이, 열처리가 진행된 경우는 열처리가 진행되지 않은 경우에 비해 전달지연시간이 10% 정도 감소됨을 알 수 있다.
즉, 추가 열처리를 진행하여 텅스텐막의 결정립 크기를 증가시켜 시트저항을 효과적으로 낮추므로써 고속 소자 동작 특성이 가능하게 만들 수가 있다.
도 9와 같은 전달지연시간 감소 효과는 제3실시예를 제외한 나머지 실시예들에 의해서도 얻을 수 있다.
상술한 실시예들은 결정질의 확산배리어막과 텅스텐막을 포함하는 게이트구조, 비트라인구조, 콘택구조에 대해 설명하였으나, 본 발명은 결정질의 확산배리어막과 텅스텐막을 포함하는 금속배선의 제조 방법에서도 적용이 가능하다. 또한, 본 발명은 플래시메모리소자의 금속배선 공정에도 적용이 가능하다.
한편, 전술한 실시예들의 텅스텐배선 공정에서 동일한 시트저항을 구현하는 경우에는 텅스텐막 증착후에 열처리를 진행하여 결정립크기를 증가시키므로써 텅스텐막의 두께를 감소시켜 집적도를 증대시킬 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 DRAM 소자의 워드라인을 구성하는 게이트 구조를 도시한 평면도.
도 1b는 선폭에 따른 시트저항 변동을 도시한 도면.
도 2a는 확산배리어막의 종류에 따른 텅스텐 배선의 콘택저항을 비교한 도면.
도 2b는 확산배리어막의 종류에 따른 텅스텐 배선의 시트저항을 비교한 도면.
도 3a는 텅스텐막을 포함하는 텅스텐배선에 대하여 열처리 온도에 따른 시트저항을 측정한 결과.
도 3b는 열처리 전과 열처리 후의 텅스텐막의 결정립 크기를 비교한 사진.
도 4a 내지 도 4c는 본 발명의 제1실시예에 따른 텅스텐배선의 제조 방법을 도시한 도면.
도 5a 내지 도 5c는 본 발명의 제2실시예에 따른 텅스텐배선의 제조 방법을 도시한 도면.
도 6a 내지 도 6d는 본 발명의 제3실시예에 따른 텅스텐배선의 제조 방법을 도시한 도면.
도 7a 내지 도 7d는 본 발명의 제4실시예에 따른 텅스텐배선의 제조 방법을 도시한 도면.
도 8a 내지 도 8c는 본 발명의 제5실시예에 따른 텅스텐배선의 제조 방법을 도시한 도면.
도 9는 본 발명의 제3실시예에 따른 텅스텐배선을 트랜지스터의 게이트구조에 적용할 때 시트저항감소 효과에 따른 전달지연시간 감소 개선을 보여주는 도면.
* 도면의 주요 부분에 대한 부호의 설명
11 : 기판 12 : 게이트절연막
13 : 실리콘함유막 14 : 확산배리어막
15, 15A : 텅스텐막 16 : 게이트하드마스크막

Claims (33)

  1. 실리콘 함유막을 형성하는 단계;
    상기 실리콘 함유막 상에 확산배리어막을 형성하는 단계;
    상기 확산배리어막 상에 텅스텐막을 형성하는 단계;
    수소분위기에서 열처리를 진행하여 상기 텅스텐막의 결정립 크기를 증가시키는 단계; 및
    상기 결정립크기가 증가된 텅스텐막 상에 하드마스크막을 형성하는 단계
    를 포함하는 텅스텐배선 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 열처리는 급속열처리(RTP) 방식인 텅스텐배선 제조 방법.
  4. 제3항에 있어서,
    상기 열처리는, 800∼1000℃ 온도에서 진행하는 텅스텐배선 제조 방법.
  5. 제1항에 있어서,
    상기 텅스텐막은, 물리기상증착법(PVD)으로 증착하는 텅스텐배선 제조 방법.
  6. 제1항에 있어서,
    상기 확산배리어막은, 결정질인 텅스텐배선 제조 방법.
  7. 제1항에 있어서,
    상기 확산배리어막은, 적어도 티타늄을 함유하는 텅스텐배선 제조 방법.
  8. 제1항에 있어서,
    상기 확산배리어막은, 티타늄막과 텅스텐질화막의 순서로 적층된 구조인 텅스텐배선 제조 방법.
  9. 제1항에 있어서,
    상기 확산배리어막은,
    티타늄질화막과 텅스텐질화막의 적층막(TiN/WN) 또는 티타늄막, 티타늄질화막 및 텅스텐질화막의 적층막(Ti/TiN/WN) 중에서 선택된 어느 하나인 텅스텐배선 제조 방법.
  10. 제1항에 있어서,
    상기 확산배리어막은,
    물리기상증착법(PVD)으로 증착하는 텅스텐배선 제조 방법.
  11. 제1항에 있어서,
    상기 실리콘 함유막은, 폴리실리콘막을 포함하는 텅스텐배선 제조 방법.
  12. 제11항에 있어서,
    상기 폴리실리콘막은 불순물이 도핑되어 있는 텅스텐배선 제조 방법.
  13. 제12항에 있어서,
    상기 불순물은 붕소(Boron), 비소(As) 또는 인(P) 중에서 선택된 어느 하나 를 포함하는 텅스텐배선 제조 방법.
  14. 제1항에 있어서,
    상기 실리콘함유막, 확산배리어막 및 열처리된 텅스텐막의 적층구조는 게이트, 비트라인, 콘택 또는 금속배선 중에서 선택된 어느 하나가 되는 텅스텐배선 제조 방법.
  15. 삭제
  16. 제1항에 있어서,
    상기 하드마스크막은 질화막을 포함하는 텅스텐배선 제조 방법.
  17. 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 실리콘 함유막을 형성하는 단계;
    상기 실리콘 함유막 상에 확산배리어막을 형성하는 단계;
    상기 확산배리어막 상에 텅스텐막을 형성하는 단계;
    수소분위기에서 열처리를 진행하여 상기 텅스텐막의 결정립 크기를 증가시키는 단계;
    상기 결정립크기가 증가된 텅스텐막 상에 게이트하드마스크막을 형성하는 단계; 및
    상기 게이트하드마스크막, 텅스텐막, 확산배리어막 및 실리콘함유막을 식각하는 게이트패터닝 단계
    를 포함하는 반도체소자의 게이트 제조 방법.
  18. 삭제
  19. 제17항에 있어서,
    상기 열처리는 급속열처리(RTP) 방식인 반도체소자의 게이트 제조 방법.
  20. 제19항에 있어서,
    상기 열처리는, 800∼1000℃ 온도에서 진행하는 반도체소자의 게이트 제조 방법.
  21. 제17항에 있어서,
    상기 텅스텐막은, 물리기상증착법(PVD)으로 증착하는 반도체소자의 게이트 제조 방법.
  22. 제17항에 있어서,
    상기 확산배리어막은,
    결정질인 반도체소자의 게이트 제조 방법.
  23. 제17항에 있어서,
    상기 확산배리어막은, 적어도 티타늄을 함유하는 반도체소자의 게이트 제조 방법.
  24. 제17항에 있어서,
    상기 확산배리어막은,
    티타늄막과 텅스텐질화막의 순서로 적층된 구조인 반도체소자의 게이트 제조 방법.
  25. 제17항에 있어서,
    상기 확산배리어막은,
    티타늄질화막과 텅스텐질화막의 적층막(TiN/WN) 또는 티타늄막, 티타늄질화막 및 텅스텐질화막의 적층막(Ti/TiN/WN) 중에서 선택된 어느 하나인 반도체소자의 게이트 제조 방법.
  26. 제17항에 있어서,
    상기 확산배리어막은,
    물리기상증착법(PVD)으로 증착하는 반도체소자의 게이트 제조 방법.
  27. 제17항에 있어서,
    상기 실리콘 함유막은, 폴리실리콘막을 포함하는 반도체소자의 게이트 제조 방법.
  28. 제27항에 있어서,
    상기 폴리실리콘막은 불순물이 도핑되어 있는 반도체소자의 게이트 제조 방 법.
  29. 제28항에 있어서,
    상기 불순물은 붕소(Boron), 비소(As) 또는 인(P) 중에서 선택된 어느 하나를 포함하는 반도체소자의 게이트 제조 방법.
  30. 제17항에 있어서,
    상기 실리콘함유막은 P형 도전형 불순물과 N형 도전형 불순물이 분리되어 도핑된 폴리실리콘막이고,
    상기 게이트패터닝에 의해 상기 P형 도전형 불순물이 도핑된 폴리실리콘막, 확산배리어막, 열처리된 텅스텐막 및 게이트하드마스크막의 순서로 적층된 게이트와 상기 N형 도전형 불순물이 도핑된 폴리실리콘막, 확산배리어막, 열처리된 텅스텐막 및 게이트하드마스크막의 순서로 적층된 게이트가 형성되는 듀얼 게이트(Dual gate)가 되는 반도체소자의 게이트 제조 방법.
  31. 제30항에 있어서,
    상기 P형 도전형 불순물은 붕소(Boron)를 포함하고, 상기 N형 도전형 불순물 은 비소(As) 또는 인(P)을 포함하는 반도체소자의 게이트 제조 방법.
  32. 삭제
  33. 제17항에 있어서,
    상기 게이트하드마스크막은, 질화막을 포함하는 반도체소자의 게이트 제조 방법.
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