KR100844958B1 - 이중 확산배리어를 구비한 반도체소자 및 그의 제조 방법 - Google Patents

이중 확산배리어를 구비한 반도체소자 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 게이트콘택저항값(Rc)과 시트저항값(Rs)을 동시에 만족시킬 수 있는 확산배리어를 갖는 게이트 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자는 폴리실리콘전극과 텅스텐전극 사이에 구비되는 확산배리어가 티타늄(Ti) 위에 제1질소함유 텅스텐막(WNx)과 질소함유 티타늄막(TiNx)의 순서로 적층된 Ti/WNx/TiNx 확산배리어와 텅스텐실리사이드막(WSix) 위에 제2질소함유 텅스텐막(WNx)이 적층된 WSix/WNx 확산배리어의 조합으로 이루어지므로써, Ti/WNx/TiNx 확산배리어의 티타늄(Ti)에 의한 게이트콘택저항값 감소와 WSix/WNx 확산배리어의 텅스텐실리사이드막(WSix)에 의한 게이트시트저항값 감소를 동시에 구현할 수 있는 효과가 있다.
게이트스택, 시트저항, 콘택저항, 텅스텐실리사이드막, 티타늄막, 확산배리어

Description

이중 확산배리어를 구비한 반도체소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH DOUBLE DIFFUSION BARRIER AND METHOD FOR FABRICATING THE SAME}
도 1은 종래기술에 따른 듀얼폴리게이트의 개략적인 모습을 나타낸 도면.
도 2는 도 1의 듀얼폴리게이트 구조에서 NMOS와 PMOS의 CV(Capacitance-Voltage) 데이터결과.
도 3a 내지 도 3c는 PMOS 소자의 게이트스택의 구조를 도시한 도면.
도 3d는 확산배리어 종류별 콘택저항을 나타낸 도면.
도 3e는 확산배리어 종류별 시트저항을 나타낸 도면.
도 4는 본 발명의 실시예에 따른 게이트스택의 구조를 도시한 도면.
도 5a는 확산배리어의 종류에 따른 텅스텐과 폴리실리콘간 계면저항(콘택저항)을 비교한 도면.
도 5b는 확산배리어의 종류에 따른 시트저항을 비교한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 게이트산화막
23 : P형 폴리실리콘전극 24 : 확산배리어
24A : 티타늄막 24B : 제1질소함유 텅스텐막
24C : 질소함유 티타늄막 24D : 텅스텐실리사이드막
24E : 제1질소함유 텅스텐막 25 : 텅스텐전극
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 텅스텐폴리게이트(W poly gate)를 구비한 반도체소자 및 그의 제조 방법에 관한 것이다.
일반적으로 반도체소자의 고집적화에 따라 실리콘웨이퍼를 이용한 CMOS 소자 공정시 게이트의 피치(pitch)가 감소하게 되었다. 이에 따라, 일반적인 CMOS 공정을 통해 기존의 물질을 그대로 이용하여 게이트전극과 게이트산화막을 형성하는 경우 많은 문제점이 발생하게 되었는 바, 최근에는 새로운 물질로의 변화가 절실히 요구되고 있다.
일반적으로 CMOS 소자의 제조 공정에서는 n형 불순물이 도핑된 폴리실리콘막으로 NMOS 소자와 PMOS 소자의 각 게이트전극을 형성하였다. 이에 따라, NMOS 소자는 표면채널(Surface channel) 특성을 갖는데 반해, PMOS 소자는 배리드채널(buried channel) 특성을 갖게 되었다. PMOS 소자는 배리드채널 특성에 의해 게이트전극의 폭, 예컨대 반치폭(sub) 100nm 이하로 좁아질 경우 표면채널특성을 갖는 NMOS 소자와 달리 단채널효과(Short channel effect)에 매우 취약한 단점을 보 이게 되었다.
이를 극복하기 위해 최근에는 좁은 채널길이를 갖는 CMOS 소자의 제조 공정시, NMOS 소자의 게이트전극은 n형 불순물이 도핑된 폴리실리콘막(poly silicon)으로 형성하고 PMOS 소자의 게이트전극은 p형 불순물이 도핑된 폴리실리콘막으로 형성하여 PMOS 소자를 표면채널 특성을 갖도록 구현하는 듀얼폴리게이트(Dual poly gate) 구조가 제안되었다.
이러한 듀얼폴리게이트 구조를 통해 단채널효과에 의한 문제를 해결하였다.
도 1은 종래기술에 따른 듀얼폴리게이트의 개략적인 모습을 나타낸 도면이다.
도 1에 도시된 바와 같이, NMOS 영역과 PMOS 영역을 포함하는 기판(11) 상에 'SiON'으로 형성된 게이트산화막(12)이 형성되고, NMOS 영역의 게이트산화막(12) 상에는 인(Phosphorous, P)이 고농도로 도핑된 N형(이를 'N+'라 표기함) 폴리실리콘막(N+ Poly-Si, 13A)과 메탈전극(M, 14)의 순서로 적층된 게이트스택이 형성되고, PMOS 영역의 게이트산화막(12) 상에는 보론(Boron)이 고농도로 도핑된 P형(이를 'P+'라 표기함) 폴리실리콘막(P+ Poly-Si, 13B)과 메탈전극(14)의 순서로 적층된 게이트스택이 형성된다.
그러나, 도 1과 같은 듀얼 폴리 게이트 구조에서는 여러가지 문제점이 발생하는데, 그 중 가장 큰 문제점으로 대두되고 있는 것이 PMOS 영역에서 채널영역으로의 보론(Boron) 침투(15A)에 의한 문턱전압 이동 및 변동(fluctuation) 현상과 폴리실리콘공핍현상(Polysilicon Depletion Effect; PDE)에 의한 소자특성열화가 있다.
채널영역으로의 보론침투의 영향은 게이트산화막(12) 표면을 질화시켜주므로써 줄일 수가 있으나, 메탈전극(14)쪽으로 P형 폴리실리콘막(13B)에 도핑된 보론이 외확산(out diffusion)됨에 따라 발생하는 폴리실리콘공핍현상(PDE, 15B)의 영향을 방지하는 뚜렷한 방법은 현재 없는 실정이다.
도 2는 도 1의 듀얼폴리게이트 구조에서 NMOS와 PMOS의 CV(Capacitance-Voltage) 데이터결과이다. 즉, 도 2는 듀얼폴리게이트 공정시 NMOS, PMOS의 인버전 캐패시턴스를 비교한 결과이다.
도 2에서 보듯이, 보론이 메탈전극 방향으로 빠져나가 발생하는 폴리실리콘공핍현상(PDE) 때문에 PMOS 경우는 캐패시턴스값이 NMOS에 비하여 작게 된다. 이것은 게이트산화막의 CET(Capacitance Effective Thickness)가 증가함을 의미하는데, 이러할 경우 반치폭 100nm 이하의 게이트는 문턱전압 변화가 커지게 되어 소자특성을 저하시킨다.
다음으로, 게이트스택의 관점에서 종래기술을 살펴보면 다음과 같은 문제가 있다.
현재 DRAM 등의 메모리소자의 폴리게이트에서 메탈전극은 텅스텐실리사이드막(WSi)가 주류를 이루고 있으나, 향후 고속 소자 동작을 요구하는 게이트전극으로는 텅스텐실리사이드막에 비하여 비저항값이 낮은 텅스텐(W) 전극으로의 전환이 요구된다. 이를 이용한 CMOS의 게이트구조를 텅스텐듀얼폴리게이트(W-Dual Poly gate)라고 한다.
그러나, 텅스텐과 폴리실리콘막이 직접 접촉하는 텅스텐/폴리실리콘 스택(W/poly-si)의 경우 후속 열공정시 텅스텐실리사이드막 반응이 일어나 부피 팽창에 의한 스트레스반응이 일어나기 때문에 텅스텐과 폴리실리콘막 사이에 이러한 반응을 억제하는 확산배리어(diffusion barrier)의 선택이 필수가 된다.
최근에 확산배리어로 텅스텐질화막, 티타늄질화막, 티타늄막 등이 사용되고는 있으나, 이들 확산배리어는 텅스텐폴리게이트 구조에서 게이트콘택저항값(Rc)과 시트저항값(Rs)을 동시에 만족시키기 어렵다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 게이트콘택저항값(Rc)과 시트저항값(Rs)을 동시에 만족시킬 수 있는 확산배리어를 갖는 반도체소자 및 그의 제조 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자는 제1게이트전극; 상기 제1게이트전극 상의 티타늄이 함유된 제1막과 텅스텐 및 실리콘이 함유된 제2막을 포함하는 적층구조인 확산배리어; 및 상기 확산배리어 상의 제2게이트전극을 포함하는 것을 특징으로 하며, 상기 제1막은 티타늄막을 포함하고, 상기 제2막은 텅스텐실리사이드막을 포함하는 것을 특징으로 하며, 상기 제1막은 티타늄막, 제1질소함 유 텅스텐막 및 질소함유 티타늄막을 포함하는 적층 구조이고, 상기 제2막은 텅스텐실리사이드막과 제2질소함유 텅스텐막을 포함하는 적층 구조인 것을 특징으로 하고, 상기 제1막은 티타늄실리사이드막, 제1질소 함유 티타늄막, 텅스텐막 및 제2질소함유 티타늄막을 포함하는 적층 구조이고, 상기 제2막은 텅스텐실리사이드막과 질소 함유 텅스텐실리사이드막을 포함하는 적층구조인 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 제1게이트전극을 형성하는 단계; 상기 제1게이트전극 상에 티타늄이 함유된 제1막과 텅스텐 및 실리콘이 함유된 제2막을 포함하는 적층구조인 확산배리어를 형성하는 단계; 및 상기 확산배리어 상에 제2게이트전극을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 제1막은 티타늄막을 포함하고, 상기 제2막은 텅스텐실리사이드막(WSix, x=2∼5)을 포함하는 것을 특징으로 하며, 상기 확산배리어를 형성하는 단계는, 티타늄막을 증착하는 단계; 상기 티타늄막 상에 제1질소함유 텅스텐막을 증착하는 단계; 상기 제1질소함유 텅스텐막 상에 질소함유 티타늄막을 증착하는 단계; 상기 질소함유 티타늄막 상에 텅스텐실리사이드막을 증착하는 단계; 및 상기 텅스텐실리사이드막 상에 제2질소함유 텅스텐막을 증착하는 단계를 포함하는 것을 특징으로 하고, 상기 텅스텐실리사이드막은 비정질의 WSix(x=2∼5)이며, 물리기상증착법(PVD) 또는 화학기상증착법(CVD)을 이용하여 40∼100Å 두께로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예의 게이트스택은, 게이트콘택저항값과 시트저항값을 동시에 만족시키도록 확산배리어(Diffusion barrier)를 선택하며, 이 확산배리어는 티타늄(Ti), 질소함유 티타늄막(TiNx) 및 질소함유 텅스텐막(WNx)의 적층(이하 'Ti/TiNx/WNx 확산배리어'라 약칭함)을 사용한 경우에 얻을 수 있는 낮은 게이트콘택저항값과 텅스텐실리사이드막(WSix)과 질소함유 텅스텐막(WNx)의 적층(이하, 'WSix/WNx 확산배리어'라 약칭함)을 사용한 경우에 얻을 수 있는 낮은 시트저항값을 동시에 만족시키는 구조이다.
도 3a 내지 도 3c는 확산배리어를 채택한 PMOS 소자의 게이트스택의 구조를 도시한 도면이다. 도 3a는 질소함유 텅스텐막(WNx), 도 3b는 텅스텐실리사이드막(WSix)과 질소함유 텅스텐막(WNx)의 적층(WSix/WNx), 도 3c는 티타늄막(Ti), 질소함유 티타늄막(TiNx) 및 질소함유 텅스텐막(WNx)의 적층(Ti/TiNx/WNx)을 확산배리어로 사용한 경우의 게이트스택이다. 그리고, 도 3a 내지 도 3c에서, 폴리실리콘전극은 P형 폴리실리콘(P+ Poly-si), 메탈전극은 텅스텐전극(W)을 사용하므로써, 텅스텐폴리게이트 구조가 된다.
위와 같은 3가지 종류의 서로 다른 확산배리어를 갖는 PMOS 소자의 게이트스 택은 서로 다른 특성을 보여주는데, 질소함유 텅스텐막(WNx)만 적용한 도 3a의 경우 폴리실리콘전극의 계면 상에 Si-N 유전층 반응이 발생하여 게이트콘택저항을 크게 증가시키기 때문에 도 3b 및 도 3c에 도시된 것처럼, 또다른 확산배리어를 추가로 삽입해주어야 한다.
도 3b는 질소함유 텅스텐막(WNx) 아래에 텅스텐실리사이드막(WSix)을 삽입한 경우이고, 도 3c는 질소함유 텅스텐막(WNx) 아래에 티타늄막(Ti)과 질소함유 티타늄막(TiNx)을 삽입한 경우이다.
도 3c의 티타늄막(Ti), 질소함유 티타늄막(TiNx) 및 질소함유 텅스텐막(WNx)이 적층된 경우는 티타늄막(Ti)에 의한 티타늄실리사이드 반응에 의하여 게이트콘택저항(gate contact resistance, Rc)의 개선(Rc low)을 얻을 수가 있는 반면 상부 텅스텐전극의 시트저항값(sheet resistance, Rs)이 상승(Rs high)하는 단점이 발생한다. 여기서, 시트저항값이 상승하는 이유는 Ti, TiNx 상에서는 질소함유 텅스텐막(WNx)이 결정질로 형성되며, 이에 따라 WNx 위에서 형성되는 텅스텐전극의 시트저항값이 상승한다.
반면, 도 3b와 같이, 텅스텐실리사이드막(WSix)과 질소함유 텅스텐막(WNx)이 적층된 경우는, 상부 텅스텐전극의 시트저항값(Rs)은 낮은 반면(Rs low) 게이트콘택저항값(Rc)이 상승(Rc high)하게 되는 단점이 발생한다. 여기서, 시트저항값이 낮은 이유는, 비정질의 텅스텐실리사이드막 위에서 WNx이 형성되고, 이 WNx 위에 텅스텐전극이 형성되기 때문이다.
위와 같이, 도 3b 및 도 3c는 게이트콘택저항값과 시트저항값이 트레이드오프(Trade-off) 관계를 갖는다.
도 3d는 확산배리어 종류별 콘택저항을 나타낸 도면이고, 도 3e는 확산배리어 종류별 시트저항을 나타낸 도면이다.
도 3d 및 도 3e를 살펴보면, WNx, WSix/WNx, Ti/TiNx/WNx 모두 DPG(Dual Poly silicon Gate) 공정시 시트저항과 콘택저항을 만족시키지 못하고 있음을 알 수 있다. WNx은 NMOS, PMOS에서 콘택저항이 높고 시트저항은 낮으며, WSix/WNx은 NMOS에서 콘택저항은 낮고 PMOS에서 콘택저항은 높으며, 시트저항은 낮다. 그리고, Ti/TiNx/WNx은 NMOS와 PMOS에서 콘택저항이 모두 낮고, 시트저항은 높다.
상술한 바에 따르면, Ti/TiNx/WNx 확산배리어를 사용한 경우 게이트콘택저항값이 낮음을 알 수 있는데, 그 이유는 티타늄막(Ti)이 폴리실리콘전극과의 티타늄실리사이드 반응에 의해 오믹콘택을 형성하기 때문이다. 그리고, WSix/WNx 확산배리어를 사용한 경우에 시트저항값이 낮은 이유는 비정질의 텅스텐실리사이드막(WSix) 위에서 질소함유 텅스텐막(WNx)과 텅스텐전극이 형성되기 때문이다.
반대로, Ti/TiNx/WNx 확산배리어를 사용한 경우에 시트저항값이 높은 이유는 질소함유 텅스텐막(WNx) 위에서 텅스텐전극이 형성되기 때문이며, WSix/WNx 확산배리어를 사용한 경우에 게이트콘택저항값이 높은 이유는 보론의 외확산을 방지할 수 있는 질소함유 티타늄막(TiNx)이 없기 때문이다. 즉, 보론의 외확산에 의해 게이트콘택저항값이 증가한다.
따라서, 후술하는 실시예에 따른 확산배리어는 Ti/TiNx/WNx 확산배리어의 티타늄막(Ti)에 의한 게이트콘택저항값 감소와 WSix/WNx 확산배리어의 텅스텐실리사이드막(WSix)에 의한 게이트시트저항값 감소를 동시에 구현하도록 한다. 이를 만족하는 확산배리어는 적어도 티타늄막(Ti)과 텅스텐실리사이드막(WSix)이 포함된 이중 확산배리어 구조이며, 후술하겠지만, 바람직하게는 Ti, TiNx, WSix, WNx이 모두 포함된 적층 구조이다. 단, 단순히 Ti/TiNx/WSix/WNx 구조를 적용하는 경우에는, NMOS의 게이트스택에서 이상 계면이 발생하는 문제가 발생한다. 따라서, 이상 계면 반응이 발생하지 않으면서도 NMOS와 PMOS에서 모두 게이트콘택저항과 시트저항을 동시에 낮출 수 있는 확산배리어 구조가 제안된다.
도 4는 본 발명의 실시예에 따른 게이트스택의 구조를 도시한 도면이다. 이하, '질소함유 텅스텐막(WNx)'은 텅스텐막 내에 질소가 일정 비율로 함유된 금속막 성질의 텅스텐막을 의미하며, '질소함유 티타늄막(TiNx)'은 티타늄막 내에 질소가 일정 비율로 함유된 금속막 성질의 티타늄막을 의미한다. 바람직하게, '질소 함유'의 의미는 금속막을 질화시킨 금속질화막(Metal nitride)을 의미할 뿐만 아니라, 질소가 함유된 금속막(Nitrogen contained Metal layer)을 의미한다. 그리고, 질소의 함유량은 10∼80% 수준이다.
도 4를 참조하면, 기판(21) 상에 'SiON'으로 형성된 게이트산화막(22)이 형성되고, 게이트산화막(22) 상에 P형 불순물(예, 보론)이 고농도로 도핑된(이는 'P+'라 일컬음) P형 폴리실리콘전극(P+ Poly-Si, 23)이 형성된다.
그리고, P형 폴리실리콘전극(23) 상에는 티타늄막(Ti, 24A), 제1 질소함유 텅스텐막(WNx, 24B), 질소함유 티타늄막(TiNx, 24C), 텅스텐실리사이드막(WSix, 24D), 제2 질소함유 텅스텐막(WNx, 24E)의 순서로 적층되어 Ti/WNx/TiNx/WSix/WNx 구조가 되는 확산배리어(24)가 형성된다.
확산배리어(24)의 각 물질은 화학기상증착법(CVD), 원자층증착법(ALD) 또는 물리기상증착법(PVD) 중 어느 하나의 방법을 이용하여 형성한다. 바람직하게, 텅스텐실리사이드막(24D)은 물리기상증착법(PVD) 또는 화학기상증착법(CVD)을 이용하여 증착하여 비정질(Amorphous)이 되며, 티타늄막(Ti, 24A), 제1 질소함유 텅스텐막(WNx, 24B), 질소함유 티타늄막(TiNx, 24C) 및 제2 질소함유 텅스텐막(WNx, 24E)은 물리기상증착법(PVD)을 이용하여 증착한다.
티타늄막(24A)은 적어도 30Å 이하(5Å∼30Å)의 두께, 질소함유 티타늄 막(24C)은 적어도 40Å 이상(40Å∼200Å)의 두께, 제1 및 제2 질소함유 텅스텐막(24B, 24E)은 적어도 50Å 이상(50∼100Å)의 두께, 텅스텐실리사이드막(24D)은 적어도 100Å 이하(40∼100Å)의 두께로 형성한다. 여기서, 티타늄막(24A)의 두께가 30Å보다 두꺼우면 소자 페일(Fail)이 발생할 가능성이 크므로 티타늄막(24A)은 두께가 얇을수록 유리하다. 질소함유 티타늄막(24C)은 적어도 40Å 이상의 두께를 가지면, 계면저항 측면에서 유리하다. 텅스텐실리사이드막(24D)은 두께가 증가할수록 PMOS에서 보론을 흡수하여 폴리실리콘공핍현상이 증가할 우려가 있으므로, 텅스텐실리사이드막(24D)은 적어도 100Å 이하의 얇은 두께로 하는 것이 바람직하다.
그리고, 확산배리어(24) 상에 텅스텐전극(25)이 형성되고, 텅스텐전극(W, 25) 상에 게이트하드마스크(HM-Nit, 26)가 형성된다. 여기서, 게이트하드마스크(26)는 질화막이다.
확산배리어(24)를 자세히 살펴보면 다음과 같다.
먼저, 티타늄막(24A)은 P형 폴리실리콘전극(23)과 반응하여 티타늄실리사이드막(TiSi)를 형성하여 오믹콘택(Ohmic contact) 특성을 향상시키는 역할을 한다.
제1 질소함유 텅스텐막(24B)과 질소함유 티타늄막(24C)은 텅스텐실리사이드막(24D)과 티타늄막(24A)간의 과도한 실리사이드 반응을 억제하기 위한 것이다. 바람직하게는, 티타늄막(24A)과 P형 폴리실리콘전극(23)이 반응하여 형성되는 티타늄실리사이드막과 텅스텐실리사이드막(24D)간의 과도한 실리사이드 반응을 억제하기 위함이다. 특히, 제1 질소함유 텅스텐막(24B)은 후속 열공정시 분해된 질소(N)와 하부의 티타늄막(24A)이 반응하여 질소가 함유된 티타늄막(TiNx)을 형성하도록 하여 실리콘 및 보론의 외확산을 억제하는 역할을 하며, 질소함유 티타늄막(24C)은 후속 열공정시 보론의 외확산을 추가적으로 억제시켜 상부의 제2 질소함유 텅스텐막(24E)과 텅스텐실리사이드막(24D) 계면 상에서 발생하는 BN(Boron-Nitrogen)층의 형성을 억제한다. 이 효과는 질소함유 티타늄막(24C)의 두께가 증가될 경우 증대된다. 바람직하게, 제1 및 제2 질소함유 텅스텐막(24B, 24E)은 WNx로 표기되며, 이때 질소의 함량은 10∼50%이다.
또한, 질소함유티타늄막(24C)은 보론외확산 억제효과외에 후속 열공정시 하부의 제1질소함유 텅스텐막(24B)과 상부의 텅스텐실리사이드막간(24D)간의 상호계면 반응을 차단하는 역할을 한다. 질소함유티타늄막(24C)이 없는 Ti/WNx/WSix/WNx 구조의 경우 후속 열공정시 제1 질소함유 텅스텐막(24B)의 질소가 상부 텅스텐실리사이드막(24D)의 WSixN 반응에 기여하게 되어 하부 실리콘의 외확산을 억제하지 못하게 되고, 이로써 비정상 텅스텐실리사이드 계면 반응을 초래하여 소자 페일(fail)를 유발한다.
텅스텐실리사이드막(24D)은 상부 텅스텐전극(25)의 시트저항값을 낮추기 위한 것이다. 바람직하게, 텅스텐실리사이드막(24D)은 비정질상이고, WSix로 표기되며, 이때 x의 값을 2∼5범위(바람직하게는 x=2∼3)이다. 이처럼, 비정질상의 텅스텐실리사이드막(24D)은 텅스텐전극(25)의 시트저항값을 낮추는 역할을 하며, 비정 질상으로 형성한다. 텅스텐실리사이드막(24D)은 물리기상증착법(PVD) 또는 화학기상증착법(CVD)을 이용한다. 예를 들어, 물리기상증착법(CVD) 적용시 텅스텐실리사이드 타겟을 이용하여 스퍼터링법으로 증착한다. 그리고, 화학기상증착법(CVD) 적용시에는 육불화텅스텐(WF6) 가스를 텅스텐소스가스로 사용하고, 실리콘소스가스로는 디클로로실레인(DichoIrosilane, SiH2Cl2)를 소스로 사용하는 방식과 모노실레인(Monosilane, SiH4)을 소스로 사용하는 방식이 있다.
마지막으로, 제2질소함유텅스텐막(24E)은 후속 열공정시 텅스텐실리사이드막(24D)과 텅스텐전극(25)간의 비정상 텅스텐실리사이드 계면 반응을 억제하기 위하여 삽입한다.
도 4에 따르면, 확산배리어(24)가 P형 폴리실리콘전극(23) 내 도핑 물질인 보론(Boron)의 외확산을 방지할 수 있는 질소함유 티타늄막(24C)을 구비하므로 게이트콘택저항값을 감소시킨다. 즉, 질소 함유 티타늄막(24C)은 결정질이므로 고온 열공정에 의해서도 분해되지 않아 콘택저항값을 감소시킨다. 또한, 질소함유 티타늄막(24C)은 제1 질소함유 텅스텐막(24B)과 상부 텅스텐실리사이드막(24D)간의 상호 계면 반응을 차단하여 주는 역할을 하여 소자 페일을 방지한다.
그리고, 텅스텐실리사이드막(24D) 위에서 제2 질소함유 텅스텐막(24E)과 텅스텐전극(25)이 형성되므로 게이트시트저항값을 낮춘다.
그리고, 제1 질소함유 텅스텐막(24B)과 질소 함유 티타늄막(24C)은 P형 폴리실리콘전극(23) 내 실리콘 및 보론의 외확산(Out diffusion)을 억제한다. 예를 들 어, 제1 질소함유 텅스텐막(24B)이 없이 질소 함유 티타늄막(24C)만 존재하는 경우, 질소 함유 티타늄막(24C)은 후속 열공정시 P형 폴리실리콘전극(23) 내 실리콘의 확산을 효과적으로 억제하지 못하기 때문에 계면 상에 과도한 실리사이드 반응이 발생하는 단점이 있다. 이와 같이 과도한 실리사이드 반응이 일어나는 이유는 후속 열공정시 저온에서 발생한 티타늄실리사이드 반응이 상부로의 실리콘의 확산을 촉진시키기 때문이다.
결국, 도 4의 확산배리어는 텅스텐실리사이드막(WSix)의 장점과 티타늄막(Ti)의 장점을 동시에 결합하게 되므로, 후속 열공정이 진행되더라도 이상 계면 실리사이드 반응이 없어 게이트콘택저항값과 시트저항값을 동시에 낮출 수 있다.
도 4에서 우측 도면은 후속 열공정후 확산배리어의 변화를 도시한 도면이다.
이를 살펴보면, 후속 열공정(100)후 P형 폴리실리콘전극(23)과 질소함유 티타늄막(24C) 사이에는 티타늄실리사이드막(TiSix, x=1∼2)(101), 질소함유 티타늄막(102), 텅스텐막(103)의 구조가 형성되고, 텅스텐실리사이드막(24D)과 텅스텐전극(25) 사이에는 질소가 함유된 텅스텐실리사이드막(WSixNy, 104)(x=0.5∼3.0, y=0.01∼10.0)이 형성된다. WSixNy에서, x값은 텅스텐과 실리콘의 비율(Si/W ratio)을 의미하고 y값을 텅스텐실리사이드와 질소의 비율(WSix/N ratio)을 의미한다.
먼저, P형 폴리실리콘전극(23)의 실리콘과 티타늄막(24A)이 반응하여 P형 폴리실리콘전극(23) 위에 티타늄실리사이드막(101)이 형성되며, 질소함유 티타늄막(102)은 티타늄막(24A)과 그 상부의 제1 질소함유 텅스텐막(24B)의 질소성분이 반응하여 형성된 것이다. 텅스텐막(103)은 질소함유 티타늄막(102) 형성시 제1질소함유 텅스텐막(24B)의 질소 성분이 탈리되어 잔류하는 텅스텐막이다. 여기서, 티타늄실리사이드막(101)은 P형 폴리실리콘전극(23)과 티타늄막(24A)이 반응한 것으로, 오믹콘택(Ohmic contact) 특성이 향상된다.
그리고, 질소가 함유된 텅스텐실리사이드막(104)은 텅스텐실리사이드막(24D)과 제2 질소함유 텅스텐막(24E)이 반응하여 형성된 것이다.
도 4의 열공정 후 결과를 열공정 전과 비교하면, 제1 및 제2질소함유 텅스텐막(24B, 24E)은 열공정후 모두 다른 막으로 바뀐 것을 알 수 있다. 이처럼 제1 및 제2질소함유 텅스텐막(24B, 24E)은 그 주변막에 질소를 공급하는 역할을 한다.
도 5a는 확산배리어의 종류에 따른 텅스텐과 폴리실리콘간 콘택저항(Contact resistance)을 비교한 도면이고, 도 5b는 확산배리어의 종류에 따른 시트저항(Sheet resistance)을 비교한 도면이다.
도 5a를 살펴보면, Ti/WNx/TiNx/WSix/WNx 적용시 WSix/WNx 대비 20배 낮은 콘택저항값을 보임을 알 수 있다.
도 5b를 참조하면, Ti/WNx/TiNx/WSix/WNx 적용시 WSix/WNx와 동일한 시트저항값을 보인다. 이때, WSix/poly-si 대비에서는 1/3 수준으로 낮다.
일예로, Ti/WNx/TiNx/WSix/WNx 확산배리어에서 각 물질의 두께를 30Å(Ti)/50Å(WNx)/40Å(TiNx)/60Å(WSix)/50Å(WNx)으로 하고, 텅스텐전극의 두께를 400Å으로 한 경우, 콘택저항(Rc)은 3×10-7Ω-cm2 이하로 측정되었다. 아울러, 시트저항(Rs)은 4.5Ω/sq.(square)으로 측정되었다. 그리고, 폴리실리콘공핍율(PDR)은 69%으로 측정된 바, 통상적으로 폴리실리콘공핍율(PDR)은 65% 이상이면 '양호(Good)'로 판정된다.
한편, Ti/WNx/TiNx/WSix/WNx 확산배리어와 비교되는 WSix/WNx 확산배리어는 폴리실리콘공핍율(PDR)과 시트저항(Rs)은 각각 72%, 4.5Ω/sq.(square)으로 측정되어 양호(Good)한 것으로 관찰되나, 콘택저항이 3×10-6Ω-cm2 수준으로 매우 높게 측정되었다. 그리고, Ti(TiNx)/WNx 확산배리어는, 폴리실리콘공핍율(PDR)과 콘택저항(Rc)은 각각 71%, 3×10-7Ω-cm2 으로 측정되어 양호(Good)한 것으로 관찰되나, 시트저항(Rs)이 11Ω/sq.(square)으로 매우 높게 측정되었다.
그리고, Ti/WNx/TiNx/WSix/WNx 확산배리어의 경우, WSix가 포함됨에 따라 WSix/WNx 확산배리어의 경우와 동일한 수준의 낮은 시트저항(4.5Ω/sq.(square))을 갖는다.
결국, 도 5a 및 도 5b의 결과로부터 알 수 있듯이, 본 발명의 실시예에 따른 Ti/WNx/TiNx/WSix/WNx 확산배리어를 적용한 게이트스택은, 게이트콘택저항값과 게이트시트저항값을 동시에 낮출 수 있어 고속동작소자의 특성에 적합함을 알 수 있다.
한편, 상술한 실시예는 P형 폴리실리콘전극과 텅스텐전극 사이에 위치하는 Ti/WNx/TiNx/WSix/WNx 확산배리어를 포함하는 PMOS 소자의 게이트스택에 관한 것이나, 본 발명의 확산배리어는 N형 폴리실리콘전극(N형 불순물은 인(Phosphorous))과 텅스텐전극 사이에 Ti/WNx/TiNx/WSix/WNx 확산배리어가 위치하는 NMOS 소자의 게이트스택에도 적용이 가능하다. 즉, 폴리실리콘전극을 N형 불순물이 도핑된 부분과 P형 불순물이 도핑된 부분으로 나눈 후 후속 게이트패터닝을 통해 듀얼폴리게이트를 갖는 CMOS 소자에 적용가능한 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 텅스텐폴리게이트 구조에서 폴리실리콘전극과 텅스텐전극 사이의 확산배리어로 Ti/WNx/TiNx/WSix/WNx 확산배리어를 사용하므로써, 게이트콘택저항 및 시트저항을 동시에 낮출 수 있는 효과가 있다. 더불어, 폴리실리콘공핍율 특성도 향상시킬 수 있는 효과가 있다.

Claims (31)

  1. 제1게이트전극;
    상기 제1게이트전극 상의 티타늄이 함유된 제1막과 텅스텐 및 실리콘이 함유된 제2막을 포함하는 적층구조인 확산배리어; 및
    상기 확산배리어 상의 제2게이트전극
    을 포함하는 반도체소자.
  2. 제1항에 있어서,
    상기 제1막은 티타늄막을 포함하고, 상기 제2막은 텅스텐실리사이드막을 포함하는 반도체소자.
  3. 제1항에 있어서,
    상기 제1막은 티타늄막, 제1질소함유 텅스텐막 및 질소함유 티타늄막을 포함하는 적층 구조이고, 상기 제2막은 텅스텐실리사이드막과 제2질소함유 텅스텐막을 포함하는 적층 구조인 반도체소자.
  4. 제3항에 있어서,
    상기 제1 및 제2질소 함유 텅스텐막은,
    질소의 함량이 10∼50%이고, 두께가 50∼100Å인 반도체소자.
  5. 제3항에 있어서,
    상기 질소 함유 티타늄막은,
    질소의 함량이 10∼50%이고, 두께가 40∼200Å인 반도체소자.
  6. 제2항 또는 제3항에 있어서,
    상기 티타늄막은, 5∼30Å 두께인 반도체소자.
  7. 제2항 또는 제3항에 있어서,
    상기 텅스텐실리사이드막은, 40∼100Å 두께의 비정질 WSix(x=2∼5)인 반도체소자.
  8. 제1항에 있어서,
    상기 제1막은 티타늄실리사이드막, 제1질소 함유 티타늄막, 텅스텐막 및 제2질소함유 티타늄막을 포함하는 적층 구조이고, 상기 제2막은 텅스텐실리사이드막과 질소 함유 텅스텐실리사이드막을 포함하는 적층구조인 반도체소자.
  9. 제8항에 있어서,
    상기 티타늄실리사이드막, 제1질소 함유 티타늄막 및 텅스텐막은,
    폴리실리콘막, 티타늄막 및 질소 함유 텅스텐막을 열처리하여 얻어지는 반도체소자.
  10. 제8항에 있어서,
    상기 텅스텐실리사이드막과 질소 함유 텅스텐실리사이드막은,
    텅스텐실리사이드막(WSix, x=2∼5)과 질소 함유 텅스텐막을 열처리하여 얻어지는 반도체소자.
  11. 제9항 또는 제10항에 있어서,
    상기 질소 함유 텅스텐막은,
    질소의 함량이 10∼50%인 반도체소자.
  12. 제1항에 있어서,
    상기 제1게이트전극은, 불순물이 도핑된 폴리실리콘막인 반도체소자.
  13. 제12항에 있어서,
    상기 불순물은 보론(Boron)인 반도체소자.
  14. 제12항에 있어서,
    상기 폴리실리콘막은,
    N형 불순물이 도핑된 부분과 P형 불순물이 도핑된 부분으로 구분되어 듀얼폴리게이트가 되는 반도체소자.
  15. 제14항에 있어서,
    상기 P형 불순물은 보론(Boron)이고, 상기 N형 불순물은 인(Phosphorous)인 반도체소자.
  16. 제1항에 있어서,
    상기 제2게이트전극은, 텅스텐막인 반도체소자.
  17. 제1게이트전극을 형성하는 단계;
    상기 제1게이트전극 상에 티타늄이 함유된 제1막과 텅스텐 및 실리콘이 함유된 제2막을 포함하는 적층구조인 확산배리어를 형성하는 단계; 및
    상기 확산배리어 상에 제2게이트전극을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  18. 제17항에 있어서,
    상기 제1막은 티타늄막을 포함하고, 상기 제2막은 텅스텐실리사이드막을 포함하는 반도체소자의 제조 방법.
  19. 제17항에 있어서,
    상기 제1막은 티타늄막, 제1질소함유 텅스텐막 및 질소함유 티타늄막을 순차적으로 증착하고,
    상기 제2막은 텅스텐실리사이드막과 제2질소함유 텅스텐막을 순차적으로 증착하는 반도체소자의 제조 방법.
  20. 제18항 또는 제19항에 있어서,
    상기 텅스텐실리사이드막은 비정질의 WSix(x=2∼5)인 반도체소자의 제조 방법.
  21. 제19항에 있어서,
    상기 텅스텐실리사이드막은, 물리기상증착법(PVD) 또는 화학기상증착법(CVD)을 이용하여 40∼100Å 두께로 형성하는 반도체소자의 제조 방법.
  22. 제19항에 있어서,
    상기 티타늄막, 질소함유 티타늄막, 제1 및 제2질소 함유 텅스텐막은, 물리기상증착법(PVD), 화학기상증착법(CVD) 또는 원자층증착법(ALD) 중에서 선택된 어 느 하나의 방법을 이용하여 증착하는 반도체소자의 제조 방법.
  23. 제19항에 있어서,
    상기 질소함유 티타늄막과 제1,2질소 함유 텅스텐막은, 막내 질소 함량이 10∼50%가 되는 반도체소자의 제조 방법.
  24. 제18항 또는 제19항에 있어서,
    상기 티타늄막은, 5∼30Å 두께로 형성하는 반도체소자의 제조 방법.
  25. 제19항에 있어서,
    상기 질소 함유 티타늄막은, 40∼200Å 두께로 형성하는 반도체소자의 제조 방법.
  26. 제19항에 있어서,
    상기 제1 및 제2질소 함유 텅스텐막은, 50∼100Å 두께로 형성하는 반도체소자의 제조 방법.
  27. 제17항에 있어서,
    상기 제1게이트전극은, 불순물이 도핑된 폴리실리콘막으로 형성하는 반도체소자의 제조 방법.
  28. 제27항에 있어서,
    상기 불순물은 보론(Bron)인 반도체소자의 제조 방법.
  29. 제27항에 있어서,
    상기 폴리실리콘막은,
    N형 불순물이 도핑된 부분과 P형 불순물이 도핑된 부분으로 구분되어 듀얼폴리게이트가 되는 반도체소자의 제조 방법.
  30. 제29항에 있어서,
    상기 P형 불순물은 보론(Boron)이고, 상기 N형 불순물은 인(Phosphorous)인 반도체소자의 제조 방법.
  31. 제17항에 있어서,
    상기 제2게이트전극은,
    텅스텐막으로 형성하는 반도체소자의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10686122B2 (en) 2017-11-01 2020-06-16 Samsung Electronics Co., Ltd. Variable resistance memory device

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376756B (zh) * 2010-08-26 2014-04-16 上海华虹宏力半导体制造有限公司 多晶硅栅极结构
CN102376557B (zh) * 2011-11-30 2015-01-14 格科微电子（上海）有限公司 掺杂的多晶硅栅极的制作方法、mos晶体管及其制作方法
CN103578948B (zh) * 2012-07-30 2016-06-08 上海华虹宏力半导体制造有限公司 抑制pmos器件工艺中栅极多晶硅耗尽的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000009254A (ko) * 1998-07-22 2000-02-15 윤종용 금속 실리사이드막 위에 응집 방지층을 갖춘 게이트 전극 및 그형성 방법
KR100662850B1 (ko) 2006-02-02 2007-01-02 삼성전자주식회사 복수 개의 금속층을 적층한 반도체 소자
KR20070002558A (ko) * 2005-06-30 2007-01-05 주식회사 하이닉스반도체 텅스텐폴리메탈게이트 및 그의 제조 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4031000B2 (ja) * 2005-01-13 2008-01-09 エルピーダメモリ株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000009254A (ko) * 1998-07-22 2000-02-15 윤종용 금속 실리사이드막 위에 응집 방지층을 갖춘 게이트 전극 및 그형성 방법
KR20070002558A (ko) * 2005-06-30 2007-01-05 주식회사 하이닉스반도체 텅스텐폴리메탈게이트 및 그의 제조 방법
KR100662850B1 (ko) 2006-02-02 2007-01-02 삼성전자주식회사 복수 개의 금속층을 적층한 반도체 소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10686122B2 (en) 2017-11-01 2020-06-16 Samsung Electronics Co., Ltd. Variable resistance memory device

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