JP4031000B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は半導体装置の製造方法に関し、特に、ポリメタルゲート構造及びデュアルゲート構造のゲート電極を有する半導体装置の製造方法に関する。
近年、半導体装置、特にＤＲＡＭ（Dynamic Random Access Memory）においては、高速化及び低消費電力化（低電圧駆動）の要求が高くなってきている。かかる要求への対応として、ポリメタルゲート構造及びデュアルゲート構造が採用されている。
ポリメタルゲート構造は、ポリシリコン膜上に金属膜を積層させたゲート電極構造であり、従来から用いられているポリサイドゲート構造よりも抵抗を低くすることができる。一般に、ポリメタルゲート構造は、ポリシリコン膜の上に、バリアメタル（例えば窒化タングステン（ＷＮ））膜及び金属膜（例えばタングステン（Ｗ））が積層された構造を有している。しかしながら、かかるポリメタルゲート構造では、界面抵抗（バリアメタル膜とポリシリコン膜の接触抵抗）が非線形に高くなるという問題があった。このため、ポリシリコン膜とバリアメタル膜との間にシリサイド膜を介在させたポリメタルゲート構造が採用されるようになってきている。
一方、デュアルゲート構造は、ＮＭＯＳトランジスタのゲート電極にはＮ型不純物（リン等）を導入したＮ型ポリシリコンを含むゲート電極を、ＰＭＯＳトランジスタにはＰ型不純物（ボロン等）を導入したＰ型ポリシリコンを含むゲート電極を用いた構造である。デュアルゲート構造では、ＰＭＯＳトランジスタが表面チャネル型であるため、細いゲート長でも短チャネル効果の抑制が可能となり、トランジスタを高性能化する上で有利である。また、従来の埋め込みチャネル型ＭＯＳトランジスタに比べ、閾値を下げることが容易になるため、駆動電圧の低電圧化に適している。
以下、ポリメタルゲート構造及びデュアルゲート構造を有するゲート電極の従来の製造方法につき、図１２乃至図２０を用いて説明する。なお、図１２乃至２０において、「領域Ｎ」はＮ型ポリシリコンを含むゲート電極を形成する領域を表し、「領域Ｐ」はＰ型ポリシリコンを含むゲート電極を形成する領域を表している。
まず、図１２に示すように、シリコン基板２０１の表面に熱酸化によりシリコン酸化膜２０２ａを形成する。次に、図１３に示すように、プラズマ窒化を行い、シリコン酸化膜２０２ａを窒化してゲート酸窒化膜２０２を形成する。
次に、図１４に示すように、ゲート酸窒化膜２０２上にアモルファスシリコン膜２０３ａを形成する。
次に、図１５に示すように、領域Ｐをレジスト膜２０４で覆い、領域ＮにＮ型不純物としてリンをイオン注入する。
レジスト膜２０４を除去した後、図１６に示すように、領域Ｎをレジスト膜２０５で覆い、領域ＰにＰ型不純物としてボロンをイオン注入する。
レジスト膜２０５を除去した後、図１７に示すように、ＷＦ６とＳｉＨ２Ｃｌ２の混合ガスを用いたＣＶＤ法により、アモルファスシリコン膜２０３ａ上全面にタングステンシリサイド（ＷＳｉ）膜２０６を形成する。ＷＳｉ膜の形成は、スパッタ法等のＰＶＤ（Physical Vapor Deposition）法を用いることも可能ではあるが、成膜中に酸素の巻き込みが起き、これによりＷＳｉ膜のシート抵抗が高くなってしまうため、ＣＶＤ法が用いられる。
その後、図１８に示すように、ＣＶＤ法で形成したことによりＷＳｉ膜２０６に残存した塩素やフッ素等のガスを外部へ放出させる、いわゆるデガス処理として、例えば７００〜９５０℃、１０〜６０ｓｅｃ、Ｎ２雰囲気で熱処理（ＲＴＡ：Rapid Thermal Annealing）を行う。この熱処理によって、同時に、アモルファスシリコン２０３ａに注入されたＮ型不純物及びＰ型不純物が活性化されると共にアモルファスシリコン膜２０３ａがポリシリコン膜に変換され、Ｎ型ポリシリコン膜２０３ｎ及びＰ型ポリシリコン膜２０３ｐが形成される。
次に、図１９に示すように、ＷＳｉ膜２０６上に、スパッタ法により窒化タングステン（ＷＮ）膜２０７及びタングステン（Ｗ）膜２０８を形成し、さらに、ゲート電極パターンのシリコン窒化膜２０９を形成する。その後、図２０に示すように、シリコン窒化膜２０９をマスクとして用いてＷ膜２０８、ＷＮ膜２０７及びポリシリコン膜２０３ｎ及び２０３ｐをパターニングし、Ｎ型ポリメタルゲート電極２１０ｎ及びＰ型ポリメタルゲート電極２１０ｐが完成する。
特開２０００−７７５４０号 特開平８−３０６８０２号 特開平９−５１０４０号 特開平９−１９０９８３号 特開平９−２４６２０６号
図２１は、従来の製造方法において、ＷＳｉ膜２０６のデガス時の熱処理温度とＮ型ポリメタルゲート電極２１０ｎの界面抵抗（Ｎ型ポリシリコン２０３ｎとＷＳｉ膜２０６の接触抵抗）及びＰ型ポリメタルゲート電極２１０ｐの界面抵抗（Ｐ型ポリシリコン２０３ｐとＷＳｉ膜２０６の接触抵抗）との関係を示すグラフであり、Ｎ−ｇａｔｅがＮ型ポリメタルゲート電極２１０ｎの界面抵抗、Ｐ−ｇａｔｅがＰ型ポリメタルゲート電極２１０ｐの界面抵抗、縦軸の１．０が界面抵抗の規格値を示している。図２１に示すように、上述した従来の製造方法においては、Ｎ型及びＰ型ポリメタルゲート電極２１０ｎ及び２１０ｐの両方が界面抵抗の規格値を満たす熱処理の温度範囲は存在せず、Ｎ型ポリメタルゲート電極２１０ｎが規格値を満たす領域においては、Ｐ型ポリメタルゲート電極２１０ｐの界面抵抗が、Ｎ型ポリメタルゲート電極２１０ｎの界面抵抗と比較して非常に高くなってしまう。
このように、Ｎ型ポリメタルゲート電極とＰ型ポリメタルゲート電極との界面抵抗に大きな差が生じると、例えば以下のような問題が生じる。
図２２は、リングオッシレータ回路を示しており、（Ａ）は回路記号、（Ｂ）は回路図を表している。図２２（Ａ）のように、インバータ３００の出力ＯＵＴは、入力ＩＮに回帰される。インバータ３００は、図２２（Ｂ）に示すように、ＰＭＯＳトランジスタ３０１とＮＭＯＳトランジスタ３０２で構成されており、これらのゲート電極は、ポリメタルゲート／デュアルゲート構造を採用している。
図２２のようなリングオッシレータ回路において、ＰＭＯＳトランジスタ３０１のポリメタルゲート電極の界面抵抗がＮＭＯＳトランジスタ３０２のポリメタルゲート電極の界面抵抗よりもかなり高い場合（図２１の領域Ａに相当）、図２３（Ａ）に示すように、入力信号ＩＮに対して、出力信号ＯＵＴは、立ち上がりの波形が大きく鈍ってしまう。また、逆にＮＭＯＳトランジスタ３０２のポリメタルゲート電極の界面抵抗がＰＭＯＳトランジスタ３０２のポリメタルゲート電極の界面抵抗よりもかなり高い場合（図２１の領域Ｂに相当）には、図２３（Ｂ）に示すように、入力信号ＩＮに対して、出力信号ＯＵＴは、立ち下がりの波形が大きく鈍ってしまうこととなる。
本発明は上記の問題点を解決すべくなされたものであって、本発明の目的は、ポリメタルゲート構造及びデュアルゲート構造のゲート電極を有する半導体装置において、Ｎ型ポリメタルゲート電極とＰ型ポリメタルゲート電極の界面抵抗を共に低くすることが可能な半導体装置の製造方法を提供することである。
本発明による半導体装置の製造方法は、半導体基板の第１の領域及び第２の領域上にシリコン膜を形成する第１の工程と、前記第１の領域上の前記シリコン膜に選択的にＰ型不純物をイオン注入する第２の工程と、第１の熱処理を行い、前記シリコン膜に注入された前記Ｐ型不純物を活性化させる第３の工程と、前記第３の工程の後、前記第２の領域上の前記シリコン膜に選択的にＮ型不純物をイオン注入する第４の工程と、前記第４の工程の後、前記シリコン膜上にＣＶＤ法によりシリサイド膜を形成する第５の工程と、第２の熱処理を行い、前記シリサイド膜に含まれるガスを放出させると共に前記Ｎ型不純物を活性化させる第６の工程と、前記シリサイド膜上に、バリアメタル膜及び金属膜をこの順で形成する第７の工程と、前記バリアメタル膜、前記金属膜及び前記シリコン膜をパターニングして、前記第１の領域にＰ型ポリメタルゲート電極を、前記第２の領域にＮ型ポリメタルゲート電極を形成する第８の工程とを備えることを特徴とする。
本発明によれば、Ｐ型ポリメタルゲート電極とＮ型ポリメタルゲート電極それぞれの界面抵抗（シリコン膜とシリサイド膜の接触抵抗）を共に低くすることが可能となる。これは、第１の熱処理によって、Ｐ型不純物が活性化されるとともにシリコン膜の結晶格子内に納まり、安定した状態となることにより、第２の熱処理の際にＰ型の不純物が半導体基板方向へ拡散してしまうことを防止でき、界面付近のＰ型不純物濃度を高く保つことができるためと考えられる。
このように、本発明によれば、シリコン膜へのＰ型不純物のイオン注入とその活性化のための熱処理をあらかじめ行っておき、その後、シリコン膜へのＮ型不純物のイオン注入とシリサイド膜の形成を行い、シリサイド膜のデガス及びＮ型不純物の活性化のための熱処理を行う。すなわち、バリアメタル膜形成前に、Ｐ型不純物が導入された領域が２回の熱処理を経ることにより、Ｐ型ポリメタルゲート電極とＮ型ポリメタルゲート電極それぞれの界面抵抗を共に低くすることができる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
図１乃至図１０は、本発明の実施の形態に係るポリメタルゲート／デュアルゲート構造のゲート電極の製造工程を概略的に示す工程図である。図１乃至１０において、「領域Ｎ」はＮ型ポリシリコンを含むゲート電極を形成する領域を表し、「領域Ｐ」はＰ型ポリシリコンを含むゲート電極を形成する領域を表している。
まず、図１に示すように、Ｈ２−Ｎ２−Ｏ２雰囲気、７５０〜９００℃、好ましくは８５０℃の温度で、シリコン基板１０１の表面を熱酸化し、厚さ１．５〜２０ｎｍ、好ましくは約２ｎｍのシリコン酸化膜１０２ａを形成する。
次に、図２に示すように、プラズマ窒化によりシリコン酸化膜１０２ａを窒化してゲート酸窒化膜１０２を形成する。
次に、図３に示すように、成膜温度を５５０〜６５０℃、好ましくは約５５０℃としたＣＶＤ法により、ゲート酸窒化膜１０２上に、厚さ５０〜１５０ｎｍ、好ましくは約１００ｎｍのアモルファスシリコン膜１０３ａを形成する。
次に、図４に示すように、領域Ｎをレジスト膜１０４で覆い、領域ＰにＰ型不純物としてボロン（Ｂ）を、３〜１０ｋｅＶ、好ましくは約５ｋｅＶのエネルギーで、１．５×１０１５／ｃｍ２〜５×１０１５／ｃｍ２、好ましくは約２．５×１０１５／ｃｍ２イオン注入する。また、Ｒｐ（投影飛程）は、アモルファスシリコン膜１０３ａの表面領域に注入されるように、１６ｎｍ程度とするのが好ましい。
次に、Ｏ２プラズマ処理等によりレジスト膜１０４を除去した後、７００〜９５０℃、１０〜６０ｓｅｃ、Ｎ２１００％又は希釈Ｏ２雰囲気で、熱処理（ＲＴＡ）を行うことにより、領域Ｐのアモルファスシリコン膜１０３ａに導入されたボロンを活性化させる。このとき、図５に示すように、アモルファスシリコン膜１０３ａはポリシリコン膜１０３に転換し、Ｐ領域のポリシリコン膜１０３は、Ｐ型ポリシリコン膜１０３ｐとなる。この熱処理は、ボロン漏れ（ボロンが熱処理によってゲート絶縁膜中を拡散し、基板にしみだす現象）を防止するために、短い時間とすることが好ましく、約９５０℃、約１０ｓｅｃ、約１％のＯ２雰囲気で行うのが特に好ましい。
次に、図６に示すように、領域Ｐをレジスト膜１０５で覆い、領域ＮにＮ型不純物としてリンを５〜２０ｋｅＶ、好ましくは約１０ｋｅＶのエネルギーで、４×１０１５／ｃｍ２〜８×１０１５／ｃｍ２、好ましくは約５×１０１５／ｃｍ２イオン注入する。また、ポリシリコン膜１０３の表面領域に注入されるように、Ｒｐは、１４ｎｍ程度とするのが好ましい。
続いて、レジスト膜１０５を除去した後、上記Ｏ２雰囲気での熱処理においてポリシリコン膜１０３の表面に形成された酸化膜を表面洗浄により除去する。その後、図７に示すように、成膜温度を５００〜６００℃、好ましくは約５８０℃とし、ＷＦ６とＳｉＨ２Ｃｌ２の混合ガスを用いたＣＶＤ法により、ポリシリコン膜１０３上全面に、厚さ２〜１０ｎｍ、好ましくは約５ｎｍのタングステンシリサイド（ＷＳｉ）膜１０６を形成する。
その後、７００〜９５０℃、１０〜６０ｓｅｃ、Ｎ２１００％雰囲気で、熱処理（ＲＴＡ）を行うことにより、図８に示すように、ＣＶＤ法による成膜時にＷＳｉ膜１０６内に含まれたガス（塩素やフッ素）を外部へ放出（デガス）させる。この熱処理によって、ＷＳｉ膜１０６からのデガスと同時に、ポリシリコン膜１０３に注入されまだ活性化されていなかったＮ型不純物（リン）が活性化され、Ｎ領域のポリシリコン膜１０３が、Ｎ型ポリシリコン膜１０３ｎとなる。この熱処理は、あまり温度が低すぎたり、時間が短すぎたりとするとポリシリコン膜１０３とＷＳｉ膜１０６との界面の抵抗が高くなってしまう。これは、低温・短時間の熱処理では、ＷＳｉ膜１０６内に塩素やフッ素が残留してしまい、後の工程で熱が加わったときに、界面が酸化あるいは窒化されてしまうためと考えられる。また、逆にこの熱処理の温度が高すぎたり、時間が長すぎたりした場合にも、界面の抵抗は上昇してしまう。従って、この熱処理は、好ましくは７８０〜８５０℃、特に、約８００℃で、約３０ｓｅｃ行うのが好ましい。
次に、図９に示すように、ＷＳｉ膜１０６上に、スパッタ法により窒化タングステン（ＷＮ）膜１０７及びタングステン（Ｗ）膜１０８を順に形成し、さらに、ゲート電極パターンであるシリコン窒化膜１０９を形成する。その後、図１０に示すように、シリコン窒化膜１０９をマスクとして用いてＷ膜１０８、ＷＮ膜１０７、ＷＳｉ膜１０６及びポリシリコン膜１０３ｎ及び１０３ｐをパターニングし、Ｎ型ポリシリコン１０３ｎ、ＷＳｉ膜１０６、ＷＮ膜１０７及びＷ膜１０８からなるＮ型ポリメタルゲート電極１１０ｎ及びＰ型ポリシリコン１０３ｐ、ＷＳｉ膜１０６、ＷＮ膜１０７及びＷ膜１０８からなるＰ型ポリメタルゲート電極１１０ｐが完成する。
図１１は、本実施の形態による製造方法において、ＷＳｉ膜１０６のデガス時の熱処理温度とＮ型ポリメタルゲート電極１１０ｎの界面抵抗（Ｎ型ポリシリコン１０３ｎとＷＳｉ膜１０６の接触抵抗）及びＰ型ポリメタルゲート電極１１０ｐの界面抵抗（Ｐ型ポリシリコン１０３ｐとＷＳｉ膜１０６の接触抵抗）との関係を示すグラフであり、Ｎ−ｇａｔｅがＮ型ポリメタルゲート電極１１０ｎの界面抵抗、Ｐ−ｇａｔｅがＰ型ポリメタルゲート電極１１０ｐの界面抵抗、縦軸の１．０が界面抵抗の規格値を示している。図１１に示すように、Ｐ型ポリメタルゲート電極１１０ｐの界面抵抗が、規格値を満たす温度範囲が存在し、且つその範囲においてＮ型ポリメタルゲート電極１１０ｎの界面抵抗も規格値を満たしている（図１１の←→の範囲）。従って、かかる温度範囲でＷＳｉ膜１０６のデガス熱処理を行うことにより、Ｎ型及びＰ型ポリメタルゲート電極１１０ｎ及び１１０ｐの両方の界面抵抗を低くすることが可能となる。
このように、Ｎ型ポリメタルゲート電極とＰ型ポリメタルゲート電極の両方の界面抵抗を低くできることにより、これらのポリメタルゲート電極を有するＭＯＳトランジスタにより図２１に示すようなリングオッシレータを構成した場合、出力信号ＯＵＴは、立ち上がりの波形も立ち下がりの波形も大きく鈍ることがなくなり、高速な回路動作が可能となる。
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施の形態においては、図３の工程において、アモルファスシリコン膜１０３ａを形成しているが、これに限らず、アモルファスシリコン膜に変えてポリシリコン膜を用いることも可能である。
また、Ｎ型不純物としてリンを、Ｐ型不純物としてボロンを用いた例を示したが、Ｎ型不純物としてはヒ素やアンチモン等、Ｐ型不純物としてはインジウムやフッ化ボロン等、他の不純物を用いることも可能である。また、例えば、Ｐ型不純物として、ボロンとインジウムの２種類をイオン注入し、インジウムをアモルファスシリコン１０３ａの表面領域に、ボロンを深い領域に注入するようにしてもよい。これにより、インジウムはボロンと比較して拡散しにくいため、熱処理を行っても表面領域からあまり動かず、表面領域のＰ型不純物濃度をより高く保つことが可能になり、界面抵抗を低減することができる。
また、Ｐ領域にＰ型不純物を、Ｎ領域にＮ型不純物をそれぞれ選択的にイオン注入する例を示したが、例えば、Ｐ型不純物のイオン注入を全面（Ｐ領域及びＮ領域両方）に行い、Ｎ型不純物のイオン注入を、ドーズ量を上げてＮ領域に選択的に行うようにしてもよい。
本発明の好ましい実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１０２ａの形成）を示す断面図である。 本発明の好ましい実施形態による半導体装置の製造方法の一工程（ゲート酸窒化膜１０２の形成）を示す断面図である。 本発明の好ましい実施形態による半導体装置の製造方法の一工程（アモルファスシリコン膜１０３ａの形成）を示す断面図である。 本発明の好ましい実施形態による半導体装置の製造方法の一工程（Ｐ型不純物のイオン注入）を示す断面図である。 本発明の好ましい実施形態による半導体装置の製造方法の一工程（Ｐ型不純物の活性化熱処理）を示す断面図である。 本発明の好ましい実施形態による半導体装置の製造方法の一工程（Ｎ型不純物のイオン注入）を示す断面図である。 本発明の好ましい実施形態による半導体装置の製造方法の一工程（ＷＳｉ膜１０６の形成）を示す断面図である。 本発明の好ましい実施形態による半導体装置の製造方法の一工程（ＷＳｉ膜１０６のデガス熱処理）を示す断面図である。 本発明の好ましい実施形態による半導体装置の製造方法の一工程（ＷＮ膜１０７、Ｗ膜１０８及びシリコン窒化膜１０９の形成）を示す断面図である。 本発明の好ましい実施形態による半導体装置の製造方法の一工程（ゲート電極パターニング）を示す断面図である。 ＷＳｉ膜１０６のデガス時の熱処理温度とＮ型ポリメタルゲート電極１１０ｎ及びＰ型ポリメタルゲート電極１１０ｐの界面抵抗との関係を示すグラフとの関係を示すグラフである。 従来の半導体装置の製造方法の一工程（シリコン酸化膜２０２ａの形成）を示す断面図である。 従来の半導体装置の製造方法の一工程（ゲート酸窒化膜２０２の形成）を示す断面図である。 従来の半導体装置の製造方法の一工程（アモルファスシリコン膜２０３ａの形成）を示す断面図である。 従来の半導体装置の製造方法の一工程（Ｎ型不純物のイオン注入）を示す断面図である。 従来の半導体装置の製造方法の一工程（Ｐ型不純物のイオン注入）を示す断面図である。 従来の半導体装置の製造方法の一工程（ＷＳｉ膜２０６の形成）を示す断面図である。 従来の半導体装置の製造方法の一工程（ＷＳｉ膜２０６のデガス熱処理）を示す断面図である。 従来の半導体装置の製造方法の一工程（ＷＮ膜２０７、Ｗ膜２０８及びシリコン窒化膜２０９の形成）を示す断面図である。 従来の半導体装置の製造方法の一工程（ゲート電極パターニング）を示す断面図である。 ＷＳｉ膜２０６のデガス時の熱処理温度とＮ型ポリメタルゲート電極２１０ｎ及びＰ型ポリメタルゲート電極２１０ｐの界面抵抗との関係を示すグラフとの関係を示すグラフである。 リングオッシレータ回路の回路記号（Ａ）及び回路図（Ｂ）である。 図２２の回路における入力信号ＩＮと出力信号ＯＵＴの関係を示す図である。
符号の説明
１０１，２０１ シリコン基板
１０２，２０２ ゲート酸窒化膜
１０２ａ，２０２ａ シリコン酸化膜
１０３ａ，２０３ａ アモルファスシリコン
１０３ｎ，２０３ｎ Ｎ型ポリシリコン膜
１０３ｐ，２０３ｐ Ｐ型ポリシリコン膜
１０４，１０５，２０４，２０５ レジスト膜
１０６，２０６ ＷＳｉ膜
１０７ ＷＮ膜
１０８ Ｗ膜
１０９ シリコン窒化膜
１１０ｎ，２１０ｎ Ｎ型ポリメタルゲート電極
１１０ｐ，２１０ｐ Ｐ型ポリメタルゲート電極
３００ インバータ
３０１ ＰＭＯＳトランジスタ
３０２ ＮＭＯＳトランジスタ
Ｎ，Ｐ 領域
ＩＮ 入力
ＯＵＴ 出力

Claims (7)

  1. 半導体基板の第１の領域及び第２の領域上にシリコン膜を形成する第１の工程と、
    前記第１の領域上の前記シリコン膜に選択的にＰ型不純物をイオン注入する第２の工程と、
    第１の熱処理を行い、前記シリコン膜に注入された前記Ｐ型不純物を活性化させる第３の工程と、
    前記第３の工程の後、前記第２の領域上の前記シリコン膜に選択的にＮ型不純物を注入する第４の工程と、
    前記第４の工程の後、前記シリコン膜上にＣＶＤ法によりシリサイド膜を形成する第５の工程と、
    第２の熱処理を行い、前記シリサイド膜に含まれるガスを放出させると共に前記Ｎ型不純物を活性化させる第６の工程と
    前記シリサイド膜上に、バリアメタル膜及び金属膜をこの順で形成する第７の工程と、
    前記バリアメタル膜、前記金属膜及び前記シリコン膜をパターニングして、前記第１の領域にＰ型ポリメタルゲート電極を、前記第２の領域にＮ型ポリメタルゲート電極を形成する第８の工程を備える半導体装置の製造方法。
  2. 前記シリサイド膜がタングステンシリサイド（ＷＳｉ）膜である請求項１記載の半導体装置の製造方法。
  3. 前記シリサイド膜の膜厚が２〜１０ｎｍである請求項１又は２記載の半導体装置の製造方法。
  4. 前記バリアメタル膜が窒化タングステン（ＷＮ）膜であり、前記金属膜がタングステン（Ｗ）膜である請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第２の熱処理が、７８０〜８５０℃で行われる請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記第１の熱処理が、前記第２の熱処理よりも高温且つ短時間で行われる請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記第１の工程において前記シリコン膜がアモルファスシリコンであり、前記第１の熱処理により前記シリコン膜がポリシリコンとなる請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4504300B2 (ja) * 2005-11-11 2010-07-14 株式会社東芝 半導体装置およびその製造方法
KR100844958B1 (ko) * 2006-12-27 2008-07-09 주식회사 하이닉스반도체 이중 확산배리어를 구비한 반도체소자 및 그의 제조 방법
US7781333B2 (en) 2006-12-27 2010-08-24 Hynix Semiconductor Inc. Semiconductor device with gate structure and method for fabricating the semiconductor device
US8951895B2 (en) * 2009-11-30 2015-02-10 Georgia Tech Research Corporation Complementary doping methods and devices fabricated therefrom
CN101789369A (zh) * 2010-01-28 2010-07-28 上海宏力半导体制造有限公司 多金属钨栅极刻蚀方法
JP2011175231A (ja) 2010-01-29 2011-09-08 Denso Corp 地図データ
CN101866844B (zh) * 2010-05-12 2015-04-22 上海华虹宏力半导体制造有限公司 多晶硅刻蚀方法
US20160086805A1 (en) * 2014-09-24 2016-03-24 Qualcomm Incorporated Metal-gate with an amorphous metal layer
CN110379815A (zh) * 2019-07-25 2019-10-25 上海华力微电子有限公司 Sonos存储器的形成方法及sonos存储器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2827962B2 (ja) 1995-04-28 1998-11-25 日本電気株式会社 半導体装置の製造方法
JPH0951040A (ja) 1995-08-07 1997-02-18 Sony Corp 半導体装置の製造方法
JP3518122B2 (ja) 1996-01-12 2004-04-12 ソニー株式会社 半導体装置の製造方法
JPH09246206A (ja) 1996-03-05 1997-09-19 Sony Corp ゲート電極の形成方法
US6136678A (en) * 1998-03-02 2000-10-24 Motorola, Inc. Method of processing a conductive layer and forming a semiconductor device
JP3250526B2 (ja) 1998-09-01 2002-01-28 日本電気株式会社 半導体装置及びその製造方法
US6524904B1 (en) * 1999-04-20 2003-02-25 Matsushita Electric Industrial Co., Ltd. Method of fabricating semiconductor device
US6281064B1 (en) * 1999-06-04 2001-08-28 International Business Machines Corporation Method for providing dual work function doping and protective insulating cap
US6800512B1 (en) * 1999-09-16 2004-10-05 Matsushita Electric Industrial Co., Ltd. Method of forming insulating film and method of fabricating semiconductor device
JP2001203347A (ja) * 2000-01-18 2001-07-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002198526A (ja) * 2000-12-27 2002-07-12 Fujitsu Ltd 半導体装置の製造方法
JP2002208695A (ja) 2001-01-11 2002-07-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002217310A (ja) * 2001-01-18 2002-08-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
CN100347862C (zh) * 2002-02-07 2007-11-07 东芝松下显示技术有限公司 半导体装置及其制造方法
JP3744895B2 (ja) * 2002-12-27 2006-02-15 富士通株式会社 Ｃｍｏｓ型半導体装置の製造方法
DE10261425A1 (de) * 2002-12-30 2004-07-22 Osram Opto Semiconductors Gmbh Halbleiterlaserdiode

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