KR100591344B1 - 반도체장치의제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 239000010410 layer Substances 0.000 claims abstract description 252
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 218
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 217
- 239000010703 silicon Substances 0.000 claims abstract description 217
- 239000011229 interlayer Substances 0.000 claims abstract description 46
- 239000012535 impurity Substances 0.000 claims abstract description 43
- 229910052751 metal Inorganic materials 0.000 claims abstract description 22
- 239000002184 metal Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 230000005641 tunneling Effects 0.000 claims abstract description 15
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 14
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 12
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 58
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 41
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 29
- 239000000203 mixture Substances 0.000 claims description 25
- 230000003647 oxidation Effects 0.000 claims description 20
- 238000007254 oxidation reaction Methods 0.000 claims description 20
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 16
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 16
- 239000001301 oxygen Substances 0.000 claims description 16
- 229910052760 oxygen Inorganic materials 0.000 claims description 16
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 14
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 14
- 239000007789 gas Substances 0.000 claims description 14
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 13
- 229910021529 ammonia Inorganic materials 0.000 claims description 7
- 229910052757 nitrogen Inorganic materials 0.000 claims description 7
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 claims description 6
- 229960001730 nitrous oxide Drugs 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims 3
- 239000011888 foil Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 48
- 229920005591 polysilicon Polymers 0.000 abstract description 14
- 230000009977 dual effect Effects 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 description 26
- 229910052796 boron Inorganic materials 0.000 description 14
- 238000005468 ion implantation Methods 0.000 description 14
- 239000002245 particle Substances 0.000 description 14
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 13
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 12
- 229910021342 tungsten silicide Inorganic materials 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 229910052731 fluorine Inorganic materials 0.000 description 8
- 239000011737 fluorine Substances 0.000 description 8
- 238000001459 lithography Methods 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- 238000000151 deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 4
- 239000007864 aqueous solution Substances 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- -1 arsenic ions Chemical class 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 3
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000012071 phase Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- FAIAAWCVCHQXDN-UHFFFAOYSA-N phosphorus trichloride Chemical compound ClP(Cl)Cl FAIAAWCVCHQXDN-UHFFFAOYSA-N 0.000 description 1
- 230000001698 pyrogenic effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
실리콘기판상에 제1 실리콘층을 형성하고, 그 제1 실리콘층상에 비정질(非晶質)실리콘으로 이루어지는 제2 실리콘층을 형성한 후, 제2 실리콘층을 결정화(結晶化)하고, 또한 그 제2 실리콘층상에 금속실리사이드 또는 금속으로 이루어지는 도전층을 형성하는 공정과를 구비한 반도체장치의 제조방법에 있어서, 제1 실리콘층을 형성한 후 제2 실리콘층을 형성하기 전에, 제1 실리콘층의 표면에, 전자가 다이렉트터널링(direct tunneling)에 의하여 도통하는 막두께의 범위네에서 또한 제2 실리콘층을 결정화할 때에 제1 실리콘층의 결정성의 인계(引繼)를 단절하는 막두께를 가지는 층간막(層間膜)을 형성하는 반도체장치의 제조방법이다. 따라서, 2층 폴리실리콘의 폴리사이드구조의 듀얼게이트 CMOS에서는, 금속실리사이드층을 통한 불순물 상호확산에 의한 Vth변동이 억제된다.
Description
본 발명은, MIS반도체장치의 제조방법에 관한 것이다.
N채널 MOS형 전계효과트랜지스터(이하 NMOSFET라고 함)와 P채널 MOS형 전계효과트랜지스터(이하 PMOSFET라고 함)와로 구성되는 상보형(相補型) MOS트렌지스터(이하 CMOS라고 함)는, 저소비전력, 고속동작이라고 하는 특징을 가지므로, 메모리 LSI, 로직 LSI를 비롯하여 많은 LSI구성의 디바이스로서 널리 사용되고 있다. 이들의 디바이스는, 금후 고집적화와 함께 FET의 게이트길이의 미세화가 진전되어 간다.
종래의 PMOSFET의 게이트전극은, 프로세스의 간략성, 매입(埋入)채널형으로 인한 고성능이라고 하는 것으로, NMOSFET와 동일하게 N+형의 전극이 사용되어 왔다.
한편, 디프서브미크론(deep submicron)세대 이후의 디바이스에서는, 매입채널형에서는 단(短)채널효과의 억제가 곤란하므로, 표면채널형으로 되는 P+형 게이트의 적용이 유효하게 되어 있다.
NMOS트랜지스터에는 N+형 게이트, PMOS트랜지스터에는 P+형 게이트라고 하는 바와 같이 상이한 극성의 게이트를 제작하기 위하여, 게이트전극을 형성하는 다결정실리콘에, N+형 게이트로 될 영역에는 비소(As)나 인(P)과 같은 N형 불순물을 도핑하고, P+형 게이트로 될 영역에는 붕소(B)나 이불화붕소(BF2)와 같은 P형 불순물을 도핑한다. 이와 같이 많은 경우는, 상이한 도전형의 불순물을 나누어 주입함으로써 상이한 도전형의 게이트를 형성하고 있다.
그러나, 다결정실리콘과 금속실리사이드를 적층한 배선구조(폴리사이드구조)나, 다결정실리콘과 금속과를 적층한 배선구조를 사용하여 게이트전극을 형성한 경우에는, 금속실리사이드중의 불순물의 확산속도는, 실리콘중이나 산화실리콘중의 불순물의 확산속도와 비교하여 매우 빨라진다(확산계수로 약 4자릿수 정도). 그러므로, P+형 불순물과 N+형 불순물이 상호확산을 일으켜, 다결정실리콘중의 불순물을 보상하게 된다.
이와 같은 상호확산현상에 의하여, 다결정실리콘중의 페르마(Fermi)레벨이 변동하고, 게이트전압 인가시에 게이트전극이 공핍화(空乏化)됨으로써, 스레시홀드 전압(이하 Vth라고 함)이 변동하여, 디바이스특성을 저하시키게 된다.
또, P+형 게이트에서는 붕소가 게이트산화막중에 확산하고, 또한 기판까지 달함으로써, MOSFET의 Vth를 변동시키고, 게이트산화막의 신뢰성을 저하시키는 등의 과제가 생긴다. 특히 불소가 다결정실리콘중이나 게이트산화막중에 포함되면, 붕소의 확산을 증속시키는 것이 알려져 있다. 따라서, 불소가 다결정실리콘이나 게이트산화막에 확산하지 않도록, 구조, 형성방법을 최적화하는 것이 요구되고 있다.
다음에, 종래의 기술에 의하여 형성되는 듀얼게이트 CMOS에 관한 과제를 도 1에 따라서 구체적으로 설명한다.
도 1에 나타낸 바와 같이, 실리콘기판(1)을 필드산화막(2)에 의하여 NMOSFET형성영역과 PMOSFET형성영역으로 분리하고, 실리콘기판(1)상에 게이트산화막(3)을 형성한 후, 다결정실리콘층(4)과 그 상면에 텅스텐실리사이드(WSix)층(5)을 적층시켜 텅스텐폴리사이드구조를 형성한다. 이와 같은 텅스텐폴리사이드구조에서는, NMOS트랜지스터의 다결정실리콘층(4N)에는 N형(예를 들면 인) 불순물이 도핑되고, PMOS트랜지스터의 다결정실리콘층(4P)에는 P형(예를 들면 붕소) 불순물이 도핑되어 있다.
그리고, 고온열처리(예를 들면 활성화 어닐링)를 행하면, 인은 텅스텐실리사이드층(5)중을 확산하여 P형 게이트의 다결정실리콘층(4P)으로 확산하고, 붕소는 텅스텐실리사이드층(5)중을 확산하여 N형 게이트의 다결정실리콘층(4N)으로 확산한다.
따라서, 게이트전극중의 페르미레벨이 변동하고, 게이트전압 인가시에 게이트전극이 공핍화됨으로써, Vth가 변동하여, 디바이스특성을 저하시킨다. 또, 텅스텐실리사이드층(5)중에 불소가 포함되어 있는 경우에는, 불소가 다결정실리콘층(4)의 결정입계(結晶粒界)를 확산하여 게이트산화막(3)에 달하여, 이른바 실리콘기판(1)에의 붕소의 펀치스루가 생긴다.
또, P+형 불순물과 N+형 불순물과의 상호확산을 억제하기 위하여, 텅스텐실리사이드층(5)중의 확산속도를 감소시킬 목적으로 텅스텐실리사이드의 조성을 이른바 실리콘리치의 상태로 하는 기술이 보고되어 있다. 이 메카니즘은, 텡스텐실리사이드의 조성을 이른바 실리콘리치로 함으로써 텅스텐의 쇄상(鎖狀)구조를 붕괴하여, 확산패스를 없앤다고 하는 것이다.
그러나, 텅스텐실리사이드층(5)중의 실리콘의 조성비를 지나치게 증가시키면 텅스텐실리사이드층(5)의 저항치가 증가하고, 이로써 배선저항의 증대, 회로동작의 지연 등이 생기게 된다.
따라서, 이 방법은 반드시 득책은 아니다.
한편, 다결정실리콘층(4)에 대입경(大粒徑)의 다결정실리콘을 사용하는 방법, 특히 다결정실리콘층(4)을 2층구조로 하여, 상층의 다결정실리콘층을 대입경의 다결정실리콘으로 형성하는 방법이 개시(開示)되어 있다. 즉, 다결정실리콘을 대입경화함으로써 다결정실리콘의 결정입계를 감소시키고, 불소나 도판트(dopant)의 확산을 억제시킨다고 하는 것이다.
통상, 상층의 다결정실리콘(또는 비정질(非晶賣)실리콘)의 퇴적은 불산계의 수용액에 의하여 자연산화막을 제거 후 바로 행한다.
그러나, 상층실리콘층의 대입경화를 비정질실리콘으로부터의 고상(固相)성장에 의하여 행하는 경우에는, 하층의 다결정실리콘의 결정상태를 인계(引繼)하여 에피택셜성장하게 된다. 그러므로, 반드시 상층의 실리콘층이 대입경화된 다결정실리콘으로 된다고는 할 수 없다.
본 발명의 제1 목적은 Vth변동을 억제하는 MIS반도체장치의 제조방법을 제공하는 것이다.
본 발명의 제2 목적은 다결정실리콘층의 대입경화에 의하여 상이한 도전층간의 상호확산을 방지하는 것이다.
본 발명은, 기판상에 제1 실리콘층을 형성하는 공정과, 상기 제1 실리콘층상에 비정질실리콘으로 이루어지는 제2 실리콘층을 형성하는 공정과, 상기 제2 실리콘층을 결정화(結晶化)하는 공정과, 상기 결정화한 제2 실리콘층상에 금속실리사이드 또는 금속으로 이루어지는 도전층을 형성하는 공정과를 구비한 반도체장치의 제조방법에 있어서, 상기 제1 실리콘층을 형성한 후 상기 제2 실리콘층을 형성하기 전에, 이 제1 실리콘층의 표면에, 제1, 제2 실리콘층중의 전자가 다이렉트터널링(direct tunneling)에 의하여 전기적으로 도통하는 막두께의 범위내에서 또한 상기 제2 실리콘층을 결정화할 때에 상기 제1 실리콘층의 결정성의 인계를 단절하는 막두께를 가지는 층간막을 형성하는 공정을 구비한 반도체장치의 제조방법이다.
또한, 본 발명은, 기판상에 제1 실리콘층을 형성하는 공정과, 상기 제1 실리콘층상에 비정질실리콘으로 이루어지는 제2 실리콘층을 형성하는 공정과, 상기 제2 실리콘층의 제1 영역에 N형 불순물을 도핑하고, 또한 상기 제2 실리콘층의 제2 영역에 P형 불순물을 도핑하는 공정과, 상기 제2 실리콘층을 결정화하고, 또한 상기 제2 실리콘층에 도핑한 N형 불순물 및 P형 불순물을 상기 제1 실리콘층에 확산하는 공정과, 상기 결정화한 제2 실리콘층상에 금속실리사이드 또는 금속으로 이루어지는 도전층을 형성하는 공정과를 구비한 반도체장치의 제조방법에 있어서, 상기 제1 실리콘층을 형성한 후 상기 제2 실리콘층을 형성하기 전에, 이 제1 실리콘층의 표면에, 제1, 제2 실리콘층중의 전자가 다이렉트터널링에 의하여 전기적으로 도통하는 막두께의 범위내에서 또한 상기 제2 실리콘층을 결정화할 때에 상기 제1 실리콘층의 결정성의 인계를 단절하는 막두께를 가지는 층간막을 형성하는 공정을 구비한 반도체장치의 제조방법이다.
전술한 바와 같이 본 발명에서는, 제1 실리콘층을 형성한 후 제2 실리콘층을 형성하기 전에, 제1 실리콘층의 표면에, 제1, 제2 실리콘층중의 전자가 다이렉트터널링에 의하여 도통하는 막두께의 범위내에서 또한 제2 실리콘층을 결정화할 때에 제1 실리콘층의 결정성의 인계를 단절하는 막두께를 가지는 층간막을 형성하는 공정을 구비하고 있으므로, 제2 실리콘층을 결정화할 때에, 층간막에 의하여 제1 실리콘층의 결정성의 인계가 단절되므로, 제1 실리콘층의 결정성을 인계하여 제2 실리콘층이 결정화되는 일이 없다. 그러므로, 제2 실리콘층은 대입경으로 결정화하는 것이 가능하게 된다. 또한, 불소나 붕소가 제1 실리콘층으로 확산되는 것이 억제되므로, 제1 실리콘층, 층간막, 제2 실리콘층의 구성을 MOS트랜지스터의 게이트에 적용한 경우에는, 붕소가 제1 실리콘층 아래에 형성되는 게이트산화막을 펀치스루하는 것에 의한 Vth변동이 억제된다.
또한, 본 발명에서는, N형 불순물과 P형 불순물이 서로 도전층을 통하여 상호 확산하는 것이, 제2 실리콘층의 대입경화에 의하여 억제된다. 그러므로, 제1 실리콘층, 층간막, 제2 실리콘층의 구성을 MOS트렌지스터의 게이트에 적용한 경우에는, Vth변동이 억제된다.
또, 상기 층간막은, 산화실리콘막으로 이루어지고, 0.5nm 이상 3nm 이하의 막두께를 가진다.
그러므로, 상기 산화실리콘막은 제1, 제2 실리콘층중의 전자가 다이렉트터널링에 의하여 도통하는 막두께로 되어, 제1 실리콘층과 제2 실리콘층과의 도통이 확보된다. 또, 상기 막두께의 산화실리콘막은, 제2 실리콘층을 결정화할 때에 제1 실리콘층의 결정성의 인계를 단절하므로, 제2 실리콘층은 제1 실리콘층의 결정성을 인계하지 않고 대입경화하는 것이 가능하게 된다.
만일, 상기 산화실리콘막이 3nm을 넘는 막두께로 형성된 경우에는, 이 산화실리콘막은 다이렉트터널링을 일으키지 않는다. 그러므로, 제1 실리콘층과 제2 실리콘층과의 도통은 취해지지 않게 된다. 한편, 상기 산화실리콘막이 0.5nm 보다 얇은 막두께로 형성된 경우에는, 제2 실리콘층을 결정화했을 때에 바탕의 제1 실리콘층의 결정성을 인계하여 결정화된다. 그러므로, 제2 실리콘층은 대입경의 다결정실리콘으로 되지 않는 일이 있다.
본 발명의 제1 실시형태의 일예를, 도 2a∼도 2f의 제조공정도에 따라서 설명한다.
도 2a∼도 2f는, 일예로서 듀얼게이트구조의 CMOSFET를 나타낸다.
그리고, 도 2a∼도 2d는 게이트폭방향의 개략단면을 나타내고, 도 2e 및 도 2f는 게이트길이방향의 개략단면을 나타낸다.
도 2a에 나타낸 바와 같이, 국소(局所)산화법 (예를 들면, LOCOS (Local Oxidation of Silicon)법 : 예를 들면 산화는 950℃의 웨트산화를 이용함)에 의하여, 실리콘기판(11)상에 NMOSFET를 형성하는 영역과 PMOSFET를 형성하는 영역과를 분리하는 필드산화막(12)을 형성한다.
이어서, NMOSFET를 형성한 영역에 P웰영역의 형성, 트랜지스터의 펀치스루저지를 목적으로 한 매입층을 형성하기 위한 이온주입, Vth의 조정을 위한 이온주입 등을 행하여, NMOS채널영역(13)을 형성한다.
동일하게, PMOSFET를 형성할 영역에 N웰영역의 형성, 트랜지스터의 펀치스루저지를 목적으로 한 매입층을 형성하기 위한 이온주입, Vth의 조정을 위한 이온주입 등을 행하여, PMOS채널영역(14)을 형성한다.
이어서, 도 2b에 나타낸 바와 같이, 파이로제닉(pyrogenic)산화 (수소와 산소와의 혼합가스분위기를 850℃로 하여 산화)에 의하여, 노출되어 있는 실리콘기판(11)의 표면, 즉 NMOS채널영역(13) 및 PMOS채널영역(14)의 각 표면에, 게이트산화막(15)을 예를 들면 6nm의 두께로 형성한다.
계속하여, 감압하에 있어서의 화학적 기상(氣相)성장법(이하 LP-CVD법이라고 함)에 의하여, 필드산화막(12)상 및 게이트산화막(15)상에 다결정실리콘으로 이루어지는 제1 실리콘층(16)을 예를 들면 70nm의 두께로 형성한다. 상기 LP-CVD법에서는 예를 들면 원료가스에 모노실란(SiH4)을 사용하여 퇴적온도를 610℃∼620℃정도로 설정하였다.
이어서, 과산화수소와 염화수소와의 수용액 (H2O2 : HCl : H2O=1 : 1 : 8)에 의하여 산화처리를 행하여, 상기 제1 실리콘층(16)의 표면에 산화실리콘으로 이루어지는 층간막(17)을 형성한다. 이 층간막(17)은 여기에서는 1nm정도의 두께로 형성하였다.
상기 층간막(17)은, 다이렉트터널링을 일으키는 막두께의 범위내에서 또한 후에 설명하는 제2 실리콘층을 결정화할 때에 제1 실리콘층(16)의 결정성의 인계를 단절하는 막두께를 가지는 것이면 된다. 따라서, 산화실리콘막으로 형성한 경우에는, 0.5nm 이상 3nm 이하의 막두께로 형성하는 것이 필요하게 된다.
그리고, 상기 산화에서는, 과산화수소수와 불산의 혼합액, 과산화수소수와 황산의 혼합액, 과산화수소수와 암모니아의 혼합액 중의 어느 하나를 사용하여 행하는 것도 가능하다.
또한, LP-CVD법에 의하여, 상기 층간막(17)상에 비정질실리콘으로 이루어지는 제2 실리콘층(18)을 예를 들면 70nm의 두께로 형성한다. 이 LP-CVD법에서는 예를 들면 원료가스에 모노실란을 사용하여 퇴적온도를 550℃로 설정하였다.
이어서, 도 2c에 나타낸 바와 같이, 리소그라피기술에 의하여 패터닝을 행한 레지스트마스크(도시생략)를 사용하여, NMOSFET를 형성할 영역(제1 영역)의 제2 실리콘층(18)에 N형 불순물로서 인이온(P+)을 이온주입한다. 이 이온주입조건으로서는, 층간막(17)을 펀치스루하지 않도록, 예를 들면 타입에너지를 10keV 또한 도즈량을 5×1015개/cm2로 설정하였다. 그 결과, N+형 게이트영역(19)이 형성되었다.
상기 레지스트마스크를 제거한 후, 동일하게 리소그라피기술에 의하여 패터닝을 행한 레지스트마스크(도시생략)를 사용하여, PMOSFET를 형성할 영역(제2 영역)의 제2 실리콘층(18)에 P형 불순물로서 붕소이온(B+)을 이온주입한다. 이 이온주입 조건으로서는, 층간막(17)을 펀치스루하지 않도록, 예를 들면 타입에너지를 5keV 또한 도즈량을 5×1015개/cm2로 설정하였다. 그 결과, P+형 게이트영역(20)이 형성되었다.
그 후, 이 이온주입에서 사용한 레지스트마스크를 제거한다.
계속하여 도 2d에 나타낸 바와 같이, 650℃의 질소(N2)분위기중에서 10시간의 어닐링을 행함으로써, 비정질실리콘으로 이루어지는 제2 실리콘층(18)을 결정화하여, 제1 실리콘층(16)보다 대입경의 다결정실리콘층(21)을 생성한다.
다음에, 1000℃, 10초간의 RTA(Rapid Thermal Annealing)를 행함으로써, 상기 N형, P형 불순물을 층간막(17)을 통하여 제1 실리콘층(16)중에 확산시킨다.
그 후, 도 2e에 나타낸 바와 같이, LP-CVD법에 의하여, 상기 다결정실리콘층(21)상에 텅스텐실리사이드로 이루어지는 도전층(22)을 예를 들면 70nm의 두께로 형성한다. 이 텅스텐실리사이드를 형성하기 위한 LP-CVD법에서는 예를 들면 원료가스에 육불화텅스텐(WF6)과 모노실란(SiH4)을 사용하여 퇴적온도를 380℃로 설정하였다.
또한, CVD법에 의하여, 산화실리콘막(23)을 예를 들면 150nm의 두께로 퇴적한다. 이 산화실리콘막(23)을 형성하기 위한 CVD법에서는 예를 들면 원료가스에 모노실란(SiH4)과 산소(O2)를 사용하여 퇴적온도를 420℃로 설정하였다.
그 결과, 이른바 오프셋산화막부가의 텅스텐폴리사이드배선층이 형성되었다.
그 후, 리소그라피기술에 의하여 레지스트막을 페터닝하여 레지스트마스크(도시생략)를 형성한다. 그리고, 상기 레지스트마스크를 사용한 이방성(異方性) 에칭에 의하여, 상기 산화실리콘막(23), 도전층(22), 다결정실리콘층(21), 층간막(17), 제1 실리콘층(16)으로 이루어지는 게이트전극패턴(24),(25)을 형성한다. 상기 이방성 에칭에서는, 산화실리콘에 대해서는 플루오로카본계의 가스를 사용하고, 텅스텐 실리사이드에 대해서는 염소(Cl2)와 산소(O2)와의 혼합가스를 사용하였다.
그리고, 도 2f에 나타낸 바와 같이, 리소그라피기술에 의하여 패터닝을 행한 PMOSFET영역을 덮는 레지스트마스크(도시생략) 및 게이트전극패턴(24)을 마스크로 사용하여, NMOSFET를 형성할 영역의 실리콘기판(11)에 비소이온(As+)을 이온주입한다. 이 이온주입조건으로서는, 예를 들면 타입에너지를 20keV 또한 도즈량을 5×1013개/cm2로 설정하였다 그 결과, N형의 LDD(Lightly Doped Drain)(26)를 형성한다.
상기 레지스트마스크를 제거한 후, 동일하게 리소그라피기술에 의하여 패터닝을 행한 NMOSFET영역을 덮는 레지스트마스크(도시생략) 및 게이트전극페턴(25)을 마스크로 사용하여, PMOSFET를 형성할 영역의 실리콘기판(11)에 이불화붕소이온(BF2 +)을 이온주입한다. 이 이온주입조건으로서는, 예를 들면 타입에너지를 20keV 또한 도즈량을 5×1013개/cm2로 설정하였다. 그 결과, P형의 LDD(27)를 형성한다. 그 후, 상기 레지스트마스크를 제거한다.
이어서, LP - CVD법에 의하여, 상기 게이트전극패턴(24),(25)을 덮는 상태로 산화실리콘막을 예를 들면 150nm의 두께로 퇴적한다. 그 후, 이산화실리콘막을 이방성 에칭함으로써, 상기 게이트전극패턴(24),(25)의 각 측벽에 사이드월산화막(28),(29)을 형성한다.
계속하여, 리소그라피기술에 의하여 패터닝을 행한 PMOSFET영역을 덮는 레지스트마스크(도시생략), 게이트전극패턴(24) 및 사이드월산화막(28)을 마스크로 사용하여, NMOSFET를 형성할 영역의 실리콘기판(11)에 비소이온(As+)을 이온주입한다. 이 이온주입조건으로서는, 예를 들떤 타입에너지를 20keV 또한 도즈량을 5×1015개/cm2로 설정하였다. 그 결과, N형의 소스·드레인(30)을 형성하였다.
상기 레지스트마스크를 제거한 후, 동일하게 리소그라피기술에 의하여 패터닝을 행한 NMOSFET영역을 덮는 레지스트마스크(도시생략), 게이트전극패턴(25) 및 사이드월산화막(29)을 마스크로 사용하여, PNMOSFET를 형성할 영역의 실리콘기판(11)에 이불화붕소이온(BF2 +)을 이온주입한다. 이 이온주입조건으로서는, 예를 들면 타입에너지를 20keV 또한 도즈량을 5×1015개/cm2로 설정하였다. 그 결과, P형의 소스·드레인(31)을 형성하였다.
그 후, 상기 리소그라피기술로 형성한 레지스트마스크를 제거한다.
그 후, RTA에 의하여, 1000℃, 10초간의 조건으로 P형, N형 불순물의 활성화를 행한다.
상기와 같이 하여, CMOSFET가 완성된다.
그리고, 싱글게이트구조를 형성하는 경우애는, 다결정실리콘막에의 도핑을 N+형 불순물만으로 행한다. 그 형성방법으로서는, 인(P) 또는 비소(As)과 이온주입, 삼염화산화인(POCl3)의 확산 등이 있다.
상기 제1 실시형태에서는, 제2 실리콘층(18)을 형성하기 전에, 제1 실리콘층(16)의 표면에 얇은 산화실리콘막(막두께가 0.5nm∼3nm)으로 이루어지는 층간막(17)을 형성하므로, 제2 실리콘층(18)을 결정화할 때에, 층간막(17)에 의하여, 제1 실리콘층(16)의 결정성의 인계가 단절되므로, 제1 실리콘층(16)의 결정성을 인계하여 제2 실리콘층(18)이 결정화되는 일이 없다. 그러므로, 제2 실리콘층(18)을 대입경의 다결정실리콘층으로 생성하는 것이 가능하게 된다.
또, 저온장시간어닐링(650℃, 10시간)에 의하여, 비정질실리콘으로 이루어지는 제2 실리콘층(18)을 결정화할 때에는, 핵발생속도가 늦은 만큼, 대임경의 결정을 형성할 수 있다. 따라서, 결정성이 있는 다결정실리콘으로 이루어지는 제1 실리콘층(16)상에 비교하여, 앎은 산화막으로 이루어지는 층간막(17)상에서는 핵이 랜덤으로 발생하여 보다 대입경의 다결정실리콘이 생성된다.
또한, 상기 층간막(17)은 제1, 제2 실리콘층(16),(18) 중의 전자가 다이렉트터널링에 의하여 도통하는 두께이므로, 제1 실리콘층(16)과 제2 실리콘층(18)과의 도통이 확보되어, 전기적 특성을 손상하는 일은 없다.
만일, 상기 층간막(17)이 3nm을 넘는 막두께로 형성된 경우에는 전자의 다이렉트터널링은 일어나지 않는다. 그러므로, 제1 실리콘층(16)과 제2 실리콘층(18)과의 도통은 취할 수 없게 된다.
한편, 상기 층간막(17)이 0.5nm 보다 얇은 두께로 형성된 경우에는, 제2 실리콘층(18)을 결정화할 때에, 제2 실리콘층은 바탕의 제1 실리콘층(16)의 결정성을 인계하여 결정화된다. 그러므로, 제2 실리콘층(18)은 대입경의 다결정실리콘으로 되지 않는 일이 일어난다.
또, 제2 실리콘층(18)을 대입경화하였으므로, 불소나 붕소가 제1 실리콘층(16)에 확산되는 것이 억제되므로, 상기 구성의 MOSFET에서는, 붕소가 게이트산화막(12)을 펀치스루하는 것에 의한 Vth변동이 억제된다.
또한, N형 불순물과 P형 불순물이 서로 도전층(22)을 통하여 상호확산하는 것이, 제2 실리콘층(18)의 대입경화에 의하여 억제된다. 그러므로, 상기 구성의 MOSFET에서는 Vth변동이 억제된다.
따라서, 제1 실시형태에서 설명한 프로세스에 의하여 형성한, 제1 실리콘층(16), 층간막(17), 제2 실리콘층(18) 및 도전층(22)을 적층한 구조의 배선층을 사용함으로써, 배선층의 전기적 특성을 손상하지 않고, N형 불순물과 P형 불순물이 서로 배선층중을 확산하는 것에 의한 MOSFET특성의 변동이나, 붕소의 펀치스루에 의한 MOSFET특성의 변동이 억제된다.
또, 산화실리콘막으로 이루어지는 층간막(17)을 과산화수소와 염화수소와의 수용액을 사용한 산화에 의하여 형성하므로, 산화실리콘막은 막두께의 제어성이 양호하게 형성된다.
따라서, 막두께가 0.5nm∼3nm의 산화실리콘막을 형성하는 것이 가능하게 된다.
또, 과산화수소계의 수용액이라면. 예를 들면, 과산화수소수와 불산의 혼합액, 과산화수소수와 황산의 혼합액, 과산화수소수와 암모니아의 혼합액이라도, 동일한 상기 산화작용이 얻어진다.
또, 과산화수소수를 포함하는 혼합액에 의한 산화에 의하여 형성되는 산화실리콘막은, 이른바 포러스상(다공질상)으로 형성된다. 이것으로부터도, 제1 실리콘층(16)과 제2 실리콘층(18)과의 사이에 있어서의 전기적 특성이 손상되는 일은 없다.
다음에, 제2 실시형태로서, 산화실리콘으로 이루어지는 층간막(17)을 열산화법에 의하여 형성하는 제조방법을, 도 3에 따라서 설명한다.
이 제2 실시형태는 층간막(17)의 형성방법을 제외하고, 상기 제1 실시형태에서 설명한 것과 동일한 프로세스에 따른다. 따라서, 여기에서는, 열산화법만을 설명하는 것으로 한다.
도 3에 나타낸 바와 같이, 상기 제1 실시형태에서 설명한 것과 동일한 프로세스를 거쳐 제1 실리콘층(16)을 형성한 후, 산화이질소(N2O)분위기 중에서 RTP(Rapid Thermal Process)인 RTO(Rapid Thermal Oxidation)를 행하여, 상기 제1 실리콘층(16)의 표면에 산화실리콘으로 이루어지는 층간막(17)을 형성한다. 그 후, 상기 제1 실시형태에서 설명한 것과 동일하게 하여, 제2 실리콘층(18)을 형성하는 공정 이후를 행한다.
상기 열산화헤서는, 산소분위기중 또는 산소와 질소와의 혼합가스분위기중에서 RTO를 행해도 되고, 또는 산소와 질소와의 혼합가스분위기중에서 퍼니스(furnace)산화를 행해도 된다.
상기와 같이, 열산화에 의하여 층간막(17)을 형성한 경우도, 제1 실시형태에서 설명한 것과 동일하게, 막두께제어성 양호하게 형성할 수 있다.
다음에, 층간막(17)을 형성한 게이트를 사용한 MOSFET의 특성을, 도 4 및 도 5에 따라서 설명한다.
도 4는 NMOSFET의 Vth변동을 나타내고, 도 5는 PMOSFET의 Vth변동을 나타낸다.
평가 TEG는 MOSFET의 게이트전극에 반도전형(反導電型)의 확산원을 배설한 구조이다. 그리고, N+형 게이트전극의 경우에는 확산원을 P+형 영역으로 하고, P+형 게이트전극의 경우에는 확산원을 N+형 영역으로 하였다.
각 도에서는, 종축에 Vth변동량을 나타내고, 횡축에 확산원과 MOSFET의 게이트와의 간격을 나타낸다. 또, 각 도 중의 ○ 표는 상기 제1 실시형태에서 설명한 폴리사이드구조, 즉 통상 입경의 다결정실리콘층(두께 70nm)상에 층간막(두께 1nm의 SiO2)을 형성하고, 또한 대입경 다결정실리콘층(70nm)을 형성한 폴리사이드구조를 게이트로 사용한 MOSFET 1의 경우를 나타낸다. □ 표는 통상 입경의 다결정실리콘층(두께 70nm)상에 대입경 다결정실리콘(두께 70nm)을 적층한 폴리사이드구조를 게이트로 사용한 MOSFET 2의 경우를 나타낸다. △ 표는 단층구조의 대입경 다결정실리콘(두께 140nm)의 폴리사이드구조를 게이트로 사용한 MOSFET 3의 경우를 나타낸다.
도 4 및 도 5에 나타낸 바와 같이, 층간막(17)을 형성한 다결정실리콘구조를 게이트로 사용한 MOSFET의 Vth변동폭이 가장 작고, 그 변동폭의 절대치는, NMOSFET의 경우, 평균 약 4mV정도(단 확산원과의 거리가 0.3㎛∼10㎛의 범위에 있어서)이고, 최대라도 약 12mV정도였다. 또, PMOSFET의 경우는 최대 약 14mV정도였다.
한편, 통상 입경의 다결정실리콘상에 대입경 다결정실리콘을 적층한 폴리사이드구조를 게이트로 사용한 MOSFET의 Vth변동(절대치)은, NMOSFET의 경우, 평균 약 16mV정도(단 확산원과의 거리가 0.3㎛∼10㎛의 범위에 있어서)이고, 최대로는 약 18mV정도로 되었다. 또, PMOSFET의 경우는 최대로 약 40mV정도였다.
또, 단층구조의 대입경 다결정실리콘의 폴리사이드구조를 게이트로 사용한 MOSFET의 Vth변동에서는, 통상 입경의 다결정실리콘상에 대입경 다결정실리콘을 적층한 폴리사이드구조를 게이트로 사용한 MOSFET의 Vth변동과 같은 정도 또는 그 이상으로 되었다.
이와 같이, 층간막(17)을 형성한 다결정실리콘구조를 게이트로 사용한 MOSFET는, 불순물 상호확산에 의한 Vth변동을 충분히 억제할 수 있는 것을 알았다.
따라서, 상기 제1 실리콘층과 대입경화한 제2 실리콘층을 사용한 폴리사이드 구조의 게이트를 사용하여, CMOSFET의 게이트를 형성한 경우에는, CMOSFET의 게이트간의 상호확산이 억제되어, Vth변동을 억제하는 것이 가능하게 된다. 그 결과, CMOSFET의 특성의 향상을 도모할 수 있다.
이상, 설명한 바와 같이 본 발명에 의하면, 제1 실리콘층상에 제1, 제2 실리콘층중의 전자가 다이렉트터널링에 의하여 도통하는 막두께의 범위 내에서 또한 상기 제2 실리콘층을 결정화할 때에 상기 제1 실리콘층의 결정성의 인계를 단절하는 막두께를 가지는 층간막을 형성한 후, 비정질실리콘으로 이루어지는 제2 실리콘층을 형성하고, 이 제2 실리콘층을 결정화하고나서 금속실리사이드 또는 금속으로 이루어지는 도전층을 형성하였으므로, 제1 실리콘층과 제2 실리콘층간의 전기적 특성을 손상하지 않고, 제2 실리콘층을 대입경의 다결정실리콘화하는 것이 가능하게 된다.
그리고 층간막을 0.5nm∼3nm의 산화실리콘으로 형성하는 것으로 상기 특성을 얻을 수 있다.
상기와 같이 제2 실리콘층을 대입견경할 수 있음으로써, 불소나 붕소가 제1 실리콘층에 확산되는 것을 억제할 수 있다. 또한, N형 불순물과 P형 불순물이 실리콘층중에 분리하여 도입되어 있는 구성에서는, 제2 실리콘층을 대입경화함으로써, 도전층을 통해서의 불순물의 상호확산을 억제할 수 있다.
따라서, 제1 실리콘층, 층간막, 제2 실리콘층 및 도전층을 적층한 구성을 MOS트랜지스터의 게이트에 적용한 경우에는, MOSFET의 Vth변동을 억제할 수 있다.
도 1은 종래의 CMOS구조의 개략단면도.
도 2a∼도 2f는 본 발명에 관한 제1 실시형태의 CMOS구조의 제조공정도.
도 3은 본 발명에 관한 제2 실시형태의 CMOS구조의 단면도.
도 4는 NMOSFET의 Vth변동의 설명도.
도 5는 PMOSFET의 Vth변동의 설명도.
＜도면의 주요부분에 대한 부호의 설명＞
11 : 실리콘기판, 16 : 제1 실리콘층, 17 : 층간막(層間膜), 18 : 제2 실리콘층, 22 : 도전층.
Claims (20)
- 기판상에 제1 실리콘층을 형성하는 공정과,상기 제1 실리콘층상에 비정질실리콘으로 이루어지는 제2 실리콘층을 형성하는 공정과,상기 제2 실리콘층의 제1 영역에 N형 불순물을 도핑하고, 또한 상기 제2 실리콘층의 제2 영역에 P형 불순물을 도핑하는 공정과,상기 제2 실리콘층을 결정화하고, 또한 상기 제2 실리콘층에 도핑한 N형 불순물 및 P형 불순물을 상기 제1 실리콘층에 확산하는 공정과,상기 결정화한 제2 실리콘층상에 금속실리사이드 또는 금속으로 이루어지는 도전층을 형성하는 공정을 구비한 반도체장치의 제조방법에 있어서,상기 제1 실리콘층을 형성한 후 상기 제2 실리콘층을 형성하기 전에, 이 제1 실리콘층의 표면에, 제1 및 제2 실리콘층중의 전자가 다이렉트터널링에 의하여 전기적으로 도통하는 막두께의 범위내에서 또한 상기 제2 실리콘층을 결정화할 때에 상기 제1 실리콘층의 결정성의 인계를 단절하는 막두께를 가지는 층간막을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 층간막은, 산화실리콘막으로 이루이지고, 0.5nm 이상 3nm 이하의 막두께를 가지는 것을 특징으로 하는 반도체장치의 제조방법.
- 청구항 2에 있어서, 상기 산화실리콘막은, 과산화수소수와 불산의 혼합액, 과산화수소수와 황산의 혼합액, 과산화수소수와 암모니아의 혼합액, 또는 과산화수소수와 염산의 혼합액을 사용하여, 상기 제1 실리콘층의 표면을 산화함으로써 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
- 청구항 2에 있어서, 상기 산화실리콘박은, 산화이질소분위기중, 산소분위기중, 또는 산소와 질소와의 혼합가스분위기중에서, 상기 제1 실리콘층의 표면을 일산화함으로써 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
- 기판상에 제1 실리콘층의 플로팅게이트를 형성하는 공정과,상기 제1 실리콘층상에 비정질실리콘으로 이루어지는 제2 실리콘층의 콘트롤게이트를 형성하는 공정과,상기 제2 실리콘층을 결정화하는 공정과,상기 결정화한 제2 실리콘층상에 금속실리사이드 또는 금속으로 이루어지는 도전층을 형성하는 공정을 구비한 반도체장치의 제조방법에 있어서,상기 제1 실리콘층을 형성한 후 상기 제2 실리콘층을 형성하기 전에, 이 제1 실리콘층의 표면에, 제1 및 제2 실리콘층중의 전자가 다이렉트터널링에 의하여 전기적으로 도통하는 막두께의 범위내에서 또한 상기 제2 실리콘층을 결정화할 때에 상기 제1 실리콘층의 결정성의 인계를 단절하는 막두께를 가지는 층간막을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
- 기판상에 제1 실리콘층의 제1 게이트를 형성하는 공정과,상기 제1 실리콘층상에 비정질실리콘으로 이루어지는 제2 실리콘층의 제2 게이트를 형성하는 공정과,상기 제2 실리콘층의 제1 영역에 N형 불순물을 도핑하고, 또한 상기 제2 실리콘층의 제2 영역에 P형 불순물을 도핑하는 공정과,상기 제2 실리콘층을 결정화하고, 또한 상기 제2 실리콘층에 도핑한 N형 불순물 및 P형 불순물을 상기 제1 실리콘층에 확산하는 공정과,상기 결정화한 제2 실리콘층상에 금속실리사이드 또는 금속으로 이루어지는 도전층을 형성하는 공정을 구비한 반도체장치의 제조방법 있어서,상기 제1 실리콘층을 형성한 후 상기 제2 실리콘층을 형성하기 전에, 이 제1 실리콘층의 표면에, 제1 및 제2 실리콘층중의 전자가 다이렉트터널링에 의하여 전기적으로 도통하는 막두께의 범위내에서 또한 상기 제2 실리콘층을 결정화할 때에 상기 제1 실리콘층의 결정성의 인계를 단절하는 막두께를 가지는 층간막을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
- 청구항 5에 있어서, 상기 층간막은, 산화실리콘막으로 이루어지고, 0.5nm 이상 3nm 이하의 막두께를 가지는 것을 특징으로 하는 반도체장치의 제조방법.
- 청구항 6에 있어서, 상기 층간막은, 산화실리콘막으로 이루어지고, 0.5nm 이상 3nm 이하의 막두께를 가지는 것을 특징으로 하는 반도체장치의 제조방법.
- 청구항 7에 있어서, 상기 산화실리콘막은, 과산화수소수와 불산의 혼합액, 과산화수소수와 황산의 혼합액, 과산화수소수와 암모니아의 혼합액, 또는 과산화수소수와 염산의 혼합액을 사용하여, 상기 제1 실리콘층의 표면을 산화함으로써 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
- 청구항 8에 있어서, 상기 산화실리콘막은, 과산화수소수와 불산의 혼합액, 과산화수소수와 황산의 혼합액, 과산화수소수와 암모니아의 혼합액, 또는 과산화수소수와 염산의 혼합액을 사용하여, 상기 제1 실리콘층의 표면을 산화함으로써 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
- 청구항 7에 있어서, 상기 산화실리콘막은, 산화이질소분위기중, 산소분위기중. 또는 산소와 질소와의 혼합가스분위기중에서, 상기 제1 실리콘층의 표면을 열산화함으로써 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
- 청구항 8에 있어서, 상기 산화실리콘막은, 산화이질소분위기중, 산소분위기중, 또는 산소와 질소와의 혼합가스분위기중에서, 상기 제1 실리콘층의 표면을 일산화함으로써 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
- 기판상에 제1 실리콘층의 플로팅게이트를 형성하는 공정과,상기 제1 실리콘층상에 비정질실리콘으로 이루어지는 제2 실리콘층의 콘트롤게이트를 형성하는 공정과,상기 제2 실리콘층을 결정화하는 공정과,상기 결정화한 제2 실리콘층상에 금속실리사이드 또는 금속으로 이루어지는 도전층을 형성하는 공정을 구비한 불휘발성 반도체메모리장치의 제조방법에 있어서,상기 제1 실리콘층을 형성한 후 상기 제2 실리콘층을 형성하기 전에, 이 제1 실리콘층의 표면에, 제1 및 제2 실리콘층중의 전자가 다이렉트터널링에 의하여 전기적으로 도통하는 막두께의 범위내에서 또한 상기 제2 실리콘층을 결정화할 때에 상기 제1 실리콘층의 결정성의 인계를 단절하는 막두께를 가지는 층간막을 형성하는 공정을 더 구비하는 것을 특징으로 하는 불휘발성 반도체메모리장치의 제조방법.
- 기판상에 제1 실리콘층의 플로팅게이트를 형성하는 공정과,상기 제1 실리콘층상에 비정질실리콘으로 이루어지는 제2 실리콘층의 콘트롤게이트를 형성하는 공정과,상기 제2 실리콘층의 제1 영역에 N형 불순물을 도핑하고, 또한 상기 제2 실리콘층의 제2 영역에 P형 불순물을 도핑하는 공정과,상기 제2 실리콘층을 결정화하고, 또한 상기 제2 실리콘층에 도핑한 N형 불순물 및 P형 불순물을 상기 제1 실리콘층에 확산하는 공정과,상기 결정화한 제2 실리콘층상에 금속실리사이드 또는 금속으로 이루어지는 도전층을 형성하는 공정을 구비한 불휘발성 반도체메모리장치의 제조방법에 있어서,상기 제1 실리콘층을 형성한 후 상기 제2 실리콘층을 형성하기 전에, 이 제1 실리콘층의 표면에, 제1, 제2 실리콘층중의 전자가 다이렉트터널링에 의하여 전기적으로 도통하는 막두께의 범위내에서 또한 상기 제2 실리콘층을 결정화할 때에 상기 제1 실리콘층의 결정성의 인계를 단절하는 막두께를 가지는 층간막을 형성하는 공정을 더 구비하는 것을 특징으로 하는 불휘발성 반도체메모리장치의 제조방법.
- 청구항 13에 있어서, 상기 층간막은, 산화실리콘막으로 이루어지고, 0.5nm 이상 3nm 이하의 막두께를 가지는 것을 특징으로 하는 불휘발성 반도체메모리장치의 제조방법.
- 청구항 14에 있어서, 상기 층간막은, 산화실리콘막으로 이루어지고, 0.5nm 이상 3nm 이하의 막두께를 가지는 것을 특징으로 하는 불휘발성 반도체메모리장치의 제조방법.
- 청구항 15에 있어서, 상기 산화실리콘막은, 과산화수소수와 불산의 혼합액, 과산화수소수와 황산의 혼합액, 과산화수소수와 암모니아의 혼합액, 또는 과산화수소수와 염산의 혼합액을 사용하여, 상기 제1 실리콘층의 표면을 산화함으로써 형성되는 것을 특징으로 하는 불휘발성 반도체메모리장치의 제조방법.
- 청구항 16에 있어서, 상기 산화실리콘막은, 과산화수소수와 불산의 혼합액, 과산화수소수와 황산의 혼합액, 과산화수소수와 암모니아의 혼합액, 또는 과산화수소수와 염산의 혼합액을 사용하여, 상기 제1 실리콘층의 표면을 산화함으로써 형성되는 것을 특징으로 하는 불휘발성 반도체메모리장치의 제조방법.
- 청구항 15에 있어서, 상기 산화실리콘막은, 산화이질소분위기중, 산소분위기중, 또는 산소와 질소와의 혼합가스분위기중에서, 상기 제1 실리콘층의 표면을 열산화함으로써 형성되는 것을 특징으로 하는 불휘발성 반도체모리장치의 제조방법.
- 청구항 16에 있어서, 상기 산화실리콘막은. 산화이질소분위기중, 산소분위기중, 또는 산소와 질소와의 혼합가스분위기중에서, 상기 제1 실리콘층의 표면을 열산화함으로써 형성되는 것을 특징으로 하는 불휘발성 반도체메모리장치의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP96-162961 | 1996-06-24 | ||
| JP16296196A JP3440698B2 (ja) | 1996-06-24 | 1996-06-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980006263A KR980006263A (ko) | 1998-03-30 |
| KR100591344B1 true KR100591344B1 (ko) | 2007-11-12 |
Family
ID=15764579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970026405A KR100591344B1 (ko) | 1996-06-24 | 1997-06-23 | 반도체장치의제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5943592A (ko) |
| JP (1) | JP3440698B2 (ko) |
| KR (1) | KR100591344B1 (ko) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665611A (en) * | 1996-01-31 | 1997-09-09 | Micron Technology, Inc. | Method of forming a thin film transistor using fluorine passivation |
| JPH1154746A (ja) * | 1997-07-31 | 1999-02-26 | Toyota Motor Corp | 絶縁ゲート型半導体装置およびその製造方法 |
| JPH11238697A (ja) * | 1998-02-23 | 1999-08-31 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6524954B1 (en) * | 1998-11-09 | 2003-02-25 | Applied Materials, Inc. | Reduction of tungsten silicide resistivity by boron ion implantation |
| US6197672B1 (en) * | 1998-12-08 | 2001-03-06 | United Microelectronics Corp. | Method for forming polycide dual gate |
| TW396427B (en) * | 1998-12-16 | 2000-07-01 | United Microelectronics Corp | Method for fabricating double gates in semiconductor |
| KR20010045183A (ko) * | 1999-11-03 | 2001-06-05 | 박종섭 | 반도체장치의 ｃｍｏｓ 듀얼 게이트전극 제조방법 |
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| US6627501B2 (en) * | 2001-05-25 | 2003-09-30 | Macronix International Co., Ltd. | Method of forming tunnel oxide layer |
| KR20030048202A (ko) * | 2001-12-11 | 2003-06-19 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 게이트 형성방법 |
| TW557500B (en) * | 2002-01-23 | 2003-10-11 | Promos Technologies Inc | Method for producing semiconductor component |
| KR100460028B1 (ko) * | 2002-08-19 | 2004-12-03 | 삼성전자주식회사 | 불휘발성 메모리 장치의 게이트 형성방법 |
| JP4595702B2 (ja) * | 2004-07-15 | 2010-12-08 | 東京エレクトロン株式会社 | 成膜方法、成膜装置及び記憶媒体 |
| JP4560820B2 (ja) * | 2006-06-20 | 2010-10-13 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| JP2008227277A (ja) * | 2007-03-14 | 2008-09-25 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP6081816B2 (ja) * | 2013-02-26 | 2017-02-15 | ルネサスエレクトロニクス株式会社 | 半導体装置、及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH07297123A (ja) * | 1994-04-25 | 1995-11-10 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242858A (en) * | 1990-09-07 | 1993-09-07 | Canon Kabushiki Kaisha | Process for preparing semiconductor device by use of a flattening agent and diffusion |
| JP4070249B2 (ja) * | 1994-11-22 | 2008-04-02 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
-
1996
- 1996-06-24 JP JP16296196A patent/JP3440698B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-10 US US08/876,096 patent/US5943592A/en not_active Expired - Lifetime
- 1997-06-23 KR KR1019970026405A patent/KR100591344B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292360A (ja) * | 1985-10-17 | 1987-04-27 | Toshiba Corp | 相補型半導体装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR980006263A (ko) | 1998-03-30 |
| JPH1012744A (ja) | 1998-01-16 |
| US5943592A (en) | 1999-08-24 |
| JP3440698B2 (ja) | 2003-08-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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