KR980006263A - 반도체장치의 제조방법 - Google Patents

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Abstract

실리콘기판상에 제1 실리콘층을 형성하고, 그 제1 실리콘층상에 비정질(非晶質)실리콘으로 이루어지는 제2 실리콘층을 형성한 후, 제2 실리콘층을 결정화(結晶化)하고, 또한 그 제2 실리콘층상에 금속실리사이드 또는 금속으로 이루어지는 도전층을 형성하는 공정과를 구비한 반도체장치의 제조방법에 있어서, 제1 실리콘층을 형성한 후 제2 실리콘층을 형성하기 전에, 제1 실리콘층의 표면에, 전자가 다이렉트터널링(direct tunneling)에 의하여 도통하는 막두께의 범위내에서 또한 제2 실리콘층을 결정화할 때에 제1 실리콘층의 결정성의 인계(引繼)를 단절하는 막두께를 가지는 층간막(層間膜)을 형성하는 반도체장치의 제조방법이다. 따라서, 2층 폴리실리콘의 폴리사이드구조의 듀얼게이트 CMOS에서는, 금속실리사이드층을 통한 불순물 상호확산에 의한 Vth변동이 억제된다.

Description

반도체장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2a도∼제 2f도는 본 발명에 관한 제1 실시형태의 CMOS구조의 제조공정도.

Claims (24)

  1. 기판상에 제1 실리콘층을 형성하는 공정과, 상기 제1 실리콘층상에 비정질(非晶質)실리콘으로 이루어지는 제2 실리콘층을 형성하는 공정과, 상기 제2 실리콘층을 결정화(結晶化)하는 공정과, 상기 결정화된 제2 실리콘층상에 금속실리사이드 또는 금속으로 이루어지는 도전층을 형성하는 공정과 를 구비한 반도체장치의 제조방법에 있어서, 제1 실리콘층을 형성한 후 제2 실리콘층을 형성하기 전에, 이 제1 실리콘층의 표면에, 제1, 제2 실리콘층중의 전자가 다이렉트터널링(direct tunneling)에 의하여 전기적으로 도통하는 막두께의 범위내에서 또한 상기 제2 실리콘층을 결정화할 때에 상기 제1 실리콘층의 결정성의 인계(引繼)를 단절하는 막두께를 가지는 층간막(層間膜)을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  2. 기판상에 제1 실리콘층을 형성하는 공정과, 상기 제1 실리콘층상에 비정질실리콘으로 이루어지는 제2 실리콘층을 형성하는 공정과, 상기 제2 실리콘층의 제1 영역에 N형 불순물을 도핑하고, 또한 상기 제2 실리콘층의 제2 영역에 P형 불순물을 도핑하는 공정과, 상기 제2 실리콘층을 결정화하고, 또한 상기 제2 실리콘층에 도핑한 N형 불순물 및 P형 불순물을 상기 제1 실리콘층에 확산하는 공정과, 상기 결정화한 제2 실리콘층상에 금속실리사이드 또는 금속으로 이루어지는 도전층을 형성하는 공정과 를 구비한 반도체장치의 제조방법에 있어서, 상기 제1 실리콘층을 형성한 후 기 제2 실리콘층을 형성하기 전에, 이 제1 실리콘층의 표면에, 제1, 제2 실리콘층중의 전자가 다이렉트터널링에 의하여 전기적으로 도통하는 막두께의 범위내에서 또한 상기 제2 실리콘층을 결정화할 때에 상기 제1 실리콘층의 결정성의 인계를 단절하는 막두께를 가지는 층간막을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  3. 청구항 1에 있어서, 상기 층간막은, 산화실리콘막으로 이루어지고, 0.5nm 이상 3nm 이하의 막두께를 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 청구항 2에 있어서, 상기 층간막은, 산화실리콘막으로 이루어지고, 0.5nm 이상 3nm 이하의 막두께를 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 청구항 3에 있어서, 상기 산화실리콘막은, 과산화수소수와 불산의 혼합액, 과산화수소수와 황산의 혼합액, 과산화수소수와 암모니아의 혼합액, 또는 과산화수소수와 염산의 혼합액을 사용하여, 상기 제1 실리콘층의 표면을 산화함으로써 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 청구항 4에 있어서, 상기 산화실리콘막은, 과산화수소수와 불산의 혼합액, 과산화수소수와 황산의 혼합액, 과산화수소수와 암모니아의 혼합액, 또는 과산화수소수와 염산의 혼합액을 사용하여, 상기 제1 실리콘층의 표면을 산화함으로써 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 청구항 3에 있어서, 상기 산화실리콘막은, 산화이질소분위기중, 산소분위기중, 또는 산소와 질소와의 혼합가스분위기중에서, 상기 제1 실리콘층의 표면을 열산화함으로써 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 청구항 4에 있어서, 상기 산화실리콘막은, 산화이질소분위기중, 산소분위기중, 또는 산소와 질소와의 혼합가스분위기중에서, 상기 제1 실리콘층의 표면을 열산화함으로써 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 기판상에 제1 실리콘층의 플로팅게이트를 형성하는 공정과, 상기 제1 실리콘층상에 비정질실리콘으로 이루어지는 제2 실리콘층의 콘트롤게이트를 형성하는 공정과, 상기 제2 실리콘층을 결정화하는 공정과, 상기 결정화한 제2 실리콘층상에 금속실리사이드 또는 금속으로 이루어지는 도전층을 형성하는 공정과 를 구비한 반도체장치의 제조방법에 있어서, 상기 제1 실리콘층을 형성한 후 상기 제2 실리콘층을 형성하기 전에, 이 제1 실리콘층의 표면에, 제1, 제2 실리콘층중의 전자가 다이렉트터널링에 의하여 전기적으로 도통하는 막두께의 범위내에서 또한 상기 제2 실리콘층을 결정화할 때에 상기 제1 실리콘층의 결정성의 인계를 단절하는 막두께를 가지는 층간막을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  10. 기판상에 제1 실리콘층의 제1 게이트를 형성하는 공정과, 상기 제1 실리콘층상에 비정질실리콘으로 이루어지는 제2 실리콘층의 제2 게이트를 형성하는 공정과, 상기 제2 실리콘층의 제1 영역에 N형 불순물을 도핑하고, 또한 또한 상기 제2 실리콘층의 제2 영역에 P형 불순물을 도핑하는 공정과, 상기 제2 실리콘층을 결정화하고, 또한 상기 제2 실리콘층에 도핑한 N형 불순물 및 P형 불순물을 상기 제1 실리콘층에 확산하는 공정과, 상기 결정화한 제2 실리콘층상에 금속실리사이드 또는 금속으로 이루어지는 도전층을 형성하는 공정과 를 구비한 반도체장치의 제조방법에 있어서, 상기 제1 실리콘층을 형성한 후 기 제2 실리콘층을 형성하기 전에, 이 제1 실리콘층의 표면에, 제1, 제2 실리콘층중의 전자가 다이렉트터널링에 의하여 전기적으로 도통하는 막두께의 범위내에서 또한 상기 제2 실리콘층을 결정화할 때에 상기 제1 실리콘층의 결정성의 인계를 단절하는 막두께를 가지는 층간막을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  11. 청구항 9에 있어서, 상기 층간막은, 산화실리콘막으로 이루어지고, 0.5nm 이상 3nm 이하의 막두께를 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 청구항 10에 있어서, 상기 층간막은, 산화실리콘막으로 이루어지고, 0.5nm 이상 3nm 이하의 막두께를 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 청구항 11에 있어서, 상기 산화실리콘막은, 과산화수소수와 불산의 혼합액, 과산화수소수와 황산의 혼합액, 과산화수소수와 암모니아의 혼합액, 또는 과산화수소수와 염산의 혼합액을 사용하여, 상기 제1 실리콘층의 표면을 산화함으로써 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 청구항 12에 있어서, 상기 산화실리콘막은, 과산화수소수와 불산의 혼합액, 과산화수소수와 황산의 혼합액, 과산화수소수와 암모니아의 혼합액, 또는 과산화수소수와 염산의 혼합액을 사용하여, 상기 제1 실리콘층의 표면을 산화함으로써 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 청구항 11에 있어서, 상기 산화실리콘막은, 산화이질소분위기중, 산소분위기중, 또는 산소와 질소와의 혼합가스분위기중에서, 상기 제1 실리콘층의 표면을 열산화함으로써 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 청구항 12에 있어서, 상기 산화실리콘막은, 산화이질소분위기중, 산소분위기중, 또는 산소와 질소와의 혼합가스분위기중에서, 상기 제1 실리콘층의 표면을 열산화함으로써 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 기판상에 제1 실리콘층의 플로팅게이트를 형성하는 공정과, 상기 제1 실리콘층상에 비정질실리콘으로 이루어지는 제2 실리콘층의 콘트롤게이트를 형성하는 공정과, 상기 제2 실리콘층을 결정화하는 공정과, 상기 결정화한 제2 실리콘층상에 금속실리사이드 또는 금속으로 이루어지는 도전층을 형성하는 공정과 를 구비한 불휘발성 반도체메모리장치의 제조방법에 있어서, 상기 제1 실리콘층을 형성한 후 상기 제2 실리콘층을 형성하기 전에, 이 제1 실리콘층의 표면에, 제1, 제2 실리콘층중의 전자가 다이렉트터널링에 의하여 전기적으로 도통하는 막두께의 범위내에서 또한 상기 제2 실리콘층을 결정화할 때에 상기 제1 실리콘층의 결정성의 인계를 단절하는 막두께를 가지는 층간막을 형성하는 공정을 구비한 것을 특징으로 하는 불휘발성 반도체메모리장치의 제조방법.
  18. 기판상에 제1 실리콘층의 플로팅게이트를 형성하는 공정과, 상기 제1 실리콘층상에 비정질실리콘으로 이루어지는 제2 실리콘층의 콘트롤게이트를 형성하는 공정과, 상기 제2 실리콘층의 제1 영역에 N형 불순물을 도핑하고, 또한 또한 상기 제2 실리콘층의 제2 영역에 P형 불순물을 도핑하는 공정과, 상기 제2 실리콘층을 결정화하고, 또한 상기 제2 실리콘층에 도핑한 N형 불순물 및 P형 불순물을 상기 제1 실리콘층에 확산하는 공정과, 상기 결정화한 제2 실리콘층상에 금속실리사이드 또는 금속으로 이루어지는 도전층을 형성하는 공정과를 구비한 불휘발성 반도체메모리장치의 제조방법에 있어서, 상기 제1 실리콘층을 형성한 후 기 제2 실리콘층을 형성하기 전에, 이 제1 실리콘층의 표면에, 제1, 제2 실리콘층중의 전자가 다이렉트터널링에 의하여 전기적으로 도통하는 막두께의 범위내에서 또한 상기 제2 실리콘층을 결정화할 때에 상기 제1 실리콘층의 결정성의 인계를 단절하는 막두께를 가지는 층간막을 형성하는 공정을 구비한 것을 특징으로 하는 불휘발성 반도체메모리장치의 제조방법.
  19. 청구항 17에 있어서, 상기 층간막은, 산화실리콘막으로 이루어지고, 0.5nm 이상 3nm 이하의 막두께를 가지는 것을 특징으로 하는 불휘발성 반도체메모리장치의 제조방법.
  20. 청구항 18에 있어서, 상기 층간막은, 산화실리콘막으로 이루어지고, 0.5nm 이상 3nm 이하의 막두께를 가지는 것을 특징으로 하는 불휘발성 반도체메모리장치의 제조방법.
  21. 청구항 19에 있어서, 상기 산화실리콘막은, 과산화수소수와 불산의 혼합액, 과산화수소수와 황산의 혼합액, 과산화수소수와 암모니아의 혼합액, 또는 과산화수소수와 염산의 혼합액을 사용하여, 상기 제1 실리콘층의 표면을 산화함으로써 형성되는 것을 특징으로 하는 불휘발성 반도체메모리장치의 제조방법.
  22. 청구항 20에 있어서, 상기 산화실리콘막은, 과산화수소수와 불산의 혼합액, 과산화수소수와 황산의 혼합액, 과산화수소수와 암모니아의 혼합액, 또는 과산화수소수와 염산의 혼합액을 사용하여, 상기 제1 실리콘층의 표면을 산화함으로써 형성되는 것을 특징으로 하는 불휘발성 반도체메모리장치의 제조방법.
  23. 청구항 19에 있어서, 상기 산화실리콘막은, 산화이질소분위기중, 산소분위기중, 또는 산소와 질소와의 혼합가스분위기중에서, 상기 제1 실리콘층의 표면을 열산화함으로써 형성되는 것을 특징으로 하는 불휘발성 반도체메모리장치의 제조방법.
  24. 청구항 20에 있어서, 상기 산화실리콘막은, 산화이질소분위기중, 산소분위기중, 또는 산소와 질소와의 혼합가스분위기중에서, 상기 제1 실리콘층의 표면을 열산화함으로써 형성되는 것을 특징으로 하는 불휘발성 반도체메모리장치의 제조방법.
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