JPS59227153A - Ｍｏｓ型半導体集積回路装置 - Google Patents
Ｍｏｓ型半導体集積回路装置Info
- Publication number
- JPS59227153A JPS59227153A JP10119883A JP10119883A JPS59227153A JP S59227153 A JPS59227153 A JP S59227153A JP 10119883 A JP10119883 A JP 10119883A JP 10119883 A JP10119883 A JP 10119883A JP S59227153 A JPS59227153 A JP S59227153A
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- Japan
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- wiring
- integrated circuit
- layer
- semiconductor integrated
- circuit device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、メタルシリサイド配線を二層以上使用してな
るＭＯｅ型半導体集積回路装置に関し、二層目以上のメ
タルシリサイド配線の一部にもうける抵抗に関する。
るＭＯｅ型半導体集積回路装置に関し、二層目以上のメ
タルシリサイド配線の一部にもうける抵抗に関する。
半導体集積回路装置の微細化、高密度高年１１１化は年
々進歩を続け、その中でもＭＯ８型半導体集積回路装置
においては、目を見張るものがある。
々進歩を続け、その中でもＭＯ８型半導体集積回路装置
においては、目を見張るものがある。
ＭＯ８型半導体集積回路装置の中でもメモリー関係の集
積回路装置がその先端を進んでおり、現在の主力製品の
デザインルールは３μ常ルールのものから２μ雷ルール
のものえとうつりつつある。
積回路装置がその先端を進んでおり、現在の主力製品の
デザインルールは３μ常ルールのものから２μ雷ルール
のものえとうつりつつある。
現在までのスピードで、今後とも微細化が進んでいくと
すると、２〜３年後には１．５ ／７ ＷＬルール程度
のデザインルールになり、さらに２〜３年後には１．２
７１ ｍルール程度のデザインルールになっていくもの
と考えられる。
すると、２〜３年後には１．５ ／７ ＷＬルール程度
のデザインルールになり、さらに２〜３年後には１．２
７１ ｍルール程度のデザインルールになっていくもの
と考えられる。
１．５μｍ 及Ｃ）’ １．２μ濯ルールのデバイスに
なるとおもに次に挙げるような点の考慮が必要になって
くる。
なるとおもに次に挙げるような点の考慮が必要になって
くる。
（１） 拡散層を浅（（０，３μ静以下）しなければ
ならない。
ならない。
（２） ゲート酸化ＪＩＵを２００〜３００Ｘの薄さ
が必要である。
が必要である。
（ａ）８１ゲートで使用している多結晶シリコンのシー
ト抵抗が、配線が細く、長くなるため問題となり、メタ
ルゲート配線、又はメタルシリサイド配線のような低抵
抗の材料が必要となる。
ト抵抗が、配線が細く、長くなるため問題となり、メタ
ルゲート配線、又はメタルシリサイド配線のような低抵
抗の材料が必要となる。
（４）低抵抗配線材料の多層配線が必要となる。
（５）低抵抗配線材料の中に抵抗を形成する必要が出て
くるデバイスがあるので工夫か必要となる。
くるデバイスがあるので工夫か必要となる。
以上の点の中で、本発明の起因する所はメタルシリサイ
ド配線を多層用いるＭＯ８型集積回路装置で抵抗をどの
ように形成するかという間腟点である。
ド配線を多層用いるＭＯ８型集積回路装置で抵抗をどの
ように形成するかという間腟点である。
従来は、多結晶シリコン配線を一層用いるか二層用いて
いて、一層だけ用いた場合は一層の多結晶シリコン配線
の中に抵抗を形成していて、二層用いている場合は、二
層目の多結晶シリコン配線の中に抵抗を形成している。
いて、一層だけ用いた場合は一層の多結晶シリコン配線
の中に抵抗を形成していて、二層用いている場合は、二
層目の多結晶シリコン配線の中に抵抗を形成している。
第１図、第２図にその例を示し従来方法について説明す
る。
る。
第１図には、多結晶シリコン配線を一層用いたシリコン
ゲー）ＭＯＳ−工Ｃの断面略図を示す。
ゲー）ＭＯＳ−工Ｃの断面略図を示す。
図に示すように、１はＰ型車結晶シリコン基板、２はフ
ィールド酸化膜、３はゲート酸化膜、４はＮ型に濃くド
ープされた多結晶シリコン配線、５はＮ＋拡散層、６は
多結晶シリコンの抵抗、７は層間絶縁膜、８はＡｔ配線
、９はパシベーシコンである。
ィールド酸化膜、３はゲート酸化膜、４はＮ型に濃くド
ープされた多結晶シリコン配線、５はＮ＋拡散層、６は
多結晶シリコンの抵抗、７は層間絶縁膜、８はＡｔ配線
、９はパシベーシコンである。
第１図に示された抵抗は、配線領域には濃く不純物をド
ープし、抵抗領域となる部分はドープしないか、又は、
薄く、イオン打込み等でドープして形成する。抵抗に薄
くドープするさいは、配線領域と同タイプになる不純物
をドープする。
ープし、抵抗領域となる部分はドープしないか、又は、
薄く、イオン打込み等でドープして形成する。抵抗に薄
くドープするさいは、配線領域と同タイプになる不純物
をドープする。
第２図に示されるように、１１はＰ型車結晶シリコン基
板、１２はフィールド酸化ｊｊ％、１３はゲート酸化膜
、１４はＮ型に濃くドープされた多結晶シリコン配線、
１５はＮ＋拡散層、１６は層間絶縁膜、１７はＮ型に濃
くドープされた多結晶シリコン配線、１８は多結晶シリ
コンの抵抗、１９は層間絶縁膜、２０はパシベーシせン
、第２図に示された抵抗は、二層目の多結晶シリコン配
線内に形成されていて、多結晶シリコン層を形成した後
、配線形状にエツチング形成し、配線領域にはＮ型に濃
くドープし、抵抗領域となる部分にはドープしないか、
又は薄く、イオン打込みによってドープして形成する。
板、１２はフィールド酸化ｊｊ％、１３はゲート酸化膜
、１４はＮ型に濃くドープされた多結晶シリコン配線、
１５はＮ＋拡散層、１６は層間絶縁膜、１７はＮ型に濃
くドープされた多結晶シリコン配線、１８は多結晶シリ
コンの抵抗、１９は層間絶縁膜、２０はパシベーシせン
、第２図に示された抵抗は、二層目の多結晶シリコン配
線内に形成されていて、多結晶シリコン層を形成した後
、配線形状にエツチング形成し、配線領域にはＮ型に濃
くドープし、抵抗領域となる部分にはドープしないか、
又は薄く、イオン打込みによってドープして形成する。
抵抗に簿くドープするさいは配線領域と同一タイプにな
る不純物をドープする。
る不純物をドープする。
以上のように、多結晶シリコンを配線として用いて、そ
の中に抵抗を形成するのは、もともと高抵抗の多結晶シ
リコン（ドープなし）層を形成し、抵抗となる部分には
不純物をドープしないか、又は薄くドープし、配線とな
る部分には不純物を濃くドープして簡単に形成する事が
できる。
の中に抵抗を形成するのは、もともと高抵抗の多結晶シ
リコン（ドープなし）層を形成し、抵抗となる部分には
不純物をドープしないか、又は薄くドープし、配線とな
る部分には不純物を濃くドープして簡単に形成する事が
できる。
しかし、前に記した様に配線が微細になると多結晶シリ
コンでは抵抗値が高くなり特性が問題となる。
コンでは抵抗値が高くなり特性が問題となる。
そのため、低抵抗の材料、特に最近ではメタルシリサイ
ドが有力となっている新月料が要求される。
ドが有力となっている新月料が要求される。
だが、メタルシリサイドそのものは低抵抗材料そのもの
であって、高抵抗にする事ができない。
であって、高抵抗にする事ができない。
そのため、高抵抗の入った回路を形成する事ができず、
拡散層をたよる事になる。しかし、現在のようなメモリ
等、高密度で高集積なデバイスでは、配線は多層構造に
なっており、しかも二層目以上の配線の中に抵抗を形成
する構造になっていて、この構造をくずす事は、高密度
化、高集積化の面でむずかしい。
拡散層をたよる事になる。しかし、現在のようなメモリ
等、高密度で高集積なデバイスでは、配線は多層構造に
なっており、しかも二層目以上の配線の中に抵抗を形成
する構造になっていて、この構造をくずす事は、高密度
化、高集積化の面でむずかしい。
本発明は以上のような欠点について改善を加えたもので
あり、本発明の目的はメタルシリサイド配線の中に抵抗
を形成し１、これまでつちかわれてきた高密度、高集積
な構造をそこなう事なくＭＯＢ型半導体集積回路装置を
形成する事にある。
あり、本発明の目的はメタルシリサイド配線の中に抵抗
を形成し１、これまでつちかわれてきた高密度、高集積
な構造をそこなう事なくＭＯＢ型半導体集積回路装置を
形成する事にある。
第３図〜第５図に製造工程順のＩＱ７面略図を示し以下
に本発明について説明する。
に本発明について説明する。
第３図に示すように、Ｐ型車結晶シリコン基板２１上に
、フィールド酸化ｊＡ２２を形成し、そしてゲート酸化
膜２３を形成する。さらに、その上にモリブデン配＋［
１３２４を形成して、イオン打込みによってＮ＋拡散層
２５を形成する。
、フィールド酸化ｊＡ２２を形成し、そしてゲート酸化
膜２３を形成する。さらに、その上にモリブデン配＋［
１３２４を形成して、イオン打込みによってＮ＋拡散層
２５を形成する。
第４図に示すように、層間絶縁膜２６を形成した後スル
ホールをあけ、その上にモリブデンシリサイド層を形成
し配線形状にエツチングした後、一部に酸素イオンを打
込んで、抵抗２８とモリブデンシリサイド配線２７を形
成する。
ホールをあけ、その上にモリブデンシリサイド層を形成
し配線形状にエツチングした後、一部に酸素イオンを打
込んで、抵抗２８とモリブデンシリサイド配線２７を形
成する。
第５図に示すように、層間絶縁ｊ換２９を形成し、その
上にＡｔ配線３０を形成して、パシベーション膜３１を
形成する。
上にＡｔ配線３０を形成して、パシベーション膜３１を
形成する。
本発明の方法によると、シリコンゲー）ＭＯ８半導体集
積回路装置でつちかわれた技術、構造がそのまま使用さ
れ、なおかつ微細にする事が可能となり、特性的にも満
足するものがイ！Ｉられる。
積回路装置でつちかわれた技術、構造がそのまま使用さ
れ、なおかつ微細にする事が可能となり、特性的にも満
足するものがイ！Ｉられる。
本発明の例として、高融点メタル配線とシリサイド配線
を二層用いた例を挙げ説明したが、三層以上用いた場合
でも同様である。又、一層目にシリサイド配線、二層目
に高融点メタル配線を用いた場合でも同様である。
を二層用いた例を挙げ説明したが、三層以上用いた場合
でも同様である。又、一層目にシリサイド配線、二層目
に高融点メタル配線を用いた場合でも同様である。
又、本発明の例では、ＮチャンネルＭＯ８半導体集積回
路装筒について取り挙げ説明したが、ＰチャンネルＭＯ
８半導体集積回路装置←粱及び相補型ＭＯ８半導体集積
回路装置でも同様である。
路装筒について取り挙げ説明したが、ＰチャンネルＭＯ
８半導体集積回路装置←粱及び相補型ＭＯ８半導体集積
回路装置でも同様である。
又、メタルシリサイドの高抵抗になる部分に酸素をイオ
ンを打込む例を示したが、他の元素及び分子をイオン打
込みしても同様である。
ンを打込む例を示したが、他の元素及び分子をイオン打
込みしても同様である。
第１図、第２図は従来方法によるＭＯＢ型半導体集積回
路装置の断面略図。 第３図〜第５図は本発明の方法による８１′！造工程順
を迫ったＭＯ８型半導体集ゼ１回路装置。
路装置の断面略図。 第３図〜第５図は本発明の方法による８１′！造工程順
を迫ったＭＯ８型半導体集ゼ１回路装置。
Claims (3)
- （１） メタルシリサイド配線と１０００℃以上の融
点を持つ高融点メタル配線とを用いている多層配線、配
線構造のＭＯＢ型半導体集積回路装置において、 二層以上の該メタルシリサイド配線、又は該高融点メタ
ル配線のすくなくとも一部にイオン打込みをし、二層以
上の該メタルシリサイド配線、又は該高融点メタル配線
の一部の抵抗値をかえた事を特徴とするＭＯＢ型半導体
集積回路装置。 - （２） 二層目以上の該メタルシリサイド配線、又は
該高融点メタル配線のすくなくとも一部に酸素、又は窒
素をイオン打込みして、高抵抗を形成した事を特徴とす
る特許請求の範囲第一項記載のＭ０８型半導体集積回路
装置。 - （３） イオン打込みによって形成された該高抵抗を
スタティックＲＡＭのメモリーセルの負荷抵抗トして使
用した事を特徴とする特許請求の範囲第−項及び第二項
記載のＭＯＢ型半導体集積回路装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10119883A JPS59227153A (ja) | 1983-06-07 | 1983-06-07 | Ｍｏｓ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10119883A JPS59227153A (ja) | 1983-06-07 | 1983-06-07 | Ｍｏｓ型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59227153A true JPS59227153A (ja) | 1984-12-20 |
Family
ID=14294235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10119883A Pending JPS59227153A (ja) | 1983-06-07 | 1983-06-07 | Ｍｏｓ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59227153A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61241963A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| KR100380253B1 (ko) * | 1995-09-30 | 2003-07-18 | 페어차일드코리아반도체 주식회사 | 산화알루미늄을이용한저항소자형성방법 |
| US6667537B1 (en) * | 1997-10-27 | 2003-12-23 | Seiko Epson Corporation | Semiconductor devices including resistance elements and fuse elements |
| US6696733B2 (en) | 1997-10-27 | 2004-02-24 | Seiko Epson Corporation | Semiconductor devices including electrode structure |
-
1983
- 1983-06-07 JP JP10119883A patent/JPS59227153A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61241963A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| KR100380253B1 (ko) * | 1995-09-30 | 2003-07-18 | 페어차일드코리아반도체 주식회사 | 산화알루미늄을이용한저항소자형성방법 |
| US6667537B1 (en) * | 1997-10-27 | 2003-12-23 | Seiko Epson Corporation | Semiconductor devices including resistance elements and fuse elements |
| US6696733B2 (en) | 1997-10-27 | 2004-02-24 | Seiko Epson Corporation | Semiconductor devices including electrode structure |
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