JPH0466106B2 - - Google Patents
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- JPH0466106B2 JPH0466106B2 JP60134018A JP13401885A JPH0466106B2 JP H0466106 B2 JPH0466106 B2 JP H0466106B2 JP 60134018 A JP60134018 A JP 60134018A JP 13401885 A JP13401885 A JP 13401885A JP H0466106 B2 JPH0466106 B2 JP H0466106B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
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Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に関するもので
あり、特に、多結晶シリコン膜と高融点金属膜又
は高融点金属シリサイド膜とで構成される導電層
を有する半導体集積回路装置に適用して有効な技
術に関するものである。
あり、特に、多結晶シリコン膜と高融点金属膜又
は高融点金属シリサイド膜とで構成される導電層
を有する半導体集積回路装置に適用して有効な技
術に関するものである。
［背景技術］
スタテイツク型ランダムアンセスメモリを備え
た半導体集積回路装置（以下、SRAMという）
は高集積化の傾向にある。そこで、SRAMのメ
モリセルの占有面積を縮小するため、フリツプフ
ロツプの高抵抗素子は、多結晶シリコン膜で構成
している。多結晶シリコン膜は、抵抗値を低減す
るリン等の不純物が拡散されない、所謂、ノンド
ロープのものが使用されている。
た半導体集積回路装置（以下、SRAMという）
は高集積化の傾向にある。そこで、SRAMのメ
モリセルの占有面積を縮小するため、フリツプフ
ロツプの高抵抗素子は、多結晶シリコン膜で構成
している。多結晶シリコン膜は、抵抗値を低減す
るリン等の不純物が拡散されない、所謂、ノンド
ロープのものが使用されている。
この高抵抗素子は、通常、２層目の導電層形成
工程で形成され、一端が情報の“１”を保持する
電源電圧（例えば、５［Ｖ］）に接続されている。
高抵抗素子の他端は、情報の“０”を保持する基
準電圧（例えば、０［Ｖ］）に接続された駆動用
MISFETのゲート電極に接続されている。この
ゲート電極は、通常、１層目の導電層形成工程で
形成されている。
工程で形成され、一端が情報の“１”を保持する
電源電圧（例えば、５［Ｖ］）に接続されている。
高抵抗素子の他端は、情報の“０”を保持する基
準電圧（例えば、０［Ｖ］）に接続された駆動用
MISFETのゲート電極に接続されている。この
ゲート電極は、通常、１層目の導電層形成工程で
形成されている。
かかる技術における検討の結果、動作速度の高
速化を図るため、多結晶シリコン膜とその上部に
高融点金属シリサイド膜を重ねてMISFETのゲ
ート電極を構成すると、次のような問題点を生じ
ることを本発明者が見出した。
速化を図るため、多結晶シリコン膜とその上部に
高融点金属シリサイド膜を重ねてMISFETのゲ
ート電極を構成すると、次のような問題点を生じ
ることを本発明者が見出した。
ゲート電極を構成する下層の多結晶シリコン膜
は、抵抗値を低減するリン又はヒ素の不純物が拡
散されている。この不純物が高抵抗素子を構成す
るノンドープの多結晶シリコン膜の形成工程中に
それに拡散される。すなわち、高融点金属シリサ
イド膜の不純物の吸上げ効果により、下層の多結
晶シリコン膜の不純物がアウトデイフージヨン
し、上層の多結晶シリコン膜にオートドープされ
る。このため、高抵抗素子の抵抗値にバラツキを
生じるので、SRAMの電気的信頼性に対する歩
留りが低下する。本発明者の実験によれば、高抵
抗素子の抵抗値のバラツキにより、スタンバイ電
流が100［μA］〜［mμ］の範囲でバラツキを生じ
ることが確認されている。
は、抵抗値を低減するリン又はヒ素の不純物が拡
散されている。この不純物が高抵抗素子を構成す
るノンドープの多結晶シリコン膜の形成工程中に
それに拡散される。すなわち、高融点金属シリサ
イド膜の不純物の吸上げ効果により、下層の多結
晶シリコン膜の不純物がアウトデイフージヨン
し、上層の多結晶シリコン膜にオートドープされ
る。このため、高抵抗素子の抵抗値にバラツキを
生じるので、SRAMの電気的信頼性に対する歩
留りが低下する。本発明者の実験によれば、高抵
抗素子の抵抗値のバラツキにより、スタンバイ電
流が100［μA］〜［mμ］の範囲でバラツキを生じ
ることが確認されている。
また、不純物の拡散により、高抵抗素子の抵抗
値が低くなるので、SRAMの消費電力が増大す
るという問題点を生じる。
値が低くなるので、SRAMの消費電力が増大す
るという問題点を生じる。
なお、SRAMについては、例えば、株式会社
サイエンスフオーラム、「超LSIデバイスハンド
ブツク」、昭和58年11月28日発行、p305〜313に
記載されている。
サイエンスフオーラム、「超LSIデバイスハンド
ブツク」、昭和58年11月28日発行、p305〜313に
記載されている。
［発明の目的］
本発明の目的は、ゲート電極を構成する導電層
に導入された不純物が、抵抗素子を構成するため
の多結晶シリコン層内に導入されるのを抑制する
半導体集積回路装置の製法を提供することにあ
る。
に導入された不純物が、抵抗素子を構成するため
の多結晶シリコン層内に導入されるのを抑制する
半導体集積回路装置の製法を提供することにあ
る。
本発明の前記ならびにその他の目的と新規な特
徴は、本明細書の記述及び添付図面によつて明ら
かになるであろう。
徴は、本明細書の記述及び添付図面によつて明ら
かになるであろう。
［発明の概要］
本発明は、以下の工程よりなる半導体集積回路
装置の製法にある。
装置の製法にある。
半導体基体主面に所望の不純物が導入された多
結晶シリコン膜とそのシリコン膜上の高融点金属
シリサイド膜及びそのシリサイド膜上の不純物が
導入されていない第１の多結晶シリコン膜とから
成る重ね膜を形成し、その重ね膜をパターンニン
グすることにより駆動用MISFETのためのゲー
ト電極を構成する導電層を形成する工程、 一部が前記導電層に接し、絶縁膜を介してその
導電層を覆う、不純物が導入されていない第２の
多結晶シリコン膜を形成する工程、 前記第２の多結晶シリコン膜に抵抗素子とすべ
き部分を除く他の部分に所望の不純物を導入する
工程、しかる後、 前記第２の多結晶シリコン膜をパターンニング
することにより、不純物を導入しない部分を抵抗
素子とし、不純物を導入した部分を配線層とする
工程。
結晶シリコン膜とそのシリコン膜上の高融点金属
シリサイド膜及びそのシリサイド膜上の不純物が
導入されていない第１の多結晶シリコン膜とから
成る重ね膜を形成し、その重ね膜をパターンニン
グすることにより駆動用MISFETのためのゲー
ト電極を構成する導電層を形成する工程、 一部が前記導電層に接し、絶縁膜を介してその
導電層を覆う、不純物が導入されていない第２の
多結晶シリコン膜を形成する工程、 前記第２の多結晶シリコン膜に抵抗素子とすべ
き部分を除く他の部分に所望の不純物を導入する
工程、しかる後、 前記第２の多結晶シリコン膜をパターンニング
することにより、不純物を導入しない部分を抵抗
素子とし、不純物を導入した部分を配線層とする
工程。
かかる本発明によれば、抵抗素子を形成すべき
ノンドープ（不純物が導入されない）の多結晶シ
リコン膜（第２の多結晶シリコン膜）形成時にお
いて、もはや下層多結晶シリコン膜（不純物が導
入された多結晶シリコン膜）に含まれる不純物の
吸い上げ効果をもたらす高融点金属シリサイド膜
がノンドープ（不純物が導入されない）の多結晶
シリコン膜（第１の多結晶シリコン膜）の介在に
よつて直接曝されることがなくなつたために、そ
の高融点金属シリサイド膜下の多結晶シリコン膜
からの不純物が第２の多結晶シリコン膜へオート
ドープされない。このため、第２の多結晶シリコ
ン膜で構成された高抵抗素子の抵抗値のバラツキ
を抑制し、電気的信頼性に対する歩留りの低下を
抑制することができる。
ノンドープ（不純物が導入されない）の多結晶シ
リコン膜（第２の多結晶シリコン膜）形成時にお
いて、もはや下層多結晶シリコン膜（不純物が導
入された多結晶シリコン膜）に含まれる不純物の
吸い上げ効果をもたらす高融点金属シリサイド膜
がノンドープ（不純物が導入されない）の多結晶
シリコン膜（第１の多結晶シリコン膜）の介在に
よつて直接曝されることがなくなつたために、そ
の高融点金属シリサイド膜下の多結晶シリコン膜
からの不純物が第２の多結晶シリコン膜へオート
ドープされない。このため、第２の多結晶シリコ
ン膜で構成された高抵抗素子の抵抗値のバラツキ
を抑制し、電気的信頼性に対する歩留りの低下を
抑制することができる。
また、特にSRAMでは、高抵抗素子の抵抗値
が高くならないので、消費電力を低減できる。
が高くならないので、消費電力を低減できる。
以下、本発明の構成について、本発明を
SRAMに適用した一実施例とともに説明する。
SRAMに適用した一実施例とともに説明する。
なお、実施例の全図において、同一機能を有す
るものは同一符号を付け、そのくり返しの説明は
省略する。
るものは同一符号を付け、そのくり返しの説明は
省略する。
［実施例］
本発明の一実施例であるSRAMのメモリセル
を第１図の等価回路図で示す。
を第１図の等価回路図で示す。
第１図において、DL，は行方向に一対に延
在するデータ線、WLは列方向に延在するワード
線である。
在するデータ線、WLは列方向に延在するワード
線である。
SRAMのメモリセルは、一対のデータ線DL，
DLとワード線WLとの交差部に複数設けられて
いる。メモリセルは、高抵抗素子R1，R2及び駆
動用ｎチヤンネルMISFETQ1，Q2からなる一対
の入出力端子を有するフリツプフロツプと、この
一対の入出力端子とデータ線DL，とを接続す
る転送用ｎチヤンネルMISFETQs1，Qs2とで構
成されている。
DLとワード線WLとの交差部に複数設けられて
いる。メモリセルは、高抵抗素子R1，R2及び駆
動用ｎチヤンネルMISFETQ1，Q2からなる一対
の入出力端子を有するフリツプフロツプと、この
一対の入出力端子とデータ線DL，とを接続す
る転送用ｎチヤンネルMISFETQs1，Qs2とで構
成されている。
Vccは情報の“１”を保持する電源電圧（回路
の動作電圧、例えば、５［Ｖ］）であり、Vssは情
報の“０”を保持する基準電圧（回路の接地電
圧、例えば０［Ｖ］）である。
の動作電圧、例えば、５［Ｖ］）であり、Vssは情
報の“０”を保持する基準電圧（回路の接地電
圧、例えば０［Ｖ］）である。
このように構成されるメモリセルの具体的な構
造を第２図の平面図で示し、第２図の−線に
おける断面を第３図で示す。なお、第２図及びこ
れ以後の平面図は、本実施例の構成をわかり易く
するために、各導電層間に設けられるフイールド
絶縁膜以外の絶縁膜は図示しない。
造を第２図の平面図で示し、第２図の−線に
おける断面を第３図で示す。なお、第２図及びこ
れ以後の平面図は、本実施例の構成をわかり易く
するために、各導電層間に設けられるフイールド
絶縁膜以外の絶縁膜は図示しない。
第２図及び第３図において、１は単結晶シリコ
ンからなるn-型の半導体基板、２はp-型のウエ
ル領域、３はフイールド絶縁膜、４はｐ型のチヤ
ンネルストツパ領域である。５はMISFETのゲ
ート絶縁膜、５Ａはゲート絶縁膜５を除去して設
けられたダイレクトコンタクト用の接続孔であ
る。
ンからなるn-型の半導体基板、２はp-型のウエ
ル領域、３はフイールド絶縁膜、４はｐ型のチヤ
ンネルストツパ領域である。５はMISFETのゲ
ート絶縁膜、５Ａはゲート絶縁膜５を除去して設
けられたダイレクトコンタクト用の接続孔であ
る。
６Ａ乃至６Ｅは導電層であり、フイールド絶縁
膜３の上部、絶縁膜５の上部又は接続孔５Ａを通
して所定のウエル領域２（この部分はn+型の半
導体領域が形成される）に接続するように設けら
れている。
膜３の上部、絶縁膜５の上部又は接続孔５Ａを通
して所定のウエル領域２（この部分はn+型の半
導体領域が形成される）に接続するように設けら
れている。
導電層６Ａは転送用MISFETQs1，Qs2のゲー
ト電極を構成するようになつている。導電層６Ｂ
はワード線WLを構成するようになつている。導
電層６Ｃ，６Ｄは駆動用MISFETQ1，Q2を構成
するようになつている。導電層６Ｅは基準電圧
Vss用配線を構成するようになつている。
ト電極を構成するようになつている。導電層６Ｂ
はワード線WLを構成するようになつている。導
電層６Ｃ，６Ｄは駆動用MISFETQ1，Q2を構成
するようになつている。導電層６Ｅは基準電圧
Vss用配線を構成するようになつている。
導電層６Ａ乃至６Ｅは、抵抗値を低減するリン
又はヒ素の不純物が拡散された多結晶シリコン膜
の上部にモリブデンシリサイド膜が設けられたポ
リサイド膜で構成されている。また、導電層６Ａ
乃至６Ｅは、前記以外のポリサイド（TaSi2，
TiSi2，WSi2／poly Si）膜又は多結晶シリコン
膜の上部に高融点金属（Mo，Ta，Ti，Ｗ）を
設けた重ね膜で構成してもよい。
又はヒ素の不純物が拡散された多結晶シリコン膜
の上部にモリブデンシリサイド膜が設けられたポ
リサイド膜で構成されている。また、導電層６Ａ
乃至６Ｅは、前記以外のポリサイド（TaSi2，
TiSi2，WSi2／poly Si）膜又は多結晶シリコン
膜の上部に高融点金属（Mo，Ta，Ti，Ｗ）を
設けた重ね膜で構成してもよい。
この導電層６Ａ乃至６Ｅは、製造工程における
第１層目の導電層形成工程により構成される。
第１層目の導電層形成工程により構成される。
７はストツパ層であり、導電層６Ａ乃至６Ｅの
モリブデンシリサイド膜の上部に設けられてい
る。ストツパ層７は、導電層６Ａ乃至６Ｅの多結
晶シリコン膜に拡散されたリン又はヒ素の不純物
が特に後述する高抵抗素子のノンドープの多結晶
シリコン膜形成工程中にそれに拡散しないように
構成されている。このストツパ層７は、導電層６
Ｃ及び６Ｄと高抵抗素子を構成するノンドープの
多結晶シリコン膜との接続部分に少なくとも設け
られていればよい。
モリブデンシリサイド膜の上部に設けられてい
る。ストツパ層７は、導電層６Ａ乃至６Ｅの多結
晶シリコン膜に拡散されたリン又はヒ素の不純物
が特に後述する高抵抗素子のノンドープの多結晶
シリコン膜形成工程中にそれに拡散しないように
構成されている。このストツパ層７は、導電層６
Ｃ及び６Ｄと高抵抗素子を構成するノンドープの
多結晶シリコン膜との接続部分に少なくとも設け
られていればよい。
ストツパ層７は、例えば、ノンドープの多結晶
シリコン膜、ノンドープの単結晶シリコン膜等の
不純物の吸上げ効果が非常に小さい導電層で構成
し、300〜700［Å］程度の膜厚で構成する。
シリコン膜、ノンドープの単結晶シリコン膜等の
不純物の吸上げ効果が非常に小さい導電層で構成
し、300〜700［Å］程度の膜厚で構成する。
８は導電層６Ａ，６Ｃ及び６Ｄの両側部のウエ
ル領域２の主面部に設けられたｎ型の半導体領
域、９は導電層６Ａ乃至６Ｅの両側部に設けられ
た不純物導入用マスクである。
ル領域２の主面部に設けられたｎ型の半導体領
域、９は導電層６Ａ乃至６Ｅの両側部に設けられ
た不純物導入用マスクである。
１０はn+型の半導体領域であり、導電層６Ａ，
６Ｃ及び６Ｄの両側部のウエル領域２の主面部に
設けられている。
６Ｃ及び６Ｄの両側部のウエル領域２の主面部に
設けられている。
転送用MISFETQs1，Qs2は、主として、ウエ
ル領域２、ゲート絶縁膜５、導電層６Ａ及びソー
ス領域又はドレイン領域を構成する一対の半導体
領域８，１０により構成されている。
ル領域２、ゲート絶縁膜５、導電層６Ａ及びソー
ス領域又はドレイン領域を構成する一対の半導体
領域８，１０により構成されている。
駆動用MISFETQ1又はQ2は、主として、ウエ
ル領域２、ゲート絶縁膜５、導電層６Ｄ又は６Ｃ
及びソース領域又はドレイン領域を構成する一対
の半導体領域８，１０により構成されている。
ル領域２、ゲート絶縁膜５、導電層６Ｄ又は６Ｃ
及びソース領域又はドレイン領域を構成する一対
の半導体領域８，１０により構成されている。
これらのMISFETQs1，Qs2，Q1，Q2は、LDD
（Ｌightly Ｄoped Ｄrain）構造で構成されて
いる。
（Ｌightly Ｄoped Ｄrain）構造で構成されて
いる。
１１は半導体素子を覆うすなわち導電層６Ａ乃
至６Ｅの上部に設けられた絶縁膜、１１Ａは半導
体領域１０上部絶縁膜５，１１及び導電層６Ｃ，
６Ｄの上部の絶縁膜１１を除去して設けられた接
続孔コンタクト用開口部である。
至６Ｅの上部に設けられた絶縁膜、１１Ａは半導
体領域１０上部絶縁膜５，１１及び導電層６Ｃ，
６Ｄの上部の絶縁膜１１を除去して設けられた接
続孔コンタクト用開口部である。
１２Ａ，１２Ｂは導電層であり、絶縁膜１１
の上部に設けられている。導電層１２Ａの一端部
は、その絶縁膜１１に設けられた接続孔１１Ａに
おいて、半導体領域１０にそのストツパ層７、高
融点金属シリサイド膜６Ｃ及び不純物が導入され
た多結晶シリコン層５との重ね膜（層）から成る
導電層を介して電気的接続がされている。導電層
１２Ａの他端部は、導電層１２Ｂと一体化され接
続されている。導電層１２Ａは、高抵抗素子R1，
R2を構成するようになつている。導電層１２Ｂ
は、電源電圧Vcc用配線を構成するようになつて
いる。
の上部に設けられている。導電層１２Ａの一端部
は、その絶縁膜１１に設けられた接続孔１１Ａに
おいて、半導体領域１０にそのストツパ層７、高
融点金属シリサイド膜６Ｃ及び不純物が導入され
た多結晶シリコン層５との重ね膜（層）から成る
導電層を介して電気的接続がされている。導電層
１２Ａの他端部は、導電層１２Ｂと一体化され接
続されている。導電層１２Ａは、高抵抗素子R1，
R2を構成するようになつている。導電層１２Ｂ
は、電源電圧Vcc用配線を構成するようになつて
いる。
導電層１２Ａ，１２Ｂは製造工程における第２
層目の導電層形成工程で構成される。導電層１２
Ａは、ノンドープの多結晶シリコン膜で構成し、
導電層１２Ｂは、ノンドープの多結晶シリコン膜
に抵抗値を低減する不純物を拡散して構成する。
層目の導電層形成工程で構成される。導電層１２
Ａは、ノンドープの多結晶シリコン膜で構成し、
導電層１２Ｂは、ノンドープの多結晶シリコン膜
に抵抗値を低減する不純物を拡散して構成する。
１３は導電層１２Ａ，１２Ｂを覆う絶縁膜、１
３Ａは所定の半導体領域１０の上部の絶縁膜５，
１１，１３を除去して設けられた接続孔である。
３Ａは所定の半導体領域１０の上部の絶縁膜５，
１１，１３を除去して設けられた接続孔である。
１４は接続孔１３Ａを通して所定の半導体領域
１０と電気的に接続し絶縁膜１３の上部に設けら
れた導電層であり、データ線DLを構成するよう
になつている。導電層１４は、製造工程における
第３層目の導電層形成工程により構成され、例え
ば、アルミニウム膜で構成されている。
１０と電気的に接続し絶縁膜１３の上部に設けら
れた導電層であり、データ線DLを構成するよう
になつている。導電層１４は、製造工程における
第３層目の導電層形成工程により構成され、例え
ば、アルミニウム膜で構成されている。
次に、本実施例の具体的な製造方法について説
明する。
明する。
本発明の一実施例であるSRAMのメモリセル
を第４図乃至第９図の各製造工程における断面図
で示し、第６図の平面図を第１０図で、第９図の
平面図を第１１図で示す。
を第４図乃至第９図の各製造工程における断面図
で示し、第６図の平面図を第１０図で、第９図の
平面図を第１１図で示す。
まず、n-型の半導体基板１にp-型のウエル領
域２を形成し、該ウエル領域２の主面上部にフイ
ールド絶縁膜３、その主面部にｐ型のチヤネルス
トツパ領域４を形成する。
域２を形成し、該ウエル領域２の主面上部にフイ
ールド絶縁膜３、その主面部にｐ型のチヤネルス
トツパ領域４を形成する。
そして、第４図に示すように、半導体素子形成
領域のウエル領域２の主面上部にゲート絶縁膜５
を形成する。
領域のウエル領域２の主面上部にゲート絶縁膜５
を形成する。
第４図に示す絶縁膜５を形成する工程の後に、
ダイレクトコンタクト形成領域の絶縁膜５を除去
し接続孔５Ａを形成する。
ダイレクトコンタクト形成領域の絶縁膜５を除去
し接続孔５Ａを形成する。
この後、第１層目の導電層を形成するため、抵
抗値を低減するリン又はヒ素の不純物を拡散した
多結晶シリコン膜６ａ及びモリブデンシリサイド
膜６ｂを順次積層する。接続孔５Ａを通して多結
晶シリコン膜６ａと接続されるウエル領域２の主
面部は、多結晶シリコン膜６ａの不純物が拡散さ
れてn+型の半導体領域（符号は付けていない）
が形成される。
抗値を低減するリン又はヒ素の不純物を拡散した
多結晶シリコン膜６ａ及びモリブデンシリサイド
膜６ｂを順次積層する。接続孔５Ａを通して多結
晶シリコン膜６ａと接続されるウエル領域２の主
面部は、多結晶シリコン膜６ａの不純物が拡散さ
れてn+型の半導体領域（符号は付けていない）
が形成される。
この後、第５図に示すように、モリブデンシリ
サイド膜６ｂの上部にストツパ層７を形成する。
ストツパ層７は、例えば、スパツタ技術又は
CVD技術で形成されるノンドープの多結晶シリ
コン膜を用い、前述した膜厚で形成する。このス
トツパ層（ノンドープの多結晶シリコン膜）７の
形成段階には、露出する高融点金属シリサイド膜
（モリブデンシリサイド膜）６ｂの不純物の吸上
げ効果により下層の多結晶シリコン膜６ａに含ま
れた不純物がアウトデイフージヨンし、そのスト
ツパ層へのオートドーピングが生じ得るが、この
ストツパ層７は抵抗素子形成に使われるものでな
いために問題にならない。むしろ、このストツパ
層７はゲート電極（重ね膜）の一部を成すもので
あるから、かかるオートドーピングによつてその
ストツパ層（ノンドープの多結晶シリコン膜）７
の低抵抗化を図ることができる。
サイド膜６ｂの上部にストツパ層７を形成する。
ストツパ層７は、例えば、スパツタ技術又は
CVD技術で形成されるノンドープの多結晶シリ
コン膜を用い、前述した膜厚で形成する。このス
トツパ層（ノンドープの多結晶シリコン膜）７の
形成段階には、露出する高融点金属シリサイド膜
（モリブデンシリサイド膜）６ｂの不純物の吸上
げ効果により下層の多結晶シリコン膜６ａに含ま
れた不純物がアウトデイフージヨンし、そのスト
ツパ層へのオートドーピングが生じ得るが、この
ストツパ層７は抵抗素子形成に使われるものでな
いために問題にならない。むしろ、このストツパ
層７はゲート電極（重ね膜）の一部を成すもので
あるから、かかるオートドーピングによつてその
ストツパ層（ノンドープの多結晶シリコン膜）７
の低抵抗化を図ることができる。
このように、ストツパ層７をモリブデンシリサ
イド膜６ｂの全面に設けることにより、多結晶シ
リコン膜６ａの不純物がモリブデンシリサイド膜
６ｂの吸上げ効果で外部にアウトデイフージヨン
することを抑制できる。これによつて、不純物含
有量の低下を抑制できるので、多結晶シリコン膜
６ａの抵抗値を低減できる。
イド膜６ｂの全面に設けることにより、多結晶シ
リコン膜６ａの不純物がモリブデンシリサイド膜
６ｂの吸上げ効果で外部にアウトデイフージヨン
することを抑制できる。これによつて、不純物含
有量の低下を抑制できるので、多結晶シリコン膜
６ａの抵抗値を低減できる。
第５図に示すストツパ層７を形成する工程の後
に、ゲート電極、ワード線WL及び基準電圧Vss
の配線を形成するため、ストツパ層７、モリブデ
ンシリサイド膜６ｂ及び多結晶シリコン膜６ｂを
パターンニングする。このパターンニングは、
RIE等の異方性エツチング技術で行う。
に、ゲート電極、ワード線WL及び基準電圧Vss
の配線を形成するため、ストツパ層７、モリブデ
ンシリサイド膜６ｂ及び多結晶シリコン膜６ｂを
パターンニングする。このパターンニングは、
RIE等の異方性エツチング技術で行う。
そして、第６図及び第１０図に示すように、導
電層６Ａ，６Ｃ，６Ｄ及び６Ｅの両側部にｎ型の
半導体領域８を形成する。半導体領域８は、例え
ば、イオン打込技術で所定の不純物をウエル領域
２の主面部に導入し、この不純物に引き伸し拡散
を施して形成する。
電層６Ａ，６Ｃ，６Ｄ及び６Ｅの両側部にｎ型の
半導体領域８を形成する。半導体領域８は、例え
ば、イオン打込技術で所定の不純物をウエル領域
２の主面部に導入し、この不純物に引き伸し拡散
を施して形成する。
第６図及び第１０図に示す半導体領域８を形成
する工程の後に、導電層６Ａ乃至６Ｅの両側部に
不純物導入用マスク９を形成する。
する工程の後に、導電層６Ａ乃至６Ｅの両側部に
不純物導入用マスク９を形成する。
この後、不純物導入用マスク９を用いて、第７
図に示すように、ウエル領域２の主面部にソース
領域又はドレイン領域として使用されるn+型の
半導体領域１０を形成する。半導体領域１０は、
前記半導体領域８と同様に、イオン打込技術で形
成する。
図に示すように、ウエル領域２の主面部にソース
領域又はドレイン領域として使用されるn+型の
半導体領域１０を形成する。半導体領域１０は、
前記半導体領域８と同様に、イオン打込技術で形
成する。
第７図に示す半導体領域１０を形成する工程の
後に、全面に絶縁膜１１を形成し、所定の絶縁膜
１１を除去して接続孔１１Ａを形成する。
後に、全面に絶縁膜１１を形成し、所定の絶縁膜
１１を除去して接続孔１１Ａを形成する。
この後、第８図に示すように、絶縁膜１１が形
成された半導体基体主面にノンドープの多結晶シ
リコン膜１２ａを形成する。この多結晶シリコン
膜１２ａは接続孔１１Ａ内において露出するスト
ツパ層７（図面中、１１Ａと表示された直下の不
純物導入用マスク９に近接した部分）に接し、半
導体領域１０にそのストツパ層７、高融点シリサ
イド層６Ｃ及び不純物が導入された多結晶シリコ
ン層５との重ね膜（層）から成る導電層を介して
電気的接続がなされる。なお、この多結晶シリコ
ン膜１２ａは、高抵抗素子R1，R2及び電源電圧
Vcc用配線を構成するためのものである。
成された半導体基体主面にノンドープの多結晶シ
リコン膜１２ａを形成する。この多結晶シリコン
膜１２ａは接続孔１１Ａ内において露出するスト
ツパ層７（図面中、１１Ａと表示された直下の不
純物導入用マスク９に近接した部分）に接し、半
導体領域１０にそのストツパ層７、高融点シリサ
イド層６Ｃ及び不純物が導入された多結晶シリコ
ン層５との重ね膜（層）から成る導電層を介して
電気的接続がなされる。なお、この多結晶シリコ
ン膜１２ａは、高抵抗素子R1，R2及び電源電圧
Vcc用配線を構成するためのものである。
このように、少なくとも接続孔１１Ａ部分の導
電層６Ｃ，６Ｄの上部にストツパ層７を設けたこ
とにより、この多結晶シリコン膜１２ａの形成工
程中に、導電層６Ｃ，６Ｄの多結晶シリコン膜に
拡散された不純物がアウトデイフージヨンするこ
とを抑制できる。すなわち、前記不純物が多結晶
シリコン膜１２ａ、特に、高抵抗素子R1，R2形
成領域にオートドープされることがなくなる。こ
れにより、高抵抗素子R1，R2の抵抗値のバラツ
キを抑制し、電気的信頼性に対する歩留りの低下
を抑制できる。本発明者の実験では、高抵抗素子
R1，R2の抵抗値のバラツキを抑制できるので、
スタンバイ電流を２〜５［μA］程度の範囲のバラ
ツキで保持できることを確認している。また、不
純物のオートドープを抑制することにより、高抵
抗素子R1，R2の抵抗値が高くならないので、消
費電力が低減できる。
電層６Ｃ，６Ｄの上部にストツパ層７を設けたこ
とにより、この多結晶シリコン膜１２ａの形成工
程中に、導電層６Ｃ，６Ｄの多結晶シリコン膜に
拡散された不純物がアウトデイフージヨンするこ
とを抑制できる。すなわち、前記不純物が多結晶
シリコン膜１２ａ、特に、高抵抗素子R1，R2形
成領域にオートドープされることがなくなる。こ
れにより、高抵抗素子R1，R2の抵抗値のバラツ
キを抑制し、電気的信頼性に対する歩留りの低下
を抑制できる。本発明者の実験では、高抵抗素子
R1，R2の抵抗値のバラツキを抑制できるので、
スタンバイ電流を２〜５［μA］程度の範囲のバラ
ツキで保持できることを確認している。また、不
純物のオートドープを抑制することにより、高抵
抗素子R1，R2の抵抗値が高くならないので、消
費電力が低減できる。
第８図に示す多結晶シリコン膜１２ａを形成す
る工程の後に、電源電圧Vcc用配線形成領域の多
結晶シリコン膜１２ａに抵抗値を低減するための
不純物を拡散する。
る工程の後に、電源電圧Vcc用配線形成領域の多
結晶シリコン膜１２ａに抵抗値を低減するための
不純物を拡散する。
そして、第９図及び第１１図に示すように、多
結晶シリコン膜１２ａにパターンニングを施し、
高抵抗素子R1，R2となる導電層１２Ａ及び電源
電圧Vcc用配線となる導電層１２Ｂを形成する。
結晶シリコン膜１２ａにパターンニングを施し、
高抵抗素子R1，R2となる導電層１２Ａ及び電源
電圧Vcc用配線となる導電層１２Ｂを形成する。
なお、前記多結晶シリコン膜１２ａに導入する
不純物は、第１１図に符号１２で示す点線で囲ま
れた領域以外に導入される。
不純物は、第１１図に符号１２で示す点線で囲ま
れた領域以外に導入される。
第９図及び第１１図に示す工程の後に、全面を
覆う絶縁膜１３、接続孔１３Ａ及びデータ線DL
を構成する導電層１４を形成する。
覆う絶縁膜１３、接続孔１３Ａ及びデータ線DL
を構成する導電層１４を形成する。
これら一連の製造工程により、前記第２図及び
第３図に示すSRAMのメモリセルは完成する。
第３図に示すSRAMのメモリセルは完成する。
なお、本実施例はMISFETQ，QsにLDD構造
を採用しているが、本発明はこれに限定されるも
のではなく。通常のMISFETを採用してもよい。
を採用しているが、本発明はこれに限定されるも
のではなく。通常のMISFETを採用してもよい。
［効果］
以上説明したように、本願において開示された
新規な技術によれば、以下に述べる効果を得るこ
とができる。
新規な技術によれば、以下に述べる効果を得るこ
とができる。
(1) 抵抗値を低減する不純物が拡散された第１の
導電層の上部に、その不純物の外部への拡散を
抑制するストツパ層を設け、該ストツパ層を介
在させて第１の導電層と接続するように第２の
導電層を設けたので、第２の導電層へ前記不純
物が拡散されることを抑制できる。
導電層の上部に、その不純物の外部への拡散を
抑制するストツパ層を設け、該ストツパ層を介
在させて第１の導電層と接続するように第２の
導電層を設けたので、第２の導電層へ前記不純
物が拡散されることを抑制できる。
(2) 前記(1)により、SRAMにおいて、高抵抗素
子の抵抗値のバラツキを抑制できるので、電気
的信頼性に対する歩留りの低下を抑制できる。
子の抵抗値のバラツキを抑制できるので、電気
的信頼性に対する歩留りの低下を抑制できる。
(3) 前記(1)により、SRAMにおいて、高抵抗素
子の抵抗値が高くならないので、消費電力を低
減できる。
子の抵抗値が高くならないので、消費電力を低
減できる。
以上、本発明者によつてなされた発明を、前記
実施例にもとずき具体的に説明したが、本発明
は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において、種々変形し得る
ことは勿論である。
実施例にもとずき具体的に説明したが、本発明
は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において、種々変形し得る
ことは勿論である。
第１図は、本発明の一実施例であるSRAMの
メモリセルの等価回路図、第２図は、本発明の一
実施例であるSRAMのメモリセルの具体的な構
造を示す平面図、第３図は、第２図の−線に
おける断面図、第４図乃至第９図は、本発明の一
実施例であるSRAMのメモリセルの各製造工程
における断面図、第１０図は、第６図の平面図、
第１１図は、第９図の平面図である。 図中、DL……データ線、WL……ワード線、
Ｒ……高抵抗素子、Ｑ，Qs……MISFET、Vcc
……電源電圧、Vss……基準電圧、１……半導体
基板、２……ウエル領域、３……フイールド絶縁
膜、６Ａ〜６Ｅ，１２Ａ，１２Ｂ……導電層、７
……ストツパ層、１１……絶縁膜、１１Ａ……接
続孔である。
メモリセルの等価回路図、第２図は、本発明の一
実施例であるSRAMのメモリセルの具体的な構
造を示す平面図、第３図は、第２図の−線に
おける断面図、第４図乃至第９図は、本発明の一
実施例であるSRAMのメモリセルの各製造工程
における断面図、第１０図は、第６図の平面図、
第１１図は、第９図の平面図である。 図中、DL……データ線、WL……ワード線、
Ｒ……高抵抗素子、Ｑ，Qs……MISFET、Vcc
……電源電圧、Vss……基準電圧、１……半導体
基板、２……ウエル領域、３……フイールド絶縁
膜、６Ａ〜６Ｅ，１２Ａ，１２Ｂ……導電層、７
……ストツパ層、１１……絶縁膜、１１Ａ……接
続孔である。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体主面に所望の不純物が導入された
多結晶シリコン膜とそのシリコン膜上の高融点金
属シリサイド膜及びそのシリサイド膜上の不純物
が導入されていない第１の多結晶シリコン膜とか
ら成る重ね膜を形成し、その重ね膜をパターンニ
ングすることにより駆動用MISFETのためのゲ
ート電極を構成する導電層を形成する工程、 一部が前記導電層に接し、絶縁膜を介してその
導電層を覆う、不純物が導入されていない第２の
多結晶シリコン膜を形成する工程、 前記第２の多結晶シリコン膜に抵抗素子とすべ
き部分を除く他の部分に所望の不純物を導入する
工程、しかる後、 前記第２の多結晶シリコン膜をパターンニング
することにより、不純物を導入しない部分を抵抗
素子とし、不純物を導入した部分を配線層とする
工程、 とから成ることを特徴とする半導体集積回路装置
の製法。 ２ 前記第１の多結晶シリコン膜の膜厚は300〜
700［Å］であることを特徴とする特許請求の範囲
第１項記載の半導体集積回路装置の製法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134018A JPS61292951A (ja) | 1985-06-21 | 1985-06-21 | 半導体集積回路装置の製法 |
| KR1019860004839A KR940001122B1 (ko) | 1985-06-21 | 1986-06-18 | 반도체장치 및 그 제조방법 |
| US06/875,674 US4803534A (en) | 1985-06-21 | 1986-06-18 | Semiconductor device sram to prevent out-diffusion |
| US07/306,906 US4990998A (en) | 1985-06-21 | 1989-02-07 | Semiconductor device to prevent out-diffusion of impurities from one conductor layer to another |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134018A JPS61292951A (ja) | 1985-06-21 | 1985-06-21 | 半導体集積回路装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61292951A JPS61292951A (ja) | 1986-12-23 |
| JPH0466106B2 true JPH0466106B2 (ja) | 1992-10-22 |
Family
ID=15118449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60134018A Granted JPS61292951A (ja) | 1985-06-21 | 1985-06-21 | 半導体集積回路装置の製法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US4803534A (ja) |
| JP (1) | JPS61292951A (ja) |
| KR (1) | KR940001122B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292951A (ja) * | 1985-06-21 | 1986-12-23 | Hitachi Ltd | 半導体集積回路装置の製法 |
| JPH0789569B2 (ja) * | 1986-03-26 | 1995-09-27 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| JPS63293966A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体集積回路装置 |
| US5243208A (en) * | 1987-05-27 | 1993-09-07 | Hitachi, Ltd. | Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and I/O unit circuit of the gate array |
| US5194749A (en) * | 1987-11-30 | 1993-03-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US4978637A (en) * | 1989-05-31 | 1990-12-18 | Sgs-Thomson Microelectronics, Inc. | Local interconnect process for integrated circuits |
| JP2623019B2 (ja) * | 1990-03-13 | 1997-06-25 | 三菱電機株式会社 | 半導体装置 |
| US5281838A (en) * | 1990-03-13 | 1994-01-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having contact between wiring layer and impurity region |
| EP0482556A1 (en) * | 1990-10-22 | 1992-04-29 | Nec Corporation | Polysilicon resistance element and semiconductor device using the same |
| US5145799A (en) * | 1991-01-30 | 1992-09-08 | Texas Instruments Incorporated | Stacked capacitor SRAM cell |
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