JPH01264257A - 半導体装置 - Google Patents
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- JPH01264257A JPH01264257A JP63091567A JP9156788A JPH01264257A JP H01264257 A JPH01264257 A JP H01264257A JP 63091567 A JP63091567 A JP 63091567A JP 9156788 A JP9156788 A JP 9156788A JP H01264257 A JPH01264257 A JP H01264257A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特にＭＯ３Ｏ３シランダ
ムアクセスメモリＲＡＭ）の特性向上に適用して有効な
技術に関するものである。
ムアクセスメモリＲＡＭ）の特性向上に適用して有効な
技術に関するものである。
ＭＯ３形半導体装置のシリサイドゲート構造については
、例えば、株式会社サイエンスフォーラム、昭和５８年
１１月２８日発行、「超ＬＳＩデバイスハンドブックＪ
Ｐ５２〜Ｐ５４に記載がある。
、例えば、株式会社サイエンスフォーラム、昭和５８年
１１月２８日発行、「超ＬＳＩデバイスハンドブックＪ
Ｐ５２〜Ｐ５４に記載がある。
ＭＯＳ形半導体装置のゲート電極材料には、従来よりポ
リシリコンが用いられているが、半導体集積回路の高速
化に伴ってその抵抗値が配線遅延の原因となり始めたた
め、抵抗値の低いＷＳｉ、、ＭｏＳｉ２あるいは、Ｔａ
Ｓｉ２ などのシリサイドをポリシリコン上に積層した
、いわゆるポリサイドゲート構造が採用されつつある。
リシリコンが用いられているが、半導体集積回路の高速
化に伴ってその抵抗値が配線遅延の原因となり始めたた
め、抵抗値の低いＷＳｉ、、ＭｏＳｉ２あるいは、Ｔａ
Ｓｉ２ などのシリサイドをポリシリコン上に積層した
、いわゆるポリサイドゲート構造が採用されつつある。
また、近年、上記ポリサイドゲート構造を発展させた電
極構造として、ゲート電極のみならず、ソースおよびド
レイン電極上にもシリサイド層を形成して寄生抵抗のよ
り一層の低減を図る電極構造が提案されている。
極構造として、ゲート電極のみならず、ソースおよびド
レイン電極上にもシリサイド層を形成して寄生抵抗のよ
り一層の低減を図る電極構造が提案されている。
ところが、ゲート、ソースおよびドレイン電極にシリサ
イドを積層する上記電極構造においては、ソースおよび
ドレイン電極を構成する拡散層の接合リーク電流がシリ
サイド層の膜厚に比例して増大してしまう、という問題
が指摘されている（「第１７８回・ミーティング・ザ・
エレクトロケミカル−ソサエティ（１７８ｓｔ、Ｍｅｅ
ｔｉｎｇ Ｔｈｅ Ｅｌｅｃｔｒｏ−ｃｈｅｍｉｃａｌ
５ｏｃｉｅｔｙ）、 １９８７ Ｊ Ｐ２１８〜Ｐ２
２０） 。
イドを積層する上記電極構造においては、ソースおよび
ドレイン電極を構成する拡散層の接合リーク電流がシリ
サイド層の膜厚に比例して増大してしまう、という問題
が指摘されている（「第１７８回・ミーティング・ザ・
エレクトロケミカル−ソサエティ（１７８ｓｔ、Ｍｅｅ
ｔｉｎｇ Ｔｈｅ Ｅｌｅｃｔｒｏ−ｃｈｅｍｉｃａｌ
５ｏｃｉｅｔｙ）、 １９８７ Ｊ Ｐ２１８〜Ｐ２
２０） 。
その原因としては、上記文献にも述べられているように
、 ■ Ｗ、ＭｏあるいはＴａなどの高融点金属とシリコン
とがシリサイド反応を起こすと体積が減少するため、シ
リコン基板上に形成されたフィールド絶縁膜の端部やゲ
ート電極の端部に応力が集中し、シリコン基板内に結晶
欠陥が発生する、■ シリサイド化を行うための熱処理
時にシリサイド反応が完全に進行せず、高融点金属の一
部が単体のままシリコン基板内に拡散して不純物準位を
形成する、 などが考えられる。
、 ■ Ｗ、ＭｏあるいはＴａなどの高融点金属とシリコン
とがシリサイド反応を起こすと体積が減少するため、シ
リコン基板上に形成されたフィールド絶縁膜の端部やゲ
ート電極の端部に応力が集中し、シリコン基板内に結晶
欠陥が発生する、■ シリサイド化を行うための熱処理
時にシリサイド反応が完全に進行せず、高融点金属の一
部が単体のままシリコン基板内に拡散して不純物準位を
形成する、 などが考えられる。
上８己接合リーク電流は、ゲート電圧がしきい値電圧（
ｖｔｈ）以下のときに流れるサブスレッショルド電流よ
りも微小であることから、問題にならない場合も少なく
ないが、ダイナミックＲＡＭ （ＤＲＡＭ）やスタティ
ックＲＡＭ （ＳＲＡＭ）のように、電荷蓄積ノードが
基板上の拡散層に形成されるメモリにおいては、微小な
リーク電流であっても情報が反転し、回路誤動作の原因
になってしまう、という問題がある。
ｖｔｈ）以下のときに流れるサブスレッショルド電流よ
りも微小であることから、問題にならない場合も少なく
ないが、ダイナミックＲＡＭ （ＤＲＡＭ）やスタティ
ックＲＡＭ （ＳＲＡＭ）のように、電荷蓄積ノードが
基板上の拡散層に形成されるメモリにおいては、微小な
リーク電流であっても情報が反転し、回路誤動作の原因
になってしまう、という問題がある。
本発明は、上記した問題点に着目してなされたものであ
り、その目的は、電極の寄生抵抗を低減するとともに、
電荷蓄積ノードを構成する拡散層の接合リーク電流に起
因するメモリの誤動作を有効に防止することができる技
術を提供することにある。
り、その目的は、電極の寄生抵抗を低減するとともに、
電荷蓄積ノードを構成する拡散層の接合リーク電流に起
因するメモリの誤動作を有効に防止することができる技
術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。
細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、トランジスタの電極を構成する拡散層のうち
、少なくとも電荷蓄積ノードを構成する拡散層を除いた
拡散層にシリサイド層を形成したＭＯＳ形半導体メモリ
である。
、少なくとも電荷蓄積ノードを構成する拡散層を除いた
拡散層にシリサイド層を形成したＭＯＳ形半導体メモリ
である。
上記した手段によれば、電荷蓄積ノードを構成する拡散
層の接合リーク電流増大が防止され、かつ、シリサイド
層を形成した電極の寄生抵抗が低減される。
層の接合リーク電流増大が防止され、かつ、シリサイド
層を形成した電極の寄生抵抗が低減される。
第１図は、本発明の一実施例である半導体装置を示す半
導体基板の要部断面図、第２図（ａ）〜（山は、この半
導体装置の製造プロセスを示す半導体基板の要部断面図
である。
導体基板の要部断面図、第２図（ａ）〜（山は、この半
導体装置の製造プロセスを示す半導体基板の要部断面図
である。
本実施例は、ブレーナ形キャパシタ構造を有するＭＯ３
形ＤＲＡＭであり、多数のメモリセルが配列されたメモ
リアレイ八と、制御回路、センスアンプ、入出力回路な
どからなる周辺回路Ｂとが半導体基板（以下、基板とい
う） １０表面に形成されたものである。
形ＤＲＡＭであり、多数のメモリセルが配列されたメモ
リアレイ八と、制御回路、センスアンプ、入出力回路な
どからなる周辺回路Ｂとが半導体基板（以下、基板とい
う） １０表面に形成されたものである。
各メモリセルのトランジスタは、ゲート電極２ａと、ソ
ース電極とドレイン電極とを構成する拡散Ｆ１３ａ、４
ａとからなり、キャパシタは、電極５、絶縁膜６および
ｎ形波散層７から構成されている。
ース電極とドレイン電極とを構成する拡散Ｆ１３ａ、４
ａとからなり、キャパシタは、電極５、絶縁膜６および
ｎ形波散層７から構成されている。
キャパシタとトランジスタとは、拡散層３ａを介して電
気的に接続され、拡散層３ａが電荷蓄積ノードの一部を
構成するようになっている。
気的に接続され、拡散層３ａが電荷蓄積ノードの一部を
構成するようになっている。
トランジスタを構成する拡散層３ａ、４ａの各々は、ｎ
−形波散層８とｎ゛形形成散層９からなるＬＤＤ構造を
なし、これにより、短チヤネル化を図るとともに、ホッ
トキャリアなどによる特性劣化が防止されるようになっ
ている。
−形波散層８とｎ゛形形成散層９からなるＬＤＤ構造を
なし、これにより、短チヤネル化を図るとともに、ホッ
トキャリアなどによる特性劣化が防止されるようになっ
ている。
ゲート電極２ａと、電極５の上方に配置されたワード線
１０とは、ポリシリコン層１１にシリサイド層１２が積
層されたポリサイド構造になっている。
１０とは、ポリシリコン層１１にシリサイド層１２が積
層されたポリサイド構造になっている。
一方、周辺回路Ｂのトランジスタを構成するゲート電極
２ｂは、上記メモリセルのトランジスタを構成するゲー
ト電極２ａと同様、ポリサイド構造となっているが、ソ
ース電極とドレイン電極とを構成する拡散層３ｂ、４ｂ
の表面には、寄生抵抗の低減を目的として、シリサイド
層１２が形成されている。
２ｂは、上記メモリセルのトランジスタを構成するゲー
ト電極２ａと同様、ポリサイド構造となっているが、ソ
ース電極とドレイン電極とを構成する拡散層３ｂ、４ｂ
の表面には、寄生抵抗の低減を目的として、シリサイド
層１２が形成されている。
このように、本実施例のＭＯ３形ＤＲＡＭは、周辺回路
Ｂのトランジスタを構成する拡散層３ｂ。
Ｂのトランジスタを構成する拡散層３ｂ。
４ｂの表面にシリサイド層１２を形成することによって
寄生抵抗の低減を図る一方、メモリセルのトランジスタ
を構成する拡散層３ａ、４ａの表面にはシリサイド層１
２を積層しないことにより、接合リーク電流の増大に起
因する回路誤動作の防止を図っている。
寄生抵抗の低減を図る一方、メモリセルのトランジスタ
を構成する拡散層３ａ、４ａの表面にはシリサイド層１
２を積層しないことにより、接合リーク電流の増大に起
因する回路誤動作の防止を図っている。
次に、上記ＭＯＳ形Ｄ ＲＡ Ｍの製造プロセスの一例
を第２図（ａ）〜（６）を用いて説明する。
を第２図（ａ）〜（６）を用いて説明する。
まず、ｐ形シリコン単結晶からなる基板１にチャネルス
トッパ領域１３とフィールド酸化膜１４とを形成し、フ
ィールド酸化膜１４で囲まれた活性領域の表面に５ｉＣ
ｈ からなる絶縁膜１５を形成する。
トッパ領域１３とフィールド酸化膜１４とを形成し、フ
ィールド酸化膜１４で囲まれた活性領域の表面に５ｉＣ
ｈ からなる絶縁膜１５を形成する。
次に、不純物イオンの打ち込みによって、キャパシタの
一方の電極を構成するｎ形波散層７を形成した後、その
表面の絶縁膜１５をエツチングで除去し、同じ箇所に新
たな絶縁膜６を形成する（第２図（ａ））。
一方の電極を構成するｎ形波散層７を形成した後、その
表面の絶縁膜１５をエツチングで除去し、同じ箇所に新
たな絶縁膜６を形成する（第２図（ａ））。
次に、基板１の表面にＣＶＤ法でポリシリコン膜を被着
し、これをバターニングしてキャパシタのもう一方の電
極５を形成した後、その表面をリンケイ酸ガラス（ＰＳ
Ｇ）などの層間絶縁膜１６で被覆する。
し、これをバターニングしてキャパシタのもう一方の電
極５を形成した後、その表面をリンケイ酸ガラス（ＰＳ
Ｇ）などの層間絶縁膜１６で被覆する。
一方、基板１０表面に露出した絶縁膜１５を除去した後
、同じ箇所に新たなゲート絶縁膜１７を形成する（第２
図（ｂ））。
、同じ箇所に新たなゲート絶縁膜１７を形成する（第２
図（ｂ））。
次に、基板１の表面にＣＶＤ法で順次被着したポリシリ
コン膜およびＳｉ３Ｎｍ膜をパターニングすることによ
り、ポリシリコン層１１の表面にＳｉ３Ｎ、層１８が積
層されたゲート電極２ａ、２ｂ。
コン膜およびＳｉ３Ｎｍ膜をパターニングすることによ
り、ポリシリコン層１１の表面にＳｉ３Ｎ、層１８が積
層されたゲート電極２ａ、２ｂ。
ワード線１０および抵抗１９を形成し、次いで、熱酸化
法でそれらの側面に絶縁膜２０を形成して耐圧の向上を
図る（第２図（Ｃ））。
法でそれらの側面に絶縁膜２０を形成して耐圧の向上を
図る（第２図（Ｃ））。
次に、ゲート電極２ａ、２ｂをマスクに用いてそれらの
両側に低濃度のｎ−形波散層８を形成した後、基板１の
表面にＣＶＤ法で８１０２膜を被着し、反応性イオンエ
ツチング（ＲＩＥ）を行ってゲート電極２ａ、 ２ｂ
、ワード線１０および抵抗１９の側面に側壁２１を形成
する。
両側に低濃度のｎ−形波散層８を形成した後、基板１の
表面にＣＶＤ法で８１０２膜を被着し、反応性イオンエ
ツチング（ＲＩＥ）を行ってゲート電極２ａ、 ２ｂ
、ワード線１０および抵抗１９の側面に側壁２１を形成
する。
次に、ゲート電極２ａ、２ｂの両側に高濃度のｎ゛形拡
散層９を形成し、トランジスタの電極を構成する拡散層
３ａ、４ａ、３ｂ、４ｂを形成する。
散層９を形成し、トランジスタの電極を構成する拡散層
３ａ、４ａ、３ｂ、４ｂを形成する。
次に、抵抗１９を除くゲート電極２ａ、２ｂおよびワー
ド線１０のＳｉ３Ｎ４層１８を選択的に除去するととも
に、周辺回路Ｂのトランジスタの拡散層３ｂ、４ｂの表
面のゲート絶縁膜１７を選択的に除去し、基板１の表面
にスパッタ法でＷＳＭＯまたはＴ１などの高融点金属膜
を被着した後、基板１を約６００℃で加熱してシリサイ
ド反応を行い、その後、未反応の高融点金属を除去する
。
ド線１０のＳｉ３Ｎ４層１８を選択的に除去するととも
に、周辺回路Ｂのトランジスタの拡散層３ｂ、４ｂの表
面のゲート絶縁膜１７を選択的に除去し、基板１の表面
にスパッタ法でＷＳＭＯまたはＴ１などの高融点金属膜
を被着した後、基板１を約６００℃で加熱してシリサイ
ド反応を行い、その後、未反応の高融点金属を除去する
。
これにより、ゲート電極２ａ１２ｂ％ワード線１０、周
辺回路Ｂのトランジスタの拡散層３ｂ。
辺回路Ｂのトランジスタの拡散層３ｂ。
４ｂの表面に選択的にシリサイド層１２が形成される（
第２図（ｄ））。
第２図（ｄ））。
最後に、約９００℃で熱処理を行ってシリサイド層１２
を低抵抗した後、常法に従って、ＰＳＧなどからなる層
間絶縁膜２２、コンタクトホール２３、Ａ１配線２４、
Ｓ！３Ｎ＜やＰＳＧなどからなるパッシベーション膜２
５を順次形成することにより、第１図に示すＭ ＯＳ形
ＤＲＡＭが完成する。
を低抵抗した後、常法に従って、ＰＳＧなどからなる層
間絶縁膜２２、コンタクトホール２３、Ａ１配線２４、
Ｓ！３Ｎ＜やＰＳＧなどからなるパッシベーション膜２
５を順次形成することにより、第１図に示すＭ ＯＳ形
ＤＲＡＭが完成する。
このように、本実施例によれば、次の効果を得ることが
できる。
できる。
（１）１周辺回路Ｂのトランジスタを構成するゲート電
極２ｂ、拡散層３ｂ、４ｂの表面にシリサイド層１２を
形成した電極構造とすることにより、電極の寄生抵抗が
低減し、周辺回路Ｂの高速化が促進される。
極２ｂ、拡散層３ｂ、４ｂの表面にシリサイド層１２を
形成した電極構造とすることにより、電極の寄生抵抗が
低減し、周辺回路Ｂの高速化が促進される。
（２）、メモリセルのトランジスタを構成する電極のう
ち、電荷蓄積ノードの一部を構成する拡散層３ａの表面
にはシリサイド層１２を形成しないので、拡散層３ａの
接合リーク電流増大が有効に防止される結果、この接合
リーク電流に起因するメモリセルの誤動作を防止するこ
とができる。
ち、電荷蓄積ノードの一部を構成する拡散層３ａの表面
にはシリサイド層１２を形成しないので、拡散層３ａの
接合リーク電流増大が有効に防止される結果、この接合
リーク電流に起因するメモリセルの誤動作を防止するこ
とができる。
（２）、上記（１）、 （２）により、信頼性の高い高
速ＭＯＳ形ＤＲＡＭが得られる。
速ＭＯＳ形ＤＲＡＭが得られる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は、前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
具体的に説明したが、本発明は、前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
例えば、実施例は、プレーナ形キャパシタ構造のＭ Ｏ
Ｓ ｆｆ３ Ｄ ＲＡ Ｍであるが、第３図に示すよう
に、メモリセルのキャパシタが一対の電極２６．２７お
よび絶縁膜２８から構成され、電極２６に接続されたト
ランジスタの拡散層３ａが電荷蓄積ノードの一部を構成
している積層形キャパシタ構造のＭＯ９Ｏ９形ＡＭに適
用することもできる。
Ｓ ｆｆ３ Ｄ ＲＡ Ｍであるが、第３図に示すよう
に、メモリセルのキャパシタが一対の電極２６．２７お
よび絶縁膜２８から構成され、電極２６に接続されたト
ランジスタの拡散層３ａが電荷蓄積ノードの一部を構成
している積層形キャパシタ構造のＭＯ９Ｏ９形ＡＭに適
用することもできる。
さらに、シリサイド層を有しない拡散層を形成すること
によって、比較的大きな抵抗とダイオードを有する拡散
層が得られる。この拡散層を静電破壊対策用の抵抗と容
量に用いることもできる。
によって、比較的大きな抵抗とダイオードを有する拡散
層が得られる。この拡散層を静電破壊対策用の抵抗と容
量に用いることもできる。
また、同じく拡散層の一部が電荷蓄積ノードを構成して
いるＭＯ３形ＳＲＡＭに適用することもできる。
いるＭＯ３形ＳＲＡＭに適用することもできる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、トランジスタの電極を構成する拡散層にシリ
サイド層が形成されるＭＯ３形半導体メモリにおいて、
少なくとも電荷蓄積ノードの一部を構成する拡散層には
、上記シリサイド層を形成しないようにした結果、電荷
蓄積ノードの一部を構成する拡散層の接合リーク電流増
大が防止されるとともに、シリサイド層を形成した電極
の寄生抵抗が低減されるので、信頼性の高い高速ＭＯＳ
形半導体メモリを提供することができる。
サイド層が形成されるＭＯ３形半導体メモリにおいて、
少なくとも電荷蓄積ノードの一部を構成する拡散層には
、上記シリサイド層を形成しないようにした結果、電荷
蓄積ノードの一部を構成する拡散層の接合リーク電流増
大が防止されるとともに、シリサイド層を形成した電極
の寄生抵抗が低減されるので、信頼性の高い高速ＭＯＳ
形半導体メモリを提供することができる。
第１図は本発明の一実施例である半導体装置を示す半導
体基板の要部断面図、 第２図（ａ）〜（６）はこの半導体装置の製造プロセス
を示す半導体基板の要部断面図、 第３図は本発明の他の実施例である単導体装置を示す半
導体基板の要部断面図である。 １・・・半導体基板、２ａ、２ｂ・・・ゲート電極、３
ａ、３ｂ、４ａ、４ｂ・・・拡散層、５゜２６．２７・
・・電極、６，１５．２０．２８・・・絶縁膜、７・・
・ｎ形波散層、８・・・ｎ−形波散層、９・・・ｎ゛形
拡散層、１０・・・ワード線、１１・・・ポリシリコン
層、１２・・・シリサイド層、１３・・・チャネルスト
ッパ領域、１４・・・フィールド絶縁膜、１６．２２・
・・層間絶縁膜、１７・・・ゲート絶縁膜、１８・・・
５ｉｚｅｓ層、１９・・・抵抗、２１・・・側壁、２３
・・・コンタクトホール、２４・・・Ａ！配線、２５・
・・パッシベーション膜、Ａ・・・メレリアレイ、Ｂ・
・・周辺回路。 −２４，ｉ −
体基板の要部断面図、 第２図（ａ）〜（６）はこの半導体装置の製造プロセス
を示す半導体基板の要部断面図、 第３図は本発明の他の実施例である単導体装置を示す半
導体基板の要部断面図である。 １・・・半導体基板、２ａ、２ｂ・・・ゲート電極、３
ａ、３ｂ、４ａ、４ｂ・・・拡散層、５゜２６．２７・
・・電極、６，１５．２０．２８・・・絶縁膜、７・・
・ｎ形波散層、８・・・ｎ−形波散層、９・・・ｎ゛形
拡散層、１０・・・ワード線、１１・・・ポリシリコン
層、１２・・・シリサイド層、１３・・・チャネルスト
ッパ領域、１４・・・フィールド絶縁膜、１６．２２・
・・層間絶縁膜、１７・・・ゲート絶縁膜、１８・・・
５ｉｚｅｓ層、１９・・・抵抗、２１・・・側壁、２３
・・・コンタクトホール、２４・・・Ａ！配線、２５・
・・パッシベーション膜、Ａ・・・メレリアレイ、Ｂ・
・・周辺回路。 −２４，ｉ −
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に形成された導電層にシリサイド層が
形成された半導体装置であって、前記導電層の所定領域
には、前記シリサイド層が形成されていないことを特徴
とする半導体装置。 ２、前記所定領域は、少なくともＭＯＳ型半導体メモリ
の拡散層であって、電荷蓄積ノードの一部であることを
特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63091567A JP2569115B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63091567A JP2569115B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01264257A true JPH01264257A (ja) | 1989-10-20 |
| JP2569115B2 JP2569115B2 (ja) | 1997-01-08 |
Family
ID=14030098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63091567A Expired - Lifetime JP2569115B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569115B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1988
- 1988-04-15 JP JP63091567A patent/JP2569115B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2569115B2 (ja) | 1997-01-08 |
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