JP2990707B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2990707B2 JP2990707B2 JP1267317A JP26731789A JP2990707B2 JP 2990707 B2 JP2990707 B2 JP 2990707B2 JP 1267317 A JP1267317 A JP 1267317A JP 26731789 A JP26731789 A JP 26731789A JP 2990707 B2 JP2990707 B2 JP 2990707B2
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置に関し、特に、抵抗負荷型の
スタティック・ランダム・アクセス・メモリ（SRAM）に
関する。
スタティック・ランダム・アクセス・メモリ（SRAM）に
関する。
［従来の技術］ 従来の抵抗負荷型のSRAMの断面構造を第３図（ａ）
に、そのＡ−Ａ′線断面図を第３図（ｂ）に示す。
に、そのＡ−Ａ′線断面図を第３図（ｂ）に示す。
ｐ型半導体基板１上には、膜厚400nm程度の素子分離
用のフィールド酸化膜２と膜厚約20nmのゲート酸化膜３
が形成されており、その上には、膜厚150〜200nmの多結
晶シリコン層４、膜厚150〜200nmのWSi2層５および膜厚
50〜100nmの多結晶シリコン層６からなるゲート電極が
形成されている。ゲート電極の側壁には側壁酸化膜７が
形成されている。ゲート電極が設置されている個所にお
いて、それぞれスイッチングトランジスタQ1、フリップ
フロップの駆動トランジスタQ2が形成されている。トラ
ンジスタQ1のゲート電極の左右の半導体基板の表面領域
にはソース・ドレイン領域となるｎ型拡散層８が形成さ
れている。トランジスタQ2のゲート電極は、多結晶シリ
コン層４にリン（Ｐ）拡散を行った際に形成されたｎ型
拡散層13を介してｎ型拡散層８と接続されている。ゲー
ト電極上には、第１の層間絶縁膜９として、膜厚200〜3
00nmの酸化シリコン膜が堆積されており、該絶縁膜９上
には該絶縁膜に開孔されたコンタクト孔を介してゲート
電極と接続される膜厚200〜250nmの多結晶シリコン抵抗
10が形成されている。
用のフィールド酸化膜２と膜厚約20nmのゲート酸化膜３
が形成されており、その上には、膜厚150〜200nmの多結
晶シリコン層４、膜厚150〜200nmのWSi2層５および膜厚
50〜100nmの多結晶シリコン層６からなるゲート電極が
形成されている。ゲート電極の側壁には側壁酸化膜７が
形成されている。ゲート電極が設置されている個所にお
いて、それぞれスイッチングトランジスタQ1、フリップ
フロップの駆動トランジスタQ2が形成されている。トラ
ンジスタQ1のゲート電極の左右の半導体基板の表面領域
にはソース・ドレイン領域となるｎ型拡散層８が形成さ
れている。トランジスタQ2のゲート電極は、多結晶シリ
コン層４にリン（Ｐ）拡散を行った際に形成されたｎ型
拡散層13を介してｎ型拡散層８と接続されている。ゲー
ト電極上には、第１の層間絶縁膜９として、膜厚200〜3
00nmの酸化シリコン膜が堆積されており、該絶縁膜９上
には該絶縁膜に開孔されたコンタクト孔を介してゲート
電極と接続される膜厚200〜250nmの多結晶シリコン抵抗
10が形成されている。
多結晶シリコン抵抗の一部はＰまたはAsが高濃度にド
ープされて多結晶シリコン配線10aになされている。
ープされて多結晶シリコン配線10aになされている。
その上には、第２の層間絶縁膜11が形成されており、
さらに層間絶縁膜11上には、層間絶縁膜９、11に開設さ
れたコンタクト孔を介してｎ型拡散層８と接触する、ビ
ット線を構成するアルミニウム配線12が形成されてい
る。
さらに層間絶縁膜11上には、層間絶縁膜９、11に開設さ
れたコンタクト孔を介してｎ型拡散層８と接触する、ビ
ット線を構成するアルミニウム配線12が形成されてい
る。
第３図（ａ）のＡ−Ａ′線断面図は、メモリセル領域
以外の部分を示すものであって、この領域では、第３図
（ｂ）に示すように一様の厚さにフィールド絶縁膜２が
形成されており、その上に第１の層間絶縁膜９、多結晶
シリコン配線10a、第２の層間絶縁膜11が形成されてい
る。
以外の部分を示すものであって、この領域では、第３図
（ｂ）に示すように一様の厚さにフィールド絶縁膜２が
形成されており、その上に第１の層間絶縁膜９、多結晶
シリコン配線10a、第２の層間絶縁膜11が形成されてい
る。
［発明が解決しようとする課題］ 上述した従来の抵抗負荷型のSRAMでは、高抵抗の多結
晶シリコン抵抗10の一部を低抵抗化するために高ドーズ
量のＰあるいはAsをイオン注入するが、このとき導入さ
れた電荷は、多結晶シリコン抵抗10内を移動してゲート
電極内に流れ込み、ゲート酸化膜へダメージを与える。
上記電荷の一部は、ゲート電極が接続されているｎ型拡
散層13内に流れ込むが、ここに流れ込んだ電荷が一定量
に達すると基板−拡散層間でブレークダウンを起こして
電荷は放電されるので、この場合にはゲート絶縁膜への
影響は軽減される。しかし、ブレークダウン電圧は14〜
15Vと比較的高いので、ブレークダウンを起こしたとし
ても、上記ブレークダウン電圧以下の範囲において、ゲ
ート絶縁膜は損傷の危険にさらされる。特に、ゲート酸
化膜は近年益々薄くなされる傾向にあるので、上記工程
においてゲート酸化膜へ与えるダメージは今後一層重大
な問題となる。
晶シリコン抵抗10の一部を低抵抗化するために高ドーズ
量のＰあるいはAsをイオン注入するが、このとき導入さ
れた電荷は、多結晶シリコン抵抗10内を移動してゲート
電極内に流れ込み、ゲート酸化膜へダメージを与える。
上記電荷の一部は、ゲート電極が接続されているｎ型拡
散層13内に流れ込むが、ここに流れ込んだ電荷が一定量
に達すると基板−拡散層間でブレークダウンを起こして
電荷は放電されるので、この場合にはゲート絶縁膜への
影響は軽減される。しかし、ブレークダウン電圧は14〜
15Vと比較的高いので、ブレークダウンを起こしたとし
ても、上記ブレークダウン電圧以下の範囲において、ゲ
ート絶縁膜は損傷の危険にさらされる。特に、ゲート酸
化膜は近年益々薄くなされる傾向にあるので、上記工程
においてゲート酸化膜へ与えるダメージは今後一層重大
な問題となる。
［課題を解決するための手段］ 本発明の抵抗負荷型SRAMでは、多結晶シリコンの抵抗
として用いられる部分以外の低抵抗化された部分がメモ
リセル領域以外の領域で基板と逆導電型の拡散層に接続
され、多結晶シリコン抵抗は低抵抗化された部分を介す
ることなく駆動トランジスタのゲート電極と接続され
る。
として用いられる部分以外の低抵抗化された部分がメモ
リセル領域以外の領域で基板と逆導電型の拡散層に接続
され、多結晶シリコン抵抗は低抵抗化された部分を介す
ることなく駆動トランジスタのゲート電極と接続され
る。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の一実施例を示す断面図である。同
図はメモリセル領域以外の部分の断面図であって、第３
図（ｂ）と同様の断面部分を示している。なお、本実施
例において、メモリセル部の構造は第３図（ａ）に示し
た従来例と同様であるので、その図示および詳細な説明
は省略する。
図はメモリセル領域以外の部分の断面図であって、第３
図（ｂ）と同様の断面部分を示している。なお、本実施
例において、メモリセル部の構造は第３図（ａ）に示し
た従来例と同様であるので、その図示および詳細な説明
は省略する。
第１図に示すように、ｐ型半導体基板１上にはフィー
ルド酸化膜２が形成されており、フィールド酸化膜２の
欠除部分の半導体基板表面にはｎ型拡散層8aが形成され
ている。このｎ型拡散層8aは、メモリセル領域における
トランジスタのソース・ドレイン領域と同時に形成され
た拡散層である。半導体基板上には第１の層間絶縁膜９
が設けられており、該層間絶縁膜９上には該膜に開孔さ
れたコンタクト孔を介してｎ型拡散層8aと接触する多結
晶シリコン配線10aが形成されている。この多結晶シリ
コン配線は、メモリセル領域において多結晶シリコン抵
抗と接続されている。多結晶シリコン配線10a上にはさ
らに第２の層間絶縁膜11が形成されている。
ルド酸化膜２が形成されており、フィールド酸化膜２の
欠除部分の半導体基板表面にはｎ型拡散層8aが形成され
ている。このｎ型拡散層8aは、メモリセル領域における
トランジスタのソース・ドレイン領域と同時に形成され
た拡散層である。半導体基板上には第１の層間絶縁膜９
が設けられており、該層間絶縁膜９上には該膜に開孔さ
れたコンタクト孔を介してｎ型拡散層8aと接触する多結
晶シリコン配線10aが形成されている。この多結晶シリ
コン配線は、メモリセル領域において多結晶シリコン抵
抗と接続されている。多結晶シリコン配線10a上にはさ
らに第２の層間絶縁膜11が形成されている。
本実施例においては、SRAMが以上のように構成されて
いるので、多結晶シリコン配線層10aを形成するに際し
て、ＰあるいはAsのイオン注入時に導入された電荷は、
その大部分が配線層10aが直接接続されたｎ型拡散層8a
に流れ込み、この拡散層のブレークダウンによって放電
される。したがって、上記電荷のうち、多結晶シリコン
抵抗を介してゲート電極に流入する分は少なくなり、ゲ
ート酸化膜が損傷を受けることはなくなる。
いるので、多結晶シリコン配線層10aを形成するに際し
て、ＰあるいはAsのイオン注入時に導入された電荷は、
その大部分が配線層10aが直接接続されたｎ型拡散層8a
に流れ込み、この拡散層のブレークダウンによって放電
される。したがって、上記電荷のうち、多結晶シリコン
抵抗を介してゲート電極に流入する分は少なくなり、ゲ
ート酸化膜が損傷を受けることはなくなる。
なお、ｎ型拡散層8aは、例えばセルアレイ部のグラン
ド配線とアルミニウム配線との接続部などに隣接して設
けることができ、その個数も８〜16ビットに１か所あれ
ば十分と考えられる。したがって、この拡散層を設けた
ことによってチップサイズが増大することはない。
ド配線とアルミニウム配線との接続部などに隣接して設
けることができ、その個数も８〜16ビットに１か所あれ
ば十分と考えられる。したがって、この拡散層を設けた
ことによってチップサイズが増大することはない。
第２図は、本発明の他の実施例を示す断面図である。
この実施例でもメモリセルの構造は第３図（ａ）に示し
た従来例と同じである。この実施例では、メモリセル領
域におけるゲート電極形成工程と同一工程において、図
示された部分に多結晶シリコン層４、WSi2層５および多
結晶シリコン層６を形成し、この積層導電体層と多結晶
シリコン配線10aとを接続している。この実施例では、
多結晶シリコン層４を低抵抗化する際のＰ拡散によって
ｎ型拡散層13aが形成されており、該拡散層と多結晶シ
リコン抵抗10とが接続されているので、多結晶シリコン
配線10aを形成する際に導入される電荷はこの拡散層を
介して逃がすことができる。
この実施例でもメモリセルの構造は第３図（ａ）に示し
た従来例と同じである。この実施例では、メモリセル領
域におけるゲート電極形成工程と同一工程において、図
示された部分に多結晶シリコン層４、WSi2層５および多
結晶シリコン層６を形成し、この積層導電体層と多結晶
シリコン配線10aとを接続している。この実施例では、
多結晶シリコン層４を低抵抗化する際のＰ拡散によって
ｎ型拡散層13aが形成されており、該拡散層と多結晶シ
リコン抵抗10とが接続されているので、多結晶シリコン
配線10aを形成する際に導入される電荷はこの拡散層を
介して逃がすことができる。
［発明の効果］ 以上説明したように、本発明は、抵抗負荷型のSRAMに
おいて、抵抗素子を構成する多結晶シリコンをメモリセ
ル領域以外の領域で半導体基板の表面領域に形成された
拡散層に接続したものであるので、本発明によれば、多
結晶シリコンを部分的に低抵抗化する際のイオン注入に
よって導入される電荷を拡散層を介して基板へ逃がすこ
とができる。したがって、本発明によれば、イオン注入
工程においてゲート電極へ流れ込む電荷は少量にとどま
るので、ゲート酸化膜へのダメージを低減させることが
できる。
おいて、抵抗素子を構成する多結晶シリコンをメモリセ
ル領域以外の領域で半導体基板の表面領域に形成された
拡散層に接続したものであるので、本発明によれば、多
結晶シリコンを部分的に低抵抗化する際のイオン注入に
よって導入される電荷を拡散層を介して基板へ逃がすこ
とができる。したがって、本発明によれば、イオン注入
工程においてゲート電極へ流れ込む電荷は少量にとどま
るので、ゲート酸化膜へのダメージを低減させることが
できる。
第１図、第２図は、それぞれ本発明の実施例を示す断面
図、第３図（ａ）は、従来例を示す断面図、第３図
（ｂ）は、そのＡ−Ａ′線断面図である。 １……ｐ型半導体基板、２……フィールド酸化膜、３…
…ゲート酸化膜、４……多結晶シリコン層、５……WSi2
層、６……多結晶シリコン層、７……側壁酸化膜、８、
8a……ｎ型拡散層、９……第１の層間絶縁膜、10……多
結晶シリコン抵抗、10a……多結晶シリコン配線、11…
…第２の層間絶縁膜、12……アルミニウム配線、13、13
a……ｎ型拡散層。
図、第３図（ａ）は、従来例を示す断面図、第３図
（ｂ）は、そのＡ−Ａ′線断面図である。 １……ｐ型半導体基板、２……フィールド酸化膜、３…
…ゲート酸化膜、４……多結晶シリコン層、５……WSi2
層、６……多結晶シリコン層、７……側壁酸化膜、８、
8a……ｎ型拡散層、９……第１の層間絶縁膜、10……多
結晶シリコン抵抗、10a……多結晶シリコン配線、11…
…第２の層間絶縁膜、12……アルミニウム配線、13、13
a……ｎ型拡散層。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/11 H01L 21/8244
Claims (1)
- 【請求項１】低抵抗多結晶シリコン配線と接続された一
対の多結晶シリコン抵抗と、前記一対の多結晶シリコン
抵抗を負荷とし互いに交差接続されてフリップフロップ
を構成する一対の、前記多結晶シリコン抵抗より下層の
導電層によってゲート電極が形成された駆動トランジス
タと、前記フリップフロップの２つの入出力端子にそれ
ぞれ接続された一対のスイッチングトランジスタとから
構成されるメモリセルを備える半導体記憶装置におい
て、前記低抵抗多結晶シリコン配線はメモリセルが形成
されていない領域において半導体基板上に形成された拡
散層と接続され、かつ、前記多結晶シリコン抵抗は前記
低抵抗多結晶シリコン配線を介することなく前記下層の
導電層と接続されていることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1267317A JP2990707B2 (ja) | 1989-10-13 | 1989-10-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1267317A JP2990707B2 (ja) | 1989-10-13 | 1989-10-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03127862A JPH03127862A (ja) | 1991-05-30 |
| JP2990707B2 true JP2990707B2 (ja) | 1999-12-13 |
Family
ID=17443141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1267317A Expired - Lifetime JP2990707B2 (ja) | 1989-10-13 | 1989-10-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2990707B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE542073C2 (en) | 2015-11-10 | 2020-02-18 | Trelleborg Sealing Solutions Kalmar Ab | Sealing cap and method for manufacturing a sealing cap |
-
1989
- 1989-10-13 JP JP1267317A patent/JP2990707B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03127862A (ja) | 1991-05-30 |
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