JP2702909B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、スタチ
ック型ランダムアクセスメモリを備えた半導体集積回路
装置（以下、SRAMという）に適用して有効な技術に関す
るものである。 〔従来の技術〕 SRAMのメモリセルは、転送用MISFETと、駆動用MISFET
を有するフリップフロップ回路とで構成されている。こ
のSRAMは、情報の読出動作における信頼性を向上し、高
集積化を図るために、α線により生じるソフトエラーを
防止する必要がある。 そこで、本願出願人により先に出願された特願昭59−
218470号、特願昭59−260744号を夫々に記載された技術
が、ソフトエラーを防止するのに有効である。 前者の第１技術は、情報蓄積用容量素子として使用さ
れる駆動用MISFETの高濃度のｎ型ドレイン領域の下部
に、それと接触する高濃度のｐ型半導体領域を設けてい
る。つまり、このｐ型半導体領域は、pn接合容量すなわ
ち情報となる電荷蓄積量を増加し、少数キャリアによる
情報の反転を防止できる。ｐ型の半導体領域は、ｐ型の
不純物をイオン打込みで導入し、駆動用MISFETのゲート
電極に対して自己整合的に構成される。 後者の第２技術は、情報蓄積量用容量素子として使用
される駆動用MISFETの下部の深い位置、すなわちドレイ
ン領域と離隔する深い位置に、高濃度のｐ型半導体領域
を設けている。つまり、このｐ型半導体領域は、α線に
より生じる少数キャリアに対するポテンシャルバリア領
域を構成するので、情報蓄積用容量素子への少数キャリ
アの侵入を防止し、情報の反転を防止できる。ｐ型の半
導体領域は、ｐ型の不純物を高いエネルギのイオン打込
みで導入し、メモリセルの略全域に構成される。 〔発明が解決しようとする問題点〕 本発明者は、前述の第１、第２技術の夫々を用い、ソ
フトエラーに対する電気的信頼性について検討を行った
結果、次の問題点が生じることを見出した。 前述の第１技術では、ｐ型半導体領域をポテンシャル
バリア領域としても使用できるが、ゲート電極下のチャ
ネル形成領域に構成することができない。このため、情
報となる電荷蓄積量を増加したにもかかわらず、その増
加分或はそれ以上に少数キャリアがチャネル形成領域部
分から侵入するので、充分にソフトエラーを防止できな
い。 また、前述の第２技術では、充分にソフトエラーを防
止するために、ポテンシャルバリア領域として使用する
ｐ型半導体領域を高濃度で構成する必要がある。ところ
が、ｐ型半導体領域の不純物濃度を高めると、ｐ型の不
純物がチャネル形成領域に拡散し、転送用、駆動用MISF
ETのしきい値電圧を変動させ、電気的信頼性を低下させ
る。 本発明の目的は、記憶機能を備えた半導体集積回路装
置において、ソフトエラーを防止するとともに、電気的
信頼性を向上することが可能な技術を提供することにあ
る。 本発明の他の目的は、記憶機能を備えた半導体集積回
路装置において、メモリセル面積を縮小し、集積度を向
上することが可能な技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。 転送用MISFETと駆動用MISFETとでメモリセルを構成す
るSRAMにおいて、情報となる電荷蓄積量の増加に寄与し
ない転送用MISFETのソース領域又はドレイン領域に比べ
て、駆動用MISFETのドレイン領域の接合深さを深く構成
し、該駆動用MISFETのドレイン領域及びチャネル形成領
域の下部に、駆動用MISFETのドレイン領域と接触し、か
つドレイン領域と反対導電型の高濃度の半導体領域を構
成する。 〔作 用〕 上述した手段によれば、前記ドレイン領域と高濃度の
半導体領域とのpn接合容量を増加し、情報となる電荷蓄
積量を増加できるので、ソフトエラーを防止することが
できるとともに、駆動用MISFETのしきい値電圧に影響し
ない位置に前記半導体領域で少数キャリアに対するポテ
ンシャルバリア領域を構成できるので、ソフトエラーを
防止しかつ電気的信頼性を向上することができる。 〔実施例〕 以下、本発明の構成について、本発明を、高抵抗負荷
素子と駆動用MISFETとでフリップフロップ回路を構成す
るメモリセルを備えたSRAMに適用した一実施例とともに
説明する。 本発明の一実施例であるSRAMのメモリセルを第１図
（等価回路図）で示し、SRAMの入力部を第２図（等価回
路図）で示す。 なお、実施例の全図において、同一機能を有するもの
は同一符号を付け、そのくり返しの説明は省略する。 SRAMのメモリセルは、第１図に示すように、一対のデ
ータ線DL,▲▼とワード線WLとの交差部に設けられ
ている。すなわち、メモリセルは、一対の入出力端子を
有するフリップフロップ回路と、転送用MISFETQs1,Qs2
とで構成されている。 転送用（又はメモリセル選択用のスイッチとしての）
MISFETQsは、一端部がフリップフロップ回路の入出力端
子、他端部がデータ線DL、ゲート電極がワード線WLに夫
々接続されている。 フリップフロップ回路は、駆動用MISFETQ1,Q2と高抵
抗負荷素子R1,R2とで構成されている。駆動用MISFETQの
ドレイン領域は、高抵抗負荷素子Ｒを介して電源電圧用
配線Vccに接続されている。駆動用MISFETQのソース領域
は、基準電圧用配線Vssに接続されている。 電源電圧用配線Vccには、例えば、回路の動作電圧5.0
［Ｖ］が印加され、基準電圧用配線Vssには、例えば、
回路の接地電位０［Ｖ］が印加されている。 メモリセルは、情報蓄積用容量（寄生容量）Ｃに
“1",“0"情報となる電荷を蓄積することによって、情
報を記憶すると見なすことができる。容量Ｃは、主に、
MISFETQ1,Q2のゲート容量及びドレイン領域と基板（実
際にはウエル領域）との間のpn接合容量からなる。 SRAMの入力部は、第２図に示すように、構成されてい
る。すなわち、外部端子（ボンディングパット）BP、入
力段回路（入力バッファ回路又はアドレスバッファ回
路）Ｉ及びそれらの間に挿入された静電気破壊防止回路
IIで構成されている。 外部端子BPは、外部機器からの出力信号をSRAMに入力
するように構成されており、前述のメモリセルアレイ上
を延在するデータ線DLと同一導電層で構成されている。 入力段回路Ｉは、ｐチャネルMISFETQpとｎチャネルMI
SFETQn3とで構成されるインバータ回路で構成されてい
る。MISFETQp,Qn3の夫々のゲート電極は、前記外部端子
BPに接続されている。MISFETQp,Qn3の夫々のドレイン領
域は、次段回路の出力信号入力端子Poutに接続されてい
る。MISFETQpのソース領域は電源電圧用配線Vccに接続
され、MISFETQn3のソース領域は基準電圧用配線Vssに接
続されている。 静電気破壊防止回路IIは、保護抵抗素子R3、クランプ
用のｎチャネルMISFETQn1,Qn2で構成されている。 保護抵抗素子R3は、静電気破壊（入力段回路ＩのMISF
ETQp,Qn3のゲート絶縁膜の破壊）を生じる過大電圧をな
まらせるように構成されている。保護抵抗素子R3は、図
示しないが、例えば、所定の抵抗値（例えば１［ＫΩ］
程度）を有する、不純物（ヒ素，リン又はボロン）が導
入された多結晶シリコン膜又は半導体領域で構成されて
いる。 MISFETQn1,Qn2の夫々のゲート電極は基準電圧用配線V
ssに接続されている。MISFETQn1のドレイン領域及びMIS
FETQn2のソース領域は、外部端子BP及び入力段回路Ｉに
接続されている。MISFETQn1のソース領域は基準電圧用
配線Vssが接続され、MISFETQn2のドレイン領域は電源電
圧用配線Vccに接続されている。このMISFETQn1,Qn2は、
過大電圧をクランプするように構成されている。 次に、本実施例のSRAMの具体的な構成について説明す
る。前記入力段回路ＩのMISFETQn3は、メモリセルの転
送用MISFETQs（Qs1,Qs2）と、静電気破壊防止回路IIのM
ISFETQn1,Qn2はメモリセルの駆動用MISFETQ（Q1,Q2）と
略同様の構成である。 本発明の一実施例であるSRAMのメモリセルを第３図
（要部平面図）で示し、第３図のIV−IV線で切った断面
を第4A図で示す。なお、第３図、後述する第５図及び第
６図は、本実施例のSRAMの構成をわかり易くするため
に、各導電層間に設けられるフィールド絶縁膜以外の絶
縁膜は図示しない。また、第4B図は、前述の回路Ｉ及び
IIのMISFETの構成を示す。 第３図及び第4A図において、１は単結晶シリコンから
なるn-型の半導体基板、２は半導体基板１の所定の主面
部に設けられたp-型のウエル領域である。ウエル領域２
は、例えば、1016［atoms/cm3］程度の不純物濃度で構
成されている。 半導体素子形成領域間のウエル領域２の主面には、フ
ィールド絶縁膜３、ｐ型のチャネルストッパ領域４が設
けられている。フィールド絶縁膜３、チャネルストッパ
領域４の夫々は、特に、第５図（所定の製造工程におけ
るメモリセルの要部平面図）で詳細に示すように、半導
体素子間を電気的に分離するように構成されている。 転送用MISFETQs1,Qs2、駆動用MISFETQ1,Q2の夫々は、
特に、第６図（所定の製造工程におけるメモリセルの要
部平面図）で詳細に示すように、フィールド絶縁膜３で
囲まれた領域内のウエル領域２の主面に設けられてい
る。 すなわち、転送用MISFETQsは、ウエル領域２内に形成
され、ゲート絶縁膜６、ゲート電極７、ソース、ドレイ
ン領域である一対のｎ型の半導体領域８及び一対のn+型
の半導体領域11で構成されている。 駆動用MISFETQは、ウエル領域２内に形成され、ゲー
ト絶縁膜６、ゲート電極７、ソース、ドレイン領域であ
る一対のn+型の半導体領域11、n+の半導体領域９で構成
されている。 ゲート電極７は、倒えば、多結晶シリコン膜の上部に
高融点金属シリサイド（MoSi2,TiSi2,TaSi2,WSi2）膜が
設けられたポリサイド膜で構成されている。また、ゲー
ト電極７は、単層の多結晶シリコン膜、高融点金属シリ
サイド膜、高融点金属（Mo,Ti,Ta,W）膜、或は多結晶シ
リコン膜の上部に高融点金属膜を設けた複合膜で構成し
てもよい。 駆動用MISFETQのゲート電極７の一端部は、ゲート絶
縁膜６に設けられた接続孔6Aを通して半導体領域11に接
続、所謂ダイレクトコンタクトされている。 転送用MISFETQsのゲート電極７には、フィールド絶縁
膜３上を列方向に延在するワード線（WL）7Aが一体に構
成されている。 また、駆動用MISFETQのソース領域として使用される
半導体領域11には、接続孔6Aを通して、ゲート電極７と
同一導電層で構成される基準電圧用配線（Vss）7Bが接
続されている。 高濃度の半導体領域11は、ソース領域又はドレイン領
域として使用される。半導体領域11は、ゲート電極７の
側部に設けられた不純物導入用マスク10で構成されるよ
うになっている。半導体領域11は、例えば、1021［atom
s/cm3］程度の濃度のｎ型不純物（例えば、ヒ素）で構
成し、0.25［μｍ］程度の接合深さで構成する。 転送用MISFETQsの低濃度（低不純物濃度）の半導体領
域８は、高濃度（高不純物濃度）の半導体領域11とチャ
ネル形成領域（ウエル領域２）との間に設けられてい
る。半導体領域８は、所謂LDD（Ｌightly Ｄoped Ｄrai
n）構造のMISFETを構成するようになっている。半導体
領域８は、例えば、1018［atoms/cm3］程度の濃度のｎ
型不純物（例えば、リン）で構成し、0.10［μｍ］程度
の接合深さで構成する。 高濃度の半導体領域９は、情報となる電荷蓄積量の向
上に寄与する部分（情報蓄積用容量Ｃを構成する部分）
のウエル領域２の主面部に設けられている。つまり、半
導体領域９は、特に、駆動用MISFETQのドレイン領域に
設けられている。また、半導体領域９は、情報となる電
荷蓄積量の向上に寄与する転送用MISFETQsのソース領域
又はドレイン領域の一方（駆動用MISFETQと接続される
側）の半導体領域11の一部分にも設けられている。この
半導体領域９は、転送用MISFETQsの半導体領域11に比べ
て、駆動用MISFETQのドレイン領域の接合深さを深く構
成するようになっている。なお、半導体領域９は、駆動
用MISFETQのソース領域にも形成される。 半導体領域９は、具体的には、第３図及び第６図に符
号９を付け一点鎖線で囲まれた領域内であって、フィー
ルド絶縁膜３及びゲート電極７に対して自己整合的に構
成される。この半導体領域９は、1020〜1021［atoms/cm
3］程度の濃度のｎ型不純物（例えば、リン）で構成
し、0.4〜0.5［μｍ］程度の接合深さを有するように構
成する。 このように、駆動用MISFETQのドレイン領域として使
用される半導体領域11に、半導体領域９を設けて接合深
さを深く（xjを大きく）構成することにより、駆動用MI
SFETQのゲート電極７下へ（チャネル形成領域側へ）の
半導体領域９の回り込みを大きくすることができるの
で、半導体領域９（ドレイン領域）とゲート電極７との
重なる面積を増加することにより、ミラー容量を増加
し、情報蓄積用容量Ｃの情報となる電荷蓄積量を増加す
ることができる。したがって、ウエル領域２内にα線で
生じる少数キャリアが情報蓄積用容量素子Ｃに侵入した
場合、情報の反転を生じ難くすることができるので、ソ
フトエラーを防止することができる。 この駆動用MISFETQは、ミラー容量を積極的に増加す
るために、ゲート電極７のチャネル長寸法（ゲート長寸
法）を大きく構成してもよい。また、駆動用MISFETQ
は、チャネル形成領域側への半導体領域９の回り込みが
あっても、実効チャネル長を確保できるように、ゲート
電極７のチャネル長寸法を大きく構成してもよい。 このように構成されるメモリセルにおいて、さらに、
情報となる電荷蓄積量の向上に寄与する部分（情報蓄積
用容量Ｃを構成する部分）のウエル領域２の主面部に、
埋込型のp+型の半導体領域５が設けられている。具体的
には、半導体領域５は、少なくとも駆動用MISFETQのド
レイン領域として使用される半導体領域９及びチャネル
形成領域下部でって、半導体領域９とウエル領域２との
pn接合面に接触する深い位置に構成される。つまり、半
導体領域５は、半導体領域９のpn接合容量を積極的に増
加させながら、駆動用MISFETQのチャネル形成領域に影
響を及ぼさない程度の深い位置と不純物濃度とで構成す
る。半導体領域５は、その不純物がチャネル形成領域に
拡散すると、基板効果定数が大きくなり、しきい値電圧
が高くなるので、情報書込動作時の書込電圧が低下し、
安定な情報書込動作が行えない。 半導体領域５は、具体的に、例えば1017〜1018［atom
s/cm3］程度の濃度のｐ型不純物（例えば、ボロン）で
構成し、0.7［μｍ］程度の深さに不純物濃度のピーク
値を有するように構成する。半導体領域５は、例えば、
フィールド絶縁膜３を不純物導入用マスクとしてｐ型不
純物を導入し、メモリセルの略全域（フィールド絶縁膜
３下を除く領域）に構成する。なお、半導体領域５は、
メモリセルアレイ以外の周辺回路に構成してもよいが、
特に、しきい値電圧を低減して動作速度の高速化を図り
たい部分には構成しなくともよい。 このように、転送用MISFETQsのソース領域又はドレイ
ン領域（半導体領域11）に比べて、駆動用MISFETQのド
レイン領域を接合深さが深い半導体領域９で構成し、こ
の半導体領域９及びチャネル形成領域の下部の深い位置
のウエル領域２の主面部に、半導体領域９と接触する高
濃度の半導体領域５を設けたことにより、駆動用MISFET
Qのしきい値電圧に変動を生じることなく、α線により
生じる少数キャリアに対してポテンシャルバリア領域
（障壁）を構成することができるとともに、高濃度の半
導体領域５と高濃度の半導体領域９とで構成されるpn接
合容量を増加することができる。 したがって、情報書込動作時の電気的信頼性を向上し
つつ、情報蓄積用容量Ｃに少数キャリアが侵入すること
を防止し、かつ少数キャリアが情報蓄積用容量素子Ｃに
侵入したとしても、情報の反転を生じないようにするこ
とができるので、ソフトエラーを防止することができ
る。 また、ソフトエラーを防止することにより、メモリセ
ル面積を縮小することができるので、SRAMの集積度を向
上することができる。 MISFETQ,Qs上には、それらを覆う層間絶縁膜12が設け
られている。所定と半導体領域11の上部の層間絶縁膜12
には、接続孔13が設けられている。 前記メモリセル内の層間絶縁膜12上には、電源電圧用
配線（Vcc）14A及び高抵抗負荷素子（R1,R2）14Bが設け
られている。 高抵抗負荷素子14Bの一端部は、電源電圧用配線14Aに
接続されている。高抵抗負荷素子14Bの他端部は、接続
孔13を通してMISFETQs1,Qs2の半導体領域11及びMISFETQ
1,Q2のゲート電極７と電気的に接続されている。 前記電源電圧用配線14A、高抵抗負荷素子14Bの夫々
は、不純物の導入で抵抗値が制御できる導電層、例えば
多結晶シリコン膜で構成されている。電源電圧用配線14
Aは、抵抗値を低減するｎ型の不純物（ヒ素又はリン）
が導入された多結晶シリコン膜で構成されている。高抵
抗負荷素子14Bは、抵抗値を低減する前記不純物が導入
されていない所謂ノンドープの多結晶シリコン膜で構成
されている。高抵抗負荷素子14Bは、第３図に符号14Bを
符した一点鎖線で囲まれた領域内（不純物導入用マスク
のパターンを示す）に構成される。 15は電源電圧用配線14A、高抵抗負荷素子14Bの夫々を
覆う層間絶縁膜、16はMISFETQsの半導体領域11の上部の
絶縁間6,12,15を除去して設けられた接続孔である。 17はデータ線DL,▲▼であり、接続孔16を通してM
ISFETQsの半導体領域11と電気的に接続され、層間絶縁
膜15の上部を行方向に延在するように構成されている。
データ線17は、アルミニウム膜、所定の添加物（Si,C
u）が含有されたアルミニウム膜等で構成されている。 第4B図は、内部回路Ｉを構成するｐ及びｎチャネルMI
SFETQp及びQn3と、静電気破壊防止回路IIを構成するｎ
チャネルMISFETQn1（及びQn2）の構成を示す。MISFETQn
3は、p-型ウエル領域２、ゲート絶縁膜６、ゲート電極
７、ソース、ドレイン領域である一対のｎ型の半導体領
域８及び一対のn+型の半導体領域11で構成されている。
MISFETQn3は、MISFETQsと略同様に構成されている。MIS
FETQn1（及びQn2）は、p-型ウエル領域２、ゲート絶縁
膜６、ゲート電極７、ソース、ドレイン領域である一対
のn+型の半導体領域９で構成されている。MISFETQn1,Qn
2の夫々は、MISFETQと略同様に構成されている。ｐチャ
ネルMISFETQpは、n-型半導体基板１内に形成され、ゲー
ト絶縁膜６、ゲート電極７、ソース、ドレイン領域であ
る一対のp+型の半導体領域18で構成されている。 半導体領域９は、入力段回路ＩのMISFETQp及びLDD構
造のMISFETQn3の静電気破壊耐圧に比べて、MISFETQn1,Q
n2のドレイン領域又はソース領域のブレークダウン電圧
（表面ブレークダウン電圧又はパンチスルー電圧）を低
くするように構成されている。つまり、半導体領域９
は、入力段回路Ｉが静電気破壊を生じる前に、静電気破
壊防止回路IIで過大電圧をクランプし、静電気破壊耐圧
を向上できるように構成されている。本発明は、このよ
うに、静電気破壊耐圧を高めるためにSRAMの周辺回路部
分に設けられる半導体領域９を、内部回路を構成するメ
モリセル部分に積極的に設けた点においても特徴があ
る。 なお、MISFETQn1とQn3は、メモリセル形成用ウエル領
域２とは異なるウエル領域であって、互いに独立したウ
エル領域２内に形成される。また、チャネルストッパ領
域４は、ウエル領域２内のフィールド絶縁膜３下に形成
される。17は、データ線（DL）17と同一工程で形成され
るアルミニウム層からなる。抵抗R3は、図示しないが、
第２層目の多結晶シリコン膜14A（不純物を導入した部
分）と同一の領域で形成される。 第４図には示していないが、MISFETQn1のドレイン領
域及びMISFETQn2のソース領域のみを、半導体領域９で
形成してもよい。また、メモリセル内のp+型半導体領域
５と同一工程で形成される領域を、MISFETQn1及び／又
はQn2の下に形成してもよい。これにより、さらにブレ
ークダウン電圧を小さくできる。 次に、本実施例の製造方法について、第７図乃至第12
図（各製造工程毎におけるメモリセルの要部断面図）を
用いて簡単に説明する。 まず、単結晶シリコンからなるn-型の半導体基板１
に、p-型のウエル領域２を形成する。 この後、半導体素子形成領域間のウエル領域２の主面
に、フィールド絶縁膜３及びｐ型のチャネルストッパ領
域４を形成する。 そして、第７図に示すように、半導体素子形成領域の
ウエル領域２の主面上に、ゲート絶縁膜６を形成する。 第７図に示すゲート絶縁膜６を形成する工程の後に、
第８図に示すように、ウエル領域２の主面部に、p+型の
半導体領域５を形成する。半導体領域５は、主として、
フィールド絶縁膜13を不純物導入用マスクとして用い、
例えば1013［atoms/cm2］程度のボロンを300［KeV］程
度のエネルギのイオン打込みで導入することで形成す
る。 第８図に示す半導体領域５を形成する工程の後に、所
定のゲート絶縁膜６を除去し、ダイレクトコンタクト用
の接続孔6Aを形成する。 この後、ゲート絶縁膜６の所定上部にゲート電極７を
形成するとともに、ワード線7A及び基準電圧用配線7Bを
形成する。ゲート電極７、ワード線7A及び基準電圧量配
線7Bの夫々は、例えば、多結晶シリコン膜7aの上部に高
融点金属シリサイド膜7bを形成したポリサイド膜で構成
する。多結晶シリコン膜7aは、例えばCVDで形成し、高
融点金属シリサイド膜7bは、例えばスパッタで形成す
る。符号は付けないが、多結晶シリコン膜7aに抵抗値を
低減するために拡散された不純物は、接続孔6Aを通して
ウエル領域２の主面に拡散し、ソース領域又はドレイン
領域の一部として使用されるｎ型の半導体領域（符号は
付けていない）を形成するようになっている。このｎ型
の半導体領域は、半導体領域５と接触するように充分深
く拡散し、情報となる電荷蓄積量をさらに向上してもよ
い。 そして、第９図に示すように、ゲート電極７の側部の
ウエル領域２の主面に、LDD構造を構成するためのｎ型
の半導体領域８を形成する。半導体領域８は、主とし
て、ゲート電極７及びフィールド絶縁膜３を不純物導入
用マスクとして用い、ｎ型の不純物（例えば、リン）を
イオン打込みで導入することで形成する。 第９図に示す半導体領域８を形成する工程の後に、第
10図に示すように、情報となる電荷蓄積量を向上する部
分のウエル領域２（半導体領域８）の主面部に、半導体
領域９を形成する。この半導体領域９は、前述したよう
に、静電気破壊防止回路IIのクンランプ用MISFETQn1,Qn
2のドレイン領域、ソース領域９と同一製造工程で形成
する。半導体領域９は、前記第３図及び第６図に符号９
を付け一線鎖線で囲まれた領域内であって、ゲート電極
７及びフィールド絶縁膜３を不純物導入用マスクとして
用い、ｎ型の不純物を導入することで形成できる。この
ｎ型の不純物を導入する工程において、ｎ型の不純物が
導入されない領域（符号９を付けて一点鎖線で囲まれた
領域以外）は、フォトレジスト膜等のマスクで覆われる
ようになっている。半導体領域９は、半導体領域５と接
触する深い接合深さを有するように、例えば５×10
15［atoms/cm2］程度のリンを、50［KeV］程度のエネル
ギのイオン打込みで導入することで形成できる。 このように、駆動用MISFETQのドレイン領域として使
用される半導体領域９を、クランプ用MISFETQn1,Qn2の
ドレイン領域、ソース領域と同一製造工程で形成するこ
とにより、不純物導入工程を低減することができる。 また、図示されていないが、出力段回路を構成するｎ
チャネルMISFETのドレイン領域も半導体９で形成される
ようになっている。 第10図に示す半導体領域９を形成する工程の後に、ゲ
ート電極７の側部に不純物導入用マスク10を形成する。
不純物導入用マスク10は、例えばCVDで形成した酸化シ
リコン膜に、反応性イオンエッチング等の異方性エッチ
ングを施すことで形成できる。 この後、第11図に示すように、不純物導入用マスク10
を介在したゲート電極７の側部のウエル領域２の主面部
に、ソース領域又はドレイン領域として使用されるn+型
の半導体領域11を形成する。半導体領域11は、例えば10
16［atmos/cm2］程度のヒ素を、80［KeV］程度のエネル
ギのイオン打込みで導入することで形成する。 なお、半導体領域11は、半導体領域９を形成する工程
の前に形成してもよい。また、図示していないが、前述
の入力段回路ＩのｐチャネルMISFETQpのソース領域及び
ドレイン領域として使用されるｐ型の半導体領域18は、
半導体領域11を形成する工程の後に形成される。 第11図に示す半導体領域11を形成する工程の後に、層
間絶縁膜12を形成し、所定の部分の層間絶縁膜12を除去
して接続孔13を形成する。 この後に、第12図に示すように、層間絶縁膜12上に電
源電圧用配線14A、高抵抗負荷素子14Bの夫々を形成す
る。電源電圧用配線14A、高抵抗負荷素子14Bは、層間絶
縁膜12上の全面に多結晶シリコン膜を形成し、この多結
晶シリコン膜に抵抗値を低減するｎ型の不純物を導入す
るか否かで形成する。 第12図に示す電源電圧用配線14A、高抵抗負荷素子14B
の夫々を形成する工程の後に、層間絶縁膜15、接続孔16
を順次形成する。そして、前記第３図及び第４図に示す
ように、接続孔16を通してMISFETQsの一方の半導体領域
11と電気的に接続するように、層間絶縁膜15上にデータ
線17を形成する。 これら一連の製造工程を施すことにより、本実施例の
SRAMは完成する。なお、この後に、パッシベーション膜
等の保護膜を形成してもよい。 以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。 例えば、本発明は、静電気破壊防止回路IIのクランプ
用MISFETのドレイン領域と、メモリセルの駆動用MISFET
Qの接合深さの深いドレイン領域（半導体領域９）と
を、夫々、別々の製造工程で形成してもよい。 また、本発明は、ｐチャネルMISFETからなる負荷素子
と駆動用MISFETとでフリップフロップ回路を構成するメ
モリセルを備えたSRAMに適用することができる。 〔発明の効果〕 本願において開示される発明のうち、代表的なものに
よって得ることができる効果を簡単に説明すれば、次の
とおりである。 転送用MISFETと駆動用MISFETとでメモリセルを構成す
るSRAMにおいて、情報となる電荷蓄積量の増加に寄与し
ない転送用MISFETのソース領域又はドレイン領域に比べ
て、駆動用MISFETのドレイン領域の接合深さを深く構成
し、該駆動用MISFETのドレイン領域及びチャネル形成領
域の下部に、駆動用MISFETのドレイン領域と接触し、か
つドレイン領域と反対導電型の高濃度の半導体領域を構
成することにより、前記ドレイン領域と高濃度の半導体
領域とでpn接合容量を増し、情報となる電荷蓄積量を向
上できるので、ソフトエラーを防止することができると
ともに、駆動用MISFETのしきい値電圧に影響しない位置
に前記半導体領域で少数キャリアに対するポテンシャル
バリア領域を構成できるので、ソフトエラーを防止しか
つ電気的信頼性を向上することができる。
ック型ランダムアクセスメモリを備えた半導体集積回路
装置（以下、SRAMという）に適用して有効な技術に関す
るものである。 〔従来の技術〕 SRAMのメモリセルは、転送用MISFETと、駆動用MISFET
を有するフリップフロップ回路とで構成されている。こ
のSRAMは、情報の読出動作における信頼性を向上し、高
集積化を図るために、α線により生じるソフトエラーを
防止する必要がある。 そこで、本願出願人により先に出願された特願昭59−
218470号、特願昭59−260744号を夫々に記載された技術
が、ソフトエラーを防止するのに有効である。 前者の第１技術は、情報蓄積用容量素子として使用さ
れる駆動用MISFETの高濃度のｎ型ドレイン領域の下部
に、それと接触する高濃度のｐ型半導体領域を設けてい
る。つまり、このｐ型半導体領域は、pn接合容量すなわ
ち情報となる電荷蓄積量を増加し、少数キャリアによる
情報の反転を防止できる。ｐ型の半導体領域は、ｐ型の
不純物をイオン打込みで導入し、駆動用MISFETのゲート
電極に対して自己整合的に構成される。 後者の第２技術は、情報蓄積量用容量素子として使用
される駆動用MISFETの下部の深い位置、すなわちドレイ
ン領域と離隔する深い位置に、高濃度のｐ型半導体領域
を設けている。つまり、このｐ型半導体領域は、α線に
より生じる少数キャリアに対するポテンシャルバリア領
域を構成するので、情報蓄積用容量素子への少数キャリ
アの侵入を防止し、情報の反転を防止できる。ｐ型の半
導体領域は、ｐ型の不純物を高いエネルギのイオン打込
みで導入し、メモリセルの略全域に構成される。 〔発明が解決しようとする問題点〕 本発明者は、前述の第１、第２技術の夫々を用い、ソ
フトエラーに対する電気的信頼性について検討を行った
結果、次の問題点が生じることを見出した。 前述の第１技術では、ｐ型半導体領域をポテンシャル
バリア領域としても使用できるが、ゲート電極下のチャ
ネル形成領域に構成することができない。このため、情
報となる電荷蓄積量を増加したにもかかわらず、その増
加分或はそれ以上に少数キャリアがチャネル形成領域部
分から侵入するので、充分にソフトエラーを防止できな
い。 また、前述の第２技術では、充分にソフトエラーを防
止するために、ポテンシャルバリア領域として使用する
ｐ型半導体領域を高濃度で構成する必要がある。ところ
が、ｐ型半導体領域の不純物濃度を高めると、ｐ型の不
純物がチャネル形成領域に拡散し、転送用、駆動用MISF
ETのしきい値電圧を変動させ、電気的信頼性を低下させ
る。 本発明の目的は、記憶機能を備えた半導体集積回路装
置において、ソフトエラーを防止するとともに、電気的
信頼性を向上することが可能な技術を提供することにあ
る。 本発明の他の目的は、記憶機能を備えた半導体集積回
路装置において、メモリセル面積を縮小し、集積度を向
上することが可能な技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。 転送用MISFETと駆動用MISFETとでメモリセルを構成す
るSRAMにおいて、情報となる電荷蓄積量の増加に寄与し
ない転送用MISFETのソース領域又はドレイン領域に比べ
て、駆動用MISFETのドレイン領域の接合深さを深く構成
し、該駆動用MISFETのドレイン領域及びチャネル形成領
域の下部に、駆動用MISFETのドレイン領域と接触し、か
つドレイン領域と反対導電型の高濃度の半導体領域を構
成する。 〔作 用〕 上述した手段によれば、前記ドレイン領域と高濃度の
半導体領域とのpn接合容量を増加し、情報となる電荷蓄
積量を増加できるので、ソフトエラーを防止することが
できるとともに、駆動用MISFETのしきい値電圧に影響し
ない位置に前記半導体領域で少数キャリアに対するポテ
ンシャルバリア領域を構成できるので、ソフトエラーを
防止しかつ電気的信頼性を向上することができる。 〔実施例〕 以下、本発明の構成について、本発明を、高抵抗負荷
素子と駆動用MISFETとでフリップフロップ回路を構成す
るメモリセルを備えたSRAMに適用した一実施例とともに
説明する。 本発明の一実施例であるSRAMのメモリセルを第１図
（等価回路図）で示し、SRAMの入力部を第２図（等価回
路図）で示す。 なお、実施例の全図において、同一機能を有するもの
は同一符号を付け、そのくり返しの説明は省略する。 SRAMのメモリセルは、第１図に示すように、一対のデ
ータ線DL,▲▼とワード線WLとの交差部に設けられ
ている。すなわち、メモリセルは、一対の入出力端子を
有するフリップフロップ回路と、転送用MISFETQs1,Qs2
とで構成されている。 転送用（又はメモリセル選択用のスイッチとしての）
MISFETQsは、一端部がフリップフロップ回路の入出力端
子、他端部がデータ線DL、ゲート電極がワード線WLに夫
々接続されている。 フリップフロップ回路は、駆動用MISFETQ1,Q2と高抵
抗負荷素子R1,R2とで構成されている。駆動用MISFETQの
ドレイン領域は、高抵抗負荷素子Ｒを介して電源電圧用
配線Vccに接続されている。駆動用MISFETQのソース領域
は、基準電圧用配線Vssに接続されている。 電源電圧用配線Vccには、例えば、回路の動作電圧5.0
［Ｖ］が印加され、基準電圧用配線Vssには、例えば、
回路の接地電位０［Ｖ］が印加されている。 メモリセルは、情報蓄積用容量（寄生容量）Ｃに
“1",“0"情報となる電荷を蓄積することによって、情
報を記憶すると見なすことができる。容量Ｃは、主に、
MISFETQ1,Q2のゲート容量及びドレイン領域と基板（実
際にはウエル領域）との間のpn接合容量からなる。 SRAMの入力部は、第２図に示すように、構成されてい
る。すなわち、外部端子（ボンディングパット）BP、入
力段回路（入力バッファ回路又はアドレスバッファ回
路）Ｉ及びそれらの間に挿入された静電気破壊防止回路
IIで構成されている。 外部端子BPは、外部機器からの出力信号をSRAMに入力
するように構成されており、前述のメモリセルアレイ上
を延在するデータ線DLと同一導電層で構成されている。 入力段回路Ｉは、ｐチャネルMISFETQpとｎチャネルMI
SFETQn3とで構成されるインバータ回路で構成されてい
る。MISFETQp,Qn3の夫々のゲート電極は、前記外部端子
BPに接続されている。MISFETQp,Qn3の夫々のドレイン領
域は、次段回路の出力信号入力端子Poutに接続されてい
る。MISFETQpのソース領域は電源電圧用配線Vccに接続
され、MISFETQn3のソース領域は基準電圧用配線Vssに接
続されている。 静電気破壊防止回路IIは、保護抵抗素子R3、クランプ
用のｎチャネルMISFETQn1,Qn2で構成されている。 保護抵抗素子R3は、静電気破壊（入力段回路ＩのMISF
ETQp,Qn3のゲート絶縁膜の破壊）を生じる過大電圧をな
まらせるように構成されている。保護抵抗素子R3は、図
示しないが、例えば、所定の抵抗値（例えば１［ＫΩ］
程度）を有する、不純物（ヒ素，リン又はボロン）が導
入された多結晶シリコン膜又は半導体領域で構成されて
いる。 MISFETQn1,Qn2の夫々のゲート電極は基準電圧用配線V
ssに接続されている。MISFETQn1のドレイン領域及びMIS
FETQn2のソース領域は、外部端子BP及び入力段回路Ｉに
接続されている。MISFETQn1のソース領域は基準電圧用
配線Vssが接続され、MISFETQn2のドレイン領域は電源電
圧用配線Vccに接続されている。このMISFETQn1,Qn2は、
過大電圧をクランプするように構成されている。 次に、本実施例のSRAMの具体的な構成について説明す
る。前記入力段回路ＩのMISFETQn3は、メモリセルの転
送用MISFETQs（Qs1,Qs2）と、静電気破壊防止回路IIのM
ISFETQn1,Qn2はメモリセルの駆動用MISFETQ（Q1,Q2）と
略同様の構成である。 本発明の一実施例であるSRAMのメモリセルを第３図
（要部平面図）で示し、第３図のIV−IV線で切った断面
を第4A図で示す。なお、第３図、後述する第５図及び第
６図は、本実施例のSRAMの構成をわかり易くするため
に、各導電層間に設けられるフィールド絶縁膜以外の絶
縁膜は図示しない。また、第4B図は、前述の回路Ｉ及び
IIのMISFETの構成を示す。 第３図及び第4A図において、１は単結晶シリコンから
なるn-型の半導体基板、２は半導体基板１の所定の主面
部に設けられたp-型のウエル領域である。ウエル領域２
は、例えば、1016［atoms/cm3］程度の不純物濃度で構
成されている。 半導体素子形成領域間のウエル領域２の主面には、フ
ィールド絶縁膜３、ｐ型のチャネルストッパ領域４が設
けられている。フィールド絶縁膜３、チャネルストッパ
領域４の夫々は、特に、第５図（所定の製造工程におけ
るメモリセルの要部平面図）で詳細に示すように、半導
体素子間を電気的に分離するように構成されている。 転送用MISFETQs1,Qs2、駆動用MISFETQ1,Q2の夫々は、
特に、第６図（所定の製造工程におけるメモリセルの要
部平面図）で詳細に示すように、フィールド絶縁膜３で
囲まれた領域内のウエル領域２の主面に設けられてい
る。 すなわち、転送用MISFETQsは、ウエル領域２内に形成
され、ゲート絶縁膜６、ゲート電極７、ソース、ドレイ
ン領域である一対のｎ型の半導体領域８及び一対のn+型
の半導体領域11で構成されている。 駆動用MISFETQは、ウエル領域２内に形成され、ゲー
ト絶縁膜６、ゲート電極７、ソース、ドレイン領域であ
る一対のn+型の半導体領域11、n+の半導体領域９で構成
されている。 ゲート電極７は、倒えば、多結晶シリコン膜の上部に
高融点金属シリサイド（MoSi2,TiSi2,TaSi2,WSi2）膜が
設けられたポリサイド膜で構成されている。また、ゲー
ト電極７は、単層の多結晶シリコン膜、高融点金属シリ
サイド膜、高融点金属（Mo,Ti,Ta,W）膜、或は多結晶シ
リコン膜の上部に高融点金属膜を設けた複合膜で構成し
てもよい。 駆動用MISFETQのゲート電極７の一端部は、ゲート絶
縁膜６に設けられた接続孔6Aを通して半導体領域11に接
続、所謂ダイレクトコンタクトされている。 転送用MISFETQsのゲート電極７には、フィールド絶縁
膜３上を列方向に延在するワード線（WL）7Aが一体に構
成されている。 また、駆動用MISFETQのソース領域として使用される
半導体領域11には、接続孔6Aを通して、ゲート電極７と
同一導電層で構成される基準電圧用配線（Vss）7Bが接
続されている。 高濃度の半導体領域11は、ソース領域又はドレイン領
域として使用される。半導体領域11は、ゲート電極７の
側部に設けられた不純物導入用マスク10で構成されるよ
うになっている。半導体領域11は、例えば、1021［atom
s/cm3］程度の濃度のｎ型不純物（例えば、ヒ素）で構
成し、0.25［μｍ］程度の接合深さで構成する。 転送用MISFETQsの低濃度（低不純物濃度）の半導体領
域８は、高濃度（高不純物濃度）の半導体領域11とチャ
ネル形成領域（ウエル領域２）との間に設けられてい
る。半導体領域８は、所謂LDD（Ｌightly Ｄoped Ｄrai
n）構造のMISFETを構成するようになっている。半導体
領域８は、例えば、1018［atoms/cm3］程度の濃度のｎ
型不純物（例えば、リン）で構成し、0.10［μｍ］程度
の接合深さで構成する。 高濃度の半導体領域９は、情報となる電荷蓄積量の向
上に寄与する部分（情報蓄積用容量Ｃを構成する部分）
のウエル領域２の主面部に設けられている。つまり、半
導体領域９は、特に、駆動用MISFETQのドレイン領域に
設けられている。また、半導体領域９は、情報となる電
荷蓄積量の向上に寄与する転送用MISFETQsのソース領域
又はドレイン領域の一方（駆動用MISFETQと接続される
側）の半導体領域11の一部分にも設けられている。この
半導体領域９は、転送用MISFETQsの半導体領域11に比べ
て、駆動用MISFETQのドレイン領域の接合深さを深く構
成するようになっている。なお、半導体領域９は、駆動
用MISFETQのソース領域にも形成される。 半導体領域９は、具体的には、第３図及び第６図に符
号９を付け一点鎖線で囲まれた領域内であって、フィー
ルド絶縁膜３及びゲート電極７に対して自己整合的に構
成される。この半導体領域９は、1020〜1021［atoms/cm
3］程度の濃度のｎ型不純物（例えば、リン）で構成
し、0.4〜0.5［μｍ］程度の接合深さを有するように構
成する。 このように、駆動用MISFETQのドレイン領域として使
用される半導体領域11に、半導体領域９を設けて接合深
さを深く（xjを大きく）構成することにより、駆動用MI
SFETQのゲート電極７下へ（チャネル形成領域側へ）の
半導体領域９の回り込みを大きくすることができるの
で、半導体領域９（ドレイン領域）とゲート電極７との
重なる面積を増加することにより、ミラー容量を増加
し、情報蓄積用容量Ｃの情報となる電荷蓄積量を増加す
ることができる。したがって、ウエル領域２内にα線で
生じる少数キャリアが情報蓄積用容量素子Ｃに侵入した
場合、情報の反転を生じ難くすることができるので、ソ
フトエラーを防止することができる。 この駆動用MISFETQは、ミラー容量を積極的に増加す
るために、ゲート電極７のチャネル長寸法（ゲート長寸
法）を大きく構成してもよい。また、駆動用MISFETQ
は、チャネル形成領域側への半導体領域９の回り込みが
あっても、実効チャネル長を確保できるように、ゲート
電極７のチャネル長寸法を大きく構成してもよい。 このように構成されるメモリセルにおいて、さらに、
情報となる電荷蓄積量の向上に寄与する部分（情報蓄積
用容量Ｃを構成する部分）のウエル領域２の主面部に、
埋込型のp+型の半導体領域５が設けられている。具体的
には、半導体領域５は、少なくとも駆動用MISFETQのド
レイン領域として使用される半導体領域９及びチャネル
形成領域下部でって、半導体領域９とウエル領域２との
pn接合面に接触する深い位置に構成される。つまり、半
導体領域５は、半導体領域９のpn接合容量を積極的に増
加させながら、駆動用MISFETQのチャネル形成領域に影
響を及ぼさない程度の深い位置と不純物濃度とで構成す
る。半導体領域５は、その不純物がチャネル形成領域に
拡散すると、基板効果定数が大きくなり、しきい値電圧
が高くなるので、情報書込動作時の書込電圧が低下し、
安定な情報書込動作が行えない。 半導体領域５は、具体的に、例えば1017〜1018［atom
s/cm3］程度の濃度のｐ型不純物（例えば、ボロン）で
構成し、0.7［μｍ］程度の深さに不純物濃度のピーク
値を有するように構成する。半導体領域５は、例えば、
フィールド絶縁膜３を不純物導入用マスクとしてｐ型不
純物を導入し、メモリセルの略全域（フィールド絶縁膜
３下を除く領域）に構成する。なお、半導体領域５は、
メモリセルアレイ以外の周辺回路に構成してもよいが、
特に、しきい値電圧を低減して動作速度の高速化を図り
たい部分には構成しなくともよい。 このように、転送用MISFETQsのソース領域又はドレイ
ン領域（半導体領域11）に比べて、駆動用MISFETQのド
レイン領域を接合深さが深い半導体領域９で構成し、こ
の半導体領域９及びチャネル形成領域の下部の深い位置
のウエル領域２の主面部に、半導体領域９と接触する高
濃度の半導体領域５を設けたことにより、駆動用MISFET
Qのしきい値電圧に変動を生じることなく、α線により
生じる少数キャリアに対してポテンシャルバリア領域
（障壁）を構成することができるとともに、高濃度の半
導体領域５と高濃度の半導体領域９とで構成されるpn接
合容量を増加することができる。 したがって、情報書込動作時の電気的信頼性を向上し
つつ、情報蓄積用容量Ｃに少数キャリアが侵入すること
を防止し、かつ少数キャリアが情報蓄積用容量素子Ｃに
侵入したとしても、情報の反転を生じないようにするこ
とができるので、ソフトエラーを防止することができ
る。 また、ソフトエラーを防止することにより、メモリセ
ル面積を縮小することができるので、SRAMの集積度を向
上することができる。 MISFETQ,Qs上には、それらを覆う層間絶縁膜12が設け
られている。所定と半導体領域11の上部の層間絶縁膜12
には、接続孔13が設けられている。 前記メモリセル内の層間絶縁膜12上には、電源電圧用
配線（Vcc）14A及び高抵抗負荷素子（R1,R2）14Bが設け
られている。 高抵抗負荷素子14Bの一端部は、電源電圧用配線14Aに
接続されている。高抵抗負荷素子14Bの他端部は、接続
孔13を通してMISFETQs1,Qs2の半導体領域11及びMISFETQ
1,Q2のゲート電極７と電気的に接続されている。 前記電源電圧用配線14A、高抵抗負荷素子14Bの夫々
は、不純物の導入で抵抗値が制御できる導電層、例えば
多結晶シリコン膜で構成されている。電源電圧用配線14
Aは、抵抗値を低減するｎ型の不純物（ヒ素又はリン）
が導入された多結晶シリコン膜で構成されている。高抵
抗負荷素子14Bは、抵抗値を低減する前記不純物が導入
されていない所謂ノンドープの多結晶シリコン膜で構成
されている。高抵抗負荷素子14Bは、第３図に符号14Bを
符した一点鎖線で囲まれた領域内（不純物導入用マスク
のパターンを示す）に構成される。 15は電源電圧用配線14A、高抵抗負荷素子14Bの夫々を
覆う層間絶縁膜、16はMISFETQsの半導体領域11の上部の
絶縁間6,12,15を除去して設けられた接続孔である。 17はデータ線DL,▲▼であり、接続孔16を通してM
ISFETQsの半導体領域11と電気的に接続され、層間絶縁
膜15の上部を行方向に延在するように構成されている。
データ線17は、アルミニウム膜、所定の添加物（Si,C
u）が含有されたアルミニウム膜等で構成されている。 第4B図は、内部回路Ｉを構成するｐ及びｎチャネルMI
SFETQp及びQn3と、静電気破壊防止回路IIを構成するｎ
チャネルMISFETQn1（及びQn2）の構成を示す。MISFETQn
3は、p-型ウエル領域２、ゲート絶縁膜６、ゲート電極
７、ソース、ドレイン領域である一対のｎ型の半導体領
域８及び一対のn+型の半導体領域11で構成されている。
MISFETQn3は、MISFETQsと略同様に構成されている。MIS
FETQn1（及びQn2）は、p-型ウエル領域２、ゲート絶縁
膜６、ゲート電極７、ソース、ドレイン領域である一対
のn+型の半導体領域９で構成されている。MISFETQn1,Qn
2の夫々は、MISFETQと略同様に構成されている。ｐチャ
ネルMISFETQpは、n-型半導体基板１内に形成され、ゲー
ト絶縁膜６、ゲート電極７、ソース、ドレイン領域であ
る一対のp+型の半導体領域18で構成されている。 半導体領域９は、入力段回路ＩのMISFETQp及びLDD構
造のMISFETQn3の静電気破壊耐圧に比べて、MISFETQn1,Q
n2のドレイン領域又はソース領域のブレークダウン電圧
（表面ブレークダウン電圧又はパンチスルー電圧）を低
くするように構成されている。つまり、半導体領域９
は、入力段回路Ｉが静電気破壊を生じる前に、静電気破
壊防止回路IIで過大電圧をクランプし、静電気破壊耐圧
を向上できるように構成されている。本発明は、このよ
うに、静電気破壊耐圧を高めるためにSRAMの周辺回路部
分に設けられる半導体領域９を、内部回路を構成するメ
モリセル部分に積極的に設けた点においても特徴があ
る。 なお、MISFETQn1とQn3は、メモリセル形成用ウエル領
域２とは異なるウエル領域であって、互いに独立したウ
エル領域２内に形成される。また、チャネルストッパ領
域４は、ウエル領域２内のフィールド絶縁膜３下に形成
される。17は、データ線（DL）17と同一工程で形成され
るアルミニウム層からなる。抵抗R3は、図示しないが、
第２層目の多結晶シリコン膜14A（不純物を導入した部
分）と同一の領域で形成される。 第４図には示していないが、MISFETQn1のドレイン領
域及びMISFETQn2のソース領域のみを、半導体領域９で
形成してもよい。また、メモリセル内のp+型半導体領域
５と同一工程で形成される領域を、MISFETQn1及び／又
はQn2の下に形成してもよい。これにより、さらにブレ
ークダウン電圧を小さくできる。 次に、本実施例の製造方法について、第７図乃至第12
図（各製造工程毎におけるメモリセルの要部断面図）を
用いて簡単に説明する。 まず、単結晶シリコンからなるn-型の半導体基板１
に、p-型のウエル領域２を形成する。 この後、半導体素子形成領域間のウエル領域２の主面
に、フィールド絶縁膜３及びｐ型のチャネルストッパ領
域４を形成する。 そして、第７図に示すように、半導体素子形成領域の
ウエル領域２の主面上に、ゲート絶縁膜６を形成する。 第７図に示すゲート絶縁膜６を形成する工程の後に、
第８図に示すように、ウエル領域２の主面部に、p+型の
半導体領域５を形成する。半導体領域５は、主として、
フィールド絶縁膜13を不純物導入用マスクとして用い、
例えば1013［atoms/cm2］程度のボロンを300［KeV］程
度のエネルギのイオン打込みで導入することで形成す
る。 第８図に示す半導体領域５を形成する工程の後に、所
定のゲート絶縁膜６を除去し、ダイレクトコンタクト用
の接続孔6Aを形成する。 この後、ゲート絶縁膜６の所定上部にゲート電極７を
形成するとともに、ワード線7A及び基準電圧用配線7Bを
形成する。ゲート電極７、ワード線7A及び基準電圧量配
線7Bの夫々は、例えば、多結晶シリコン膜7aの上部に高
融点金属シリサイド膜7bを形成したポリサイド膜で構成
する。多結晶シリコン膜7aは、例えばCVDで形成し、高
融点金属シリサイド膜7bは、例えばスパッタで形成す
る。符号は付けないが、多結晶シリコン膜7aに抵抗値を
低減するために拡散された不純物は、接続孔6Aを通して
ウエル領域２の主面に拡散し、ソース領域又はドレイン
領域の一部として使用されるｎ型の半導体領域（符号は
付けていない）を形成するようになっている。このｎ型
の半導体領域は、半導体領域５と接触するように充分深
く拡散し、情報となる電荷蓄積量をさらに向上してもよ
い。 そして、第９図に示すように、ゲート電極７の側部の
ウエル領域２の主面に、LDD構造を構成するためのｎ型
の半導体領域８を形成する。半導体領域８は、主とし
て、ゲート電極７及びフィールド絶縁膜３を不純物導入
用マスクとして用い、ｎ型の不純物（例えば、リン）を
イオン打込みで導入することで形成する。 第９図に示す半導体領域８を形成する工程の後に、第
10図に示すように、情報となる電荷蓄積量を向上する部
分のウエル領域２（半導体領域８）の主面部に、半導体
領域９を形成する。この半導体領域９は、前述したよう
に、静電気破壊防止回路IIのクンランプ用MISFETQn1,Qn
2のドレイン領域、ソース領域９と同一製造工程で形成
する。半導体領域９は、前記第３図及び第６図に符号９
を付け一線鎖線で囲まれた領域内であって、ゲート電極
７及びフィールド絶縁膜３を不純物導入用マスクとして
用い、ｎ型の不純物を導入することで形成できる。この
ｎ型の不純物を導入する工程において、ｎ型の不純物が
導入されない領域（符号９を付けて一点鎖線で囲まれた
領域以外）は、フォトレジスト膜等のマスクで覆われる
ようになっている。半導体領域９は、半導体領域５と接
触する深い接合深さを有するように、例えば５×10
15［atoms/cm2］程度のリンを、50［KeV］程度のエネル
ギのイオン打込みで導入することで形成できる。 このように、駆動用MISFETQのドレイン領域として使
用される半導体領域９を、クランプ用MISFETQn1,Qn2の
ドレイン領域、ソース領域と同一製造工程で形成するこ
とにより、不純物導入工程を低減することができる。 また、図示されていないが、出力段回路を構成するｎ
チャネルMISFETのドレイン領域も半導体９で形成される
ようになっている。 第10図に示す半導体領域９を形成する工程の後に、ゲ
ート電極７の側部に不純物導入用マスク10を形成する。
不純物導入用マスク10は、例えばCVDで形成した酸化シ
リコン膜に、反応性イオンエッチング等の異方性エッチ
ングを施すことで形成できる。 この後、第11図に示すように、不純物導入用マスク10
を介在したゲート電極７の側部のウエル領域２の主面部
に、ソース領域又はドレイン領域として使用されるn+型
の半導体領域11を形成する。半導体領域11は、例えば10
16［atmos/cm2］程度のヒ素を、80［KeV］程度のエネル
ギのイオン打込みで導入することで形成する。 なお、半導体領域11は、半導体領域９を形成する工程
の前に形成してもよい。また、図示していないが、前述
の入力段回路ＩのｐチャネルMISFETQpのソース領域及び
ドレイン領域として使用されるｐ型の半導体領域18は、
半導体領域11を形成する工程の後に形成される。 第11図に示す半導体領域11を形成する工程の後に、層
間絶縁膜12を形成し、所定の部分の層間絶縁膜12を除去
して接続孔13を形成する。 この後に、第12図に示すように、層間絶縁膜12上に電
源電圧用配線14A、高抵抗負荷素子14Bの夫々を形成す
る。電源電圧用配線14A、高抵抗負荷素子14Bは、層間絶
縁膜12上の全面に多結晶シリコン膜を形成し、この多結
晶シリコン膜に抵抗値を低減するｎ型の不純物を導入す
るか否かで形成する。 第12図に示す電源電圧用配線14A、高抵抗負荷素子14B
の夫々を形成する工程の後に、層間絶縁膜15、接続孔16
を順次形成する。そして、前記第３図及び第４図に示す
ように、接続孔16を通してMISFETQsの一方の半導体領域
11と電気的に接続するように、層間絶縁膜15上にデータ
線17を形成する。 これら一連の製造工程を施すことにより、本実施例の
SRAMは完成する。なお、この後に、パッシベーション膜
等の保護膜を形成してもよい。 以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。 例えば、本発明は、静電気破壊防止回路IIのクランプ
用MISFETのドレイン領域と、メモリセルの駆動用MISFET
Qの接合深さの深いドレイン領域（半導体領域９）と
を、夫々、別々の製造工程で形成してもよい。 また、本発明は、ｐチャネルMISFETからなる負荷素子
と駆動用MISFETとでフリップフロップ回路を構成するメ
モリセルを備えたSRAMに適用することができる。 〔発明の効果〕 本願において開示される発明のうち、代表的なものに
よって得ることができる効果を簡単に説明すれば、次の
とおりである。 転送用MISFETと駆動用MISFETとでメモリセルを構成す
るSRAMにおいて、情報となる電荷蓄積量の増加に寄与し
ない転送用MISFETのソース領域又はドレイン領域に比べ
て、駆動用MISFETのドレイン領域の接合深さを深く構成
し、該駆動用MISFETのドレイン領域及びチャネル形成領
域の下部に、駆動用MISFETのドレイン領域と接触し、か
つドレイン領域と反対導電型の高濃度の半導体領域を構
成することにより、前記ドレイン領域と高濃度の半導体
領域とでpn接合容量を増し、情報となる電荷蓄積量を向
上できるので、ソフトエラーを防止することができると
ともに、駆動用MISFETのしきい値電圧に影響しない位置
に前記半導体領域で少数キャリアに対するポテンシャル
バリア領域を構成できるので、ソフトエラーを防止しか
つ電気的信頼性を向上することができる。
【図面の簡単な説明】
第１図は、本発明の一実施例であるSRAMのメモリセルを
示す等価回路図、 第２図は、本発明の一実施例であるSRAMの入力部を示す
等価回路図、 第３図は、本発明の一実施例であるSRAMのメモリセルを
示す要部平面図、 第4A図は、第３図のIV−IV線で切った断面図、 第4B図は、SRAMの周辺回路の構成を示す断面図、 第５図及び第６図は、前記第３図に示すメモリセルの所
定の製造工程における要部平面図、 第７図乃至第12図は、本発明の一実施例であるSRAMのメ
モリセルの各製造工程毎の要部断面図である。 図中、２……ウエル領域、６……ゲート絶縁膜、７……
ゲート電極、7A……ワード線（WL）、7B,Vss……基準電
圧用配線、5,8,9,11……半導体領域、12,15……層間絶
縁膜、6A,13,16……接続孔、14B,R……高抵抗負荷素
子、14A,Vcc……電源電圧用配線、17,DL……データ線、
Ｑ……MISFETである。
示す等価回路図、 第２図は、本発明の一実施例であるSRAMの入力部を示す
等価回路図、 第３図は、本発明の一実施例であるSRAMのメモリセルを
示す要部平面図、 第4A図は、第３図のIV−IV線で切った断面図、 第4B図は、SRAMの周辺回路の構成を示す断面図、 第５図及び第６図は、前記第３図に示すメモリセルの所
定の製造工程における要部平面図、 第７図乃至第12図は、本発明の一実施例であるSRAMのメ
モリセルの各製造工程毎の要部断面図である。 図中、２……ウエル領域、６……ゲート絶縁膜、７……
ゲート電極、7A……ワード線（WL）、7B,Vss……基準電
圧用配線、5,8,9,11……半導体領域、12,15……層間絶
縁膜、6A,13,16……接続孔、14B,R……高抵抗負荷素
子、14A,Vcc……電源電圧用配線、17,DL……データ線、
Ｑ……MISFETである。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 鈴木 範夫
小平市上水本町1450番地 株式会社日立
製作所武蔵工場内
(56)参考文献 特開 昭59−54260（ＪＰ，Ａ)
特開 昭59−84461（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．第１導電型の第１半導体領域の主面に、転送用MISF
ETと、駆動用MISFETを有するフリップフロップ回路とを
含むメモリセルを備えた半導体集積回路装置であって、
前記転送用MISFETのソース領域又はドレイン領域に比べ
て、前記駆動用MISFETのゲート電極下に回り込むドレイ
ン領域が大きく構成されるように、その駆動用MISFETの
ドレイン領域は第１半導体領域の内部に向かって深く形
成されていることを特徴とする半導体集積回路装置。 ２．第１導電型の第１半導体領域の主面に、転送用MISF
ETと、駆動用MISFETを有するフリップフロップ回路とを
含むメモリセルを備えた半導体集積回路装置であって、
前記転送用MISFETのソース領域又はドレイン領域に比べ
て、前記駆動用MISFETのゲート電極下に回り込むドレイ
ン領域が大きく構成されるように、その駆動用MISFETの
ドレイン領域は第１半導体領域の内部に向かって深く形
成され、前記駆動用MISFETのドレイン領域及びチャネル
形成領域の下部の第１半導体領域の主面部に、該駆動用
MISFETのドレイン領域に接し、該第１半導体領域と同一
導電型でそれよりも高い不純物濃度の第２半導体領域を
有することを特徴とする半導体集積回路装置。 ３．前記第２半導体領域は、駆動用MISFETのしきい値電
圧に影響を及ぼさない位置に構成されていることを特徴
とする特許請求の範囲第２項記載の半導体集積回路装
置。 ４．前記駆動MISFETのドレイン領域は、外部端子と入力
段回路との間に設けられた静電気破壊防止回路のクラン
プ用MISFETのソース領域又はドレイン領域と同一製造工
程で造り込まれた領域であることを特徴とする特許請求
の範囲第２項乃至第３項記載の半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61092051A JP2702909B2 (ja) | 1986-04-23 | 1986-04-23 | 半導体集積回路装置 |
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| KR1019960017590A KR960010731B1 (ko) | 1986-04-23 | 1996-05-23 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61092051A JP2702909B2 (ja) | 1986-04-23 | 1986-04-23 | 半導体集積回路装置 |
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|---|---|
| JPS62249474A JPS62249474A (ja) | 1987-10-30 |
| JP2702909B2 true JP2702909B2 (ja) | 1998-01-26 |
Family
ID=14043711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (2)
| Country | Link |
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| KR (1) | KR960000955B1 (ja) |
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|---|---|---|---|---|
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| JP3236720B2 (ja) * | 1993-02-10 | 2001-12-10 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JP2591518B2 (ja) * | 1995-09-11 | 1997-03-19 | セイコーエプソン株式会社 | 半導体装置 |
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Family Cites Families (2)
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|---|---|---|---|---|
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| JPS5984461A (ja) * | 1982-11-05 | 1984-05-16 | Hitachi Ltd | 半導体装置 |
-
1986
- 1986-04-23 JP JP61092051A patent/JP2702909B2/ja not_active Expired - Lifetime
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1987
- 1987-04-17 KR KR1019870003686A patent/KR960000955B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
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| JPS62249474A (ja) | 1987-10-30 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |