JPH0430195B2 - - Google Patents
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- JPH0430195B2 JPH0430195B2 JP57160999A JP16099982A JPH0430195B2 JP H0430195 B2 JPH0430195 B2 JP H0430195B2 JP 57160999 A JP57160999 A JP 57160999A JP 16099982 A JP16099982 A JP 16099982A JP H0430195 B2 JPH0430195 B2 JP H0430195B2
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- semiconductor
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- 239000004065 semiconductor Substances 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 37
- 239000012535 impurity Substances 0.000 claims description 18
- 230000005669 field effect Effects 0.000 claims description 8
- 230000002093 peripheral effect Effects 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 25
- 239000010410 layer Substances 0.000 description 14
- 238000000034 method Methods 0.000 description 14
- 230000015556 catabolic process Effects 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- -1 boron ions Chemical class 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 11
- 238000007254 oxidation reaction Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 230000006378 damage Effects 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 239000002784 hot electron Substances 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000005611 electricity Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- HIVGXUNKSAJJDN-UHFFFAOYSA-N [Si].[P] Chemical compound [Si].[P] HIVGXUNKSAJJDN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229920006280 packaging film Polymers 0.000 description 1
- 239000012785 packaging film Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
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Description
【発明の詳細な説明】
本発明は、絶縁ゲート型電界効果トランジスタ
（以下、単にMISFET又はMOSFETという）を
回路素子として使用する半導体集積回路装置（以
下、単にICという）およびその製造方法に関す
る。
（以下、単にMISFET又はMOSFETという）を
回路素子として使用する半導体集積回路装置（以
下、単にICという）およびその製造方法に関す
る。
MISFETを使用するMOSICは、集積化される
MISFETのすべてが同一チヤンネル型（シング
ルチヤンネル型）で構成されるものと、Ｐチヤン
ネル型とＮチヤンネル型との両チヤンネル型を含
むコンプリメンタリ型（CMIS）で構成されるも
のとがある。これらのMOSICは、SRAM（Ｓ
tatic Ｒandam Ａccess Ｍemory）および
DRAM（Ｄynamic Ｒandam Ａccess Ｍ
emory）などのメモリICとして広く使用されてい
る。
MISFETのすべてが同一チヤンネル型（シング
ルチヤンネル型）で構成されるものと、Ｐチヤン
ネル型とＮチヤンネル型との両チヤンネル型を含
むコンプリメンタリ型（CMIS）で構成されるも
のとがある。これらのMOSICは、SRAM（Ｓ
tatic Ｒandam Ａccess Ｍemory）および
DRAM（Ｄynamic Ｒandam Ａccess Ｍ
emory）などのメモリICとして広く使用されてい
る。
MOSICは、その製造過程における作業者又は
取扱い者等によつて誘導された静電気による過大
電圧によつて破壊されやすい。この静電破壊は、
ゲート電極がICの外部入力端子（ボンデイング
パツド）に接続されているMISFETに対して生
じやすく、静電気に基づいて予期せぬ過渡状態に
印加される過大電圧によつて、そのゲート絶縁膜
が破壊されるという現象（以下、ゲート破壊とい
う）がしばしば生じる。このゲート破壊を防止す
るために、従来、破壊しやすい外部入力端子に接
続されるMISFETに対して過大電圧をクランプ
するためのゲート保護ダイオードを挿入すること
が知られている。このゲート保護ダイオードは、
半導体基板内のPN接合部で生じるツエナーブレ
ークダウンあるいは半導体基板表面のPN接合部
で生じるサーフエイスブレークダウンを利用する
ものが一般的である。
取扱い者等によつて誘導された静電気による過大
電圧によつて破壊されやすい。この静電破壊は、
ゲート電極がICの外部入力端子（ボンデイング
パツド）に接続されているMISFETに対して生
じやすく、静電気に基づいて予期せぬ過渡状態に
印加される過大電圧によつて、そのゲート絶縁膜
が破壊されるという現象（以下、ゲート破壊とい
う）がしばしば生じる。このゲート破壊を防止す
るために、従来、破壊しやすい外部入力端子に接
続されるMISFETに対して過大電圧をクランプ
するためのゲート保護ダイオードを挿入すること
が知られている。このゲート保護ダイオードは、
半導体基板内のPN接合部で生じるツエナーブレ
ークダウンあるいは半導体基板表面のPN接合部
で生じるサーフエイスブレークダウンを利用する
ものが一般的である。
サーフエイスブレークダウンを利用するゲート
保護ダイオードの構造としてMISFETを利用す
るものが周知である。この構造は、ゲート電極を
ソース電極と共通接続して保護ダイオードの一方
の端子となし、ドレイン電極を保護ダイオードの
他方の端子となしたものである。このダイオード
を保護すべきMISFETのゲート入力回路に挿入
することによつて、保護ダイオード用の
MISFETのドレイン接合の表面近傍に回復性の
あるブレークダウンを生じせしめて過大電圧をク
ランプさせて回路素子として作用するMISFET
の破壊を防止するものである。このゲート保護構
造は、回路素子として作用するMISFETと同時
に、ゲート保護用のMISFETを形成できるので、
製造プロセスの追加を必要としない点で極めて有
利であり、広く利用されている。
保護ダイオードの構造としてMISFETを利用す
るものが周知である。この構造は、ゲート電極を
ソース電極と共通接続して保護ダイオードの一方
の端子となし、ドレイン電極を保護ダイオードの
他方の端子となしたものである。このダイオード
を保護すべきMISFETのゲート入力回路に挿入
することによつて、保護ダイオード用の
MISFETのドレイン接合の表面近傍に回復性の
あるブレークダウンを生じせしめて過大電圧をク
ランプさせて回路素子として作用するMISFET
の破壊を防止するものである。このゲート保護構
造は、回路素子として作用するMISFETと同時
に、ゲート保護用のMISFETを形成できるので、
製造プロセスの追加を必要としない点で極めて有
利であり、広く利用されている。
本発明は、このようなMISFETをゲート保護
素子として使用するMOSICに関し、本発明者等
の実験検討の結果、上述したMISFETをゲート
保護素子として使用した場合、ゲート保護用の
MISFET自体のゲート絶縁膜が破壊され、種々
の異常入力電圧に対して充分な保護作用が得られ
ないことが判明した。特に、ゲート保護用
MISFETのゲート絶縁膜を薄くする工程、破壊
しやすくなることが判明した。
素子として使用するMOSICに関し、本発明者等
の実験検討の結果、上述したMISFETをゲート
保護素子として使用した場合、ゲート保護用の
MISFET自体のゲート絶縁膜が破壊され、種々
の異常入力電圧に対して充分な保護作用が得られ
ないことが判明した。特に、ゲート保護用
MISFETのゲート絶縁膜を薄くする工程、破壊
しやすくなることが判明した。
従つて、本発明の目的は、ゲート保護素子とし
て使用されるMISFET自体の破壊を防止した
MOSICを提供することにある。
て使用されるMISFET自体の破壊を防止した
MOSICを提供することにある。
さらに本発明の他の目的は、SRAM又は
DRAMのMOSICに適したゲート保護構造を提供
することにある。
DRAMのMOSICに適したゲート保護構造を提供
することにある。
本発明の一実施例に従えば、一つの半導体基板
に形成されたゲート保護用MISFETのソースま
たはドレイン領域の少なくとも一つの領域の下部
に半導体基板を同一導電型で、かつ、不純物濃度
が前記半導体基板よりも高い半導体領域が形成さ
れる。
に形成されたゲート保護用MISFETのソースま
たはドレイン領域の少なくとも一つの領域の下部
に半導体基板を同一導電型で、かつ、不純物濃度
が前記半導体基板よりも高い半導体領域が形成さ
れる。
本発明の他の実施例に従えば、上記半導体領域
は、DRAMもしくはSRAMを構成するMISFET
のα線によるソフトエラーに対する防止領域と同
時に形成される。
は、DRAMもしくはSRAMを構成するMISFET
のα線によるソフトエラーに対する防止領域と同
時に形成される。
以下、本発明をSRAMのMOSICに適用した実
施例について説明する。
施例について説明する。
第１図は、本発明の4Kビツトの記憶容量をも
つSRAMを一つの半導体基板１に構成したレイ
アウトを概略的に示したものである。図中、１１
１〜１nmは、ICの外部信号を受信するため、も
しくは、ICの内部信号を送信するために、半導
体基板の周辺部に設けられた外部端子（ボンデイ
ングバツド）である。100は多数のメモリセルが
行列状（64×64ビツト）に配置されて成るメモリ
アレイ部である。各メモリは第２図に示すよう
に、４つのＮチヤンネル型のMOSFET６０１〜
６０４と、多結晶シリコン抵抗体R1，R2から成
り、このセルは隣接する一対のデータ線DL1，
DL2に結合され、かつ、ワード線WL1に結合され
ている。このメモリセルの構造については後述す
る。
つSRAMを一つの半導体基板１に構成したレイ
アウトを概略的に示したものである。図中、１１
１〜１nmは、ICの外部信号を受信するため、も
しくは、ICの内部信号を送信するために、半導
体基板の周辺部に設けられた外部端子（ボンデイ
ングバツド）である。100は多数のメモリセルが
行列状（64×64ビツト）に配置されて成るメモリ
アレイ部である。各メモリは第２図に示すよう
に、４つのＮチヤンネル型のMOSFET６０１〜
６０４と、多結晶シリコン抵抗体R1，R2から成
り、このセルは隣接する一対のデータ線DL1，
DL2に結合され、かつ、ワード線WL1に結合され
ている。このメモリセルの構造については後述す
る。
メモリアレイ部１００の多数のワード線の一つ
を選択するためのＸデコーダ、１０２はメモリア
レイ１００の多数のデータ線の一つを選択するた
めのＹデコーダである。１０３は前記メモリアレ
イ部１００信号を読出しまたは書込むための読出
し・書込み回路である。Ｘデコーダ、Ｙデコーダ
および読出し、書込み回路はＰチヤンネル型
MOSFETとＮチヤンネル型MOSFETとから構
成されたCMOS構造となつている。
を選択するためのＸデコーダ、１０２はメモリア
レイ１００の多数のデータ線の一つを選択するた
めのＹデコーダである。１０３は前記メモリアレ
イ部１００信号を読出しまたは書込むための読出
し・書込み回路である。Ｘデコーダ、Ｙデコーダ
および読出し、書込み回路はＰチヤンネル型
MOSFETとＮチヤンネル型MOSFETとから構
成されたCMOS構造となつている。
第３図は、上記Ｘデコーダ１０１に適用した、
本発明に従つて構成されたゲート保護回路の等価
回路図を示す。４０２はＮチヤンネル型
MOSFET、４０３はＰチヤンネル型MOSFET
で、これらはCMOSインバータを構成し、Ｘデ
コーダの回路の一部を構成している。そしてその
CMOSインバータのゲート電極は、外部入力端
子１１１に接続されている。そしてそのゲート入
力回路には、本発明に従つて、Ｎチヤンネル型
MOSFET４０１から成るゲート保護素子が挿入
されている。ゲート保護素子用MOSFET４０１
は、ゲート電極ｇがソース領域ｓに電気的接続さ
れ、それらはともに基準電位源に接続され、その
ドレイン領域ｄはゲート破壊を防止すべき入力段
のMOSFET４０２又は４０３のゲート電極に接
続される。
本発明に従つて構成されたゲート保護回路の等価
回路図を示す。４０２はＮチヤンネル型
MOSFET、４０３はＰチヤンネル型MOSFET
で、これらはCMOSインバータを構成し、Ｘデ
コーダの回路の一部を構成している。そしてその
CMOSインバータのゲート電極は、外部入力端
子１１１に接続されている。そしてそのゲート入
力回路には、本発明に従つて、Ｎチヤンネル型
MOSFET４０１から成るゲート保護素子が挿入
されている。ゲート保護素子用MOSFET４０１
は、ゲート電極ｇがソース領域ｓに電気的接続さ
れ、それらはともに基準電位源に接続され、その
ドレイン領域ｄはゲート破壊を防止すべき入力段
のMOSFET４０２又は４０３のゲート電極に接
続される。
本発明に従つて、上記ゲート保護素子用
MOSFETのドレイン領域には、半導体基板１に
形成されるドレイン領域自体がもつPN接合のツ
エナーブレークダウン電圧に対してより低いブレ
ークダウン電圧をもつ低電圧ツエナーダイオード
D1が形成される。この低電圧ツエナーダイオー
ドD1のブレークダウン電圧は、MOSFES４０１
のゲート絶縁膜の永久的な破壊電圧に対してより
低く設定される。ツエナーダイオードD1を含む
ゲート保護用のＮチヤンネルMOSFETの構造を
第５図に示す。
MOSFETのドレイン領域には、半導体基板１に
形成されるドレイン領域自体がもつPN接合のツ
エナーブレークダウン電圧に対してより低いブレ
ークダウン電圧をもつ低電圧ツエナーダイオード
D1が形成される。この低電圧ツエナーダイオー
ドD1のブレークダウン電圧は、MOSFES４０１
のゲート絶縁膜の永久的な破壊電圧に対してより
低く設定される。ツエナーダイオードD1を含む
ゲート保護用のＮチヤンネルMOSFETの構造を
第５図に示す。
第５図において、１，２０１はｐ型基板（ｐ型
well）であり、この基板にMOSFETのn+型ソー
ス領域２０２およびn+型ドレイン領域２０３が
形成されている。２０４は熱処理によつて形成さ
れた二酸化シリコン膜、２０５は多結晶シリコン
からなるゲート電極、２０６は周知のCVD法
（Chemical Vapour Deposition）によつて形成
された二酸化シリコンの層間絶縁膜、２０７は多
結晶シリコン膜からなる第２層目の配線層、２０
８はCVD法によつて形成された二酸化シリコン
の絶縁層、２０９は、リンシリコンガラスの絶縁
膜、２１０はアルミニウム（Al）の電極部を含
む最上配線層である。２１１はn+型ソース領域
２０２およびn+ドレイン領域２０３の各々の層
の下部に設けられ、前記ｐ型基板２０１より不純
物濃度が高いp+領域である。このp+領域２１１
の形成は、n+型ソース領域２０２およびn+型ド
レイン領域２０３を形成する前に、ボロンイオン
（BI）を125〔KeV〕で、1.3×1013〔原子／cm2〕の
原子をイオン注入法（Ion Implantation）によ
り打込むことにより形成される。Ｊはジヤンクシ
ヨン部である。かかるＮチヤンネル型MOSFET
は、CMOS構成のＸデコーダ１０１、Ｙデコー
ダ１０２および読出し・書込み回路１０３を構成
するＮチヤンネル型MOSFETと同時に形成され
るものである。従つて、ゲート保護素子として使
用される以外の他のＮチヤンネル型MOSFETの
構造も第５図によつて代表される。
well）であり、この基板にMOSFETのn+型ソー
ス領域２０２およびn+型ドレイン領域２０３が
形成されている。２０４は熱処理によつて形成さ
れた二酸化シリコン膜、２０５は多結晶シリコン
からなるゲート電極、２０６は周知のCVD法
（Chemical Vapour Deposition）によつて形成
された二酸化シリコンの層間絶縁膜、２０７は多
結晶シリコン膜からなる第２層目の配線層、２０
８はCVD法によつて形成された二酸化シリコン
の絶縁層、２０９は、リンシリコンガラスの絶縁
膜、２１０はアルミニウム（Al）の電極部を含
む最上配線層である。２１１はn+型ソース領域
２０２およびn+ドレイン領域２０３の各々の層
の下部に設けられ、前記ｐ型基板２０１より不純
物濃度が高いp+領域である。このp+領域２１１
の形成は、n+型ソース領域２０２およびn+型ド
レイン領域２０３を形成する前に、ボロンイオン
（BI）を125〔KeV〕で、1.3×1013〔原子／cm2〕の
原子をイオン注入法（Ion Implantation）によ
り打込むことにより形成される。Ｊはジヤンクシ
ヨン部である。かかるＮチヤンネル型MOSFET
は、CMOS構成のＸデコーダ１０１、Ｙデコー
ダ１０２および読出し・書込み回路１０３を構成
するＮチヤンネル型MOSFETと同時に形成され
るものである。従つて、ゲート保護素子として使
用される以外の他のＮチヤンネル型MOSFETの
構造も第５図によつて代表される。
本発明に従つて、ゲート保護素子用MOSFET
４０１のn+型のドレイン領域２０３の下部にこ
れと接するようにｐ型の半導体基板２０１より高
濃度、基板２０１と同一導電型の領域２１１が形
成され、これによつて上述した低電圧のブレーク
ダウン電圧を持つツエナーダイオードD1が形成
される。
４０１のn+型のドレイン領域２０３の下部にこ
れと接するようにｐ型の半導体基板２０１より高
濃度、基板２０１と同一導電型の領域２１１が形
成され、これによつて上述した低電圧のブレーク
ダウン電圧を持つツエナーダイオードD1が形成
される。
第３図および第５図に示されたゲート保護素子
用のMOSFET４０１では、n+型ドレイン領域２
０３と、n+型追加領域２１１とによつて低電圧
のブレークダウン電圧をもつツエナーダイオード
D1のPN接合部が形成されるので、予期せぬ過度
状態に静電気による異常な過大電圧が外部入力端
子１１１に印加されても、その印加時に過大電圧
はツエナーダイオードD1部でクランプされるこ
とになる。従つて、MOSFET４０１のゲート絶
縁膜（シリコン酸化膜）９０２の永久破壊が防止
される。
用のMOSFET４０１では、n+型ドレイン領域２
０３と、n+型追加領域２１１とによつて低電圧
のブレークダウン電圧をもつツエナーダイオード
D1のPN接合部が形成されるので、予期せぬ過度
状態に静電気による異常な過大電圧が外部入力端
子１１１に印加されても、その印加時に過大電圧
はツエナーダイオードD1部でクランプされるこ
とになる。従つて、MOSFET４０１のゲート絶
縁膜（シリコン酸化膜）９０２の永久破壊が防止
される。
本発明によれば、静電気によつて入力端子１１
１に印加される波形又は波高値が種々異なる異常
なパルス電圧に対して、低電圧ツエナーダイオー
ドD1と、MOSFET４０１自体のゲート絶縁膜９
２７近傍のドレイン接合のサーフエイスプレーク
ダウンダイオードとが並列的にクランプ動作する
ので、過大電圧に対する保護範囲を向上させるこ
とができる。また、このとき、p+型の追加領域
２１１と、n+型のドレイン領域２０３とは、と
もに高不純物濃度を以つてPN接合を形成するの
で、この部分でのPN接合容量が大きくなる。従
つて、第３図に示すように、低電圧ツエナーダイ
オードD1に、上記PN接合容量による寄生容量C1
が追加されることとなるので、異常な過大入力電
圧に対し、その立上り時間を遅らせることができ
る。すなわち急峻な過大入力パルス電圧をならま
せてその波高値を制限するとともに、異常入力パ
ルスの立上り特性が緩やかにされるので
MOSFET４０１とツエナーダイオードD1との保
護動作をより完全なものとすることができる。な
お、本実施例はＸデコーダ１０１について述べた
が、Ｙデコーダ１０２のゲート入力保護回路につ
いても、同様に、第５図と同一構造をもつＮチヤ
ンネル型MOSFETで構成される。
１に印加される波形又は波高値が種々異なる異常
なパルス電圧に対して、低電圧ツエナーダイオー
ドD1と、MOSFET４０１自体のゲート絶縁膜９
２７近傍のドレイン接合のサーフエイスプレーク
ダウンダイオードとが並列的にクランプ動作する
ので、過大電圧に対する保護範囲を向上させるこ
とができる。また、このとき、p+型の追加領域
２１１と、n+型のドレイン領域２０３とは、と
もに高不純物濃度を以つてPN接合を形成するの
で、この部分でのPN接合容量が大きくなる。従
つて、第３図に示すように、低電圧ツエナーダイ
オードD1に、上記PN接合容量による寄生容量C1
が追加されることとなるので、異常な過大入力電
圧に対し、その立上り時間を遅らせることができ
る。すなわち急峻な過大入力パルス電圧をならま
せてその波高値を制限するとともに、異常入力パ
ルスの立上り特性が緩やかにされるので
MOSFET４０１とツエナーダイオードD1との保
護動作をより完全なものとすることができる。な
お、本実施例はＸデコーダ１０１について述べた
が、Ｙデコーダ１０２のゲート入力保護回路につ
いても、同様に、第５図と同一構造をもつＮチヤ
ンネル型MOSFETで構成される。
さらに、第５図に示したMOSFETの構造をも
つMOSFETによつて、外部出力端子に接続され
る出力回路を構成すれば、その外部出力端子に接
続される最終段出力回路を構成するMOSFETの
ゲート破壊を防止できる。第４図はこの実施例を
示す。
つMOSFETによつて、外部出力端子に接続され
る出力回路を構成すれば、その外部出力端子に接
続される最終段出力回路を構成するMOSFETの
ゲート破壊を防止できる。第４図はこの実施例を
示す。
第４図において、５は出力段回路であり、５０
１，５０２はＮチヤンネル型MOSFETである。
これらのMOSFETを第５図に示されたＮチヤン
ネル型MOSFETと同一構造とすることによつ
て、各トランジスタのドレイン領域に対して、低
電圧のツエナーダイオードD3，D4と、その寄生
容量C3，C4とを具備せしめる。尚、第４図にて
Ｉはインバータであり、Ｎチヤンネル型
MOSFET５０１のゲートに印加される信号と、
位相反転された信号をＮチヤンネル型MOSFET
５０２に印加するために設けられている。前記出
力回路５は、外部出力端子１nmに接続されてい
る。このように出力回路を形成することによつ
て、外部出力端子１nmに、例えば、静電気によ
る過大電圧が印加されたとしても、低電圧ツエナ
ーダイオードD4のクランプ動作と、容量C4の遅
延動作とによつてMOSFET５０２および５０１
のゲート破壊を防止することができる。
１，５０２はＮチヤンネル型MOSFETである。
これらのMOSFETを第５図に示されたＮチヤン
ネル型MOSFETと同一構造とすることによつ
て、各トランジスタのドレイン領域に対して、低
電圧のツエナーダイオードD3，D4と、その寄生
容量C3，C4とを具備せしめる。尚、第４図にて
Ｉはインバータであり、Ｎチヤンネル型
MOSFET５０１のゲートに印加される信号と、
位相反転された信号をＮチヤンネル型MOSFET
５０２に印加するために設けられている。前記出
力回路５は、外部出力端子１nmに接続されてい
る。このように出力回路を形成することによつ
て、外部出力端子１nmに、例えば、静電気によ
る過大電圧が印加されたとしても、低電圧ツエナ
ーダイオードD4のクランプ動作と、容量C4の遅
延動作とによつてMOSFET５０２および５０１
のゲート破壊を防止することができる。
以上説明した如く、本発明によれば、第５図に
示すＮチヤンネル型MOSFETのn+型ソース領域
またはn+型ドレイン領域の少なくとも１つの下
部にｐ型基板よりも不純物濃度の高いp+型領域
を設けることによつて、前記実施例の入力回路お
よび出力回路におけるＮチヤンネルMOSFET４
０１，４０２，５０１，５０２静電破壊を防止す
ることができる。また、n+型ソース領域または
n+型ドレイン領域のn+型領域に設けられたp+型
領域との接合容量が増加するので、静電パルスを
なまらせ、これによつて静電破壊強度をより向上
させることができる。
示すＮチヤンネル型MOSFETのn+型ソース領域
またはn+型ドレイン領域の少なくとも１つの下
部にｐ型基板よりも不純物濃度の高いp+型領域
を設けることによつて、前記実施例の入力回路お
よび出力回路におけるＮチヤンネルMOSFET４
０１，４０２，５０１，５０２静電破壊を防止す
ることができる。また、n+型ソース領域または
n+型ドレイン領域のn+型領域に設けられたp+型
領域との接合容量が増加するので、静電パルスを
なまらせ、これによつて静電破壊強度をより向上
させることができる。
上述せるp+型の追加領域をドレイン領域に有
するＮチヤンネル型MOSFETは、メモリアレイ
部１００（第１図）のメモリセルを構成するＮチ
ヤンネル型MOSFET６０１〜６０４（第２図）
と同時に形成される。第６図は、第２図のメモリ
セル回路に示された回路素子のうち、MOSFET
６０１および６０２、ならびに多結晶シリコン抵
抗R1の断面構造を示す。
するＮチヤンネル型MOSFETは、メモリアレイ
部１００（第１図）のメモリセルを構成するＮチ
ヤンネル型MOSFET６０１〜６０４（第２図）
と同時に形成される。第６図は、第２図のメモリ
セル回路に示された回路素子のうち、MOSFET
６０１および６０２、ならびに多結晶シリコン抵
抗R1の断面構造を示す。
第６図にて、１はシリコン半導体基板で、この
半導体基板中にｐ型のウエル領域１００１が形成
されている。９１３はn+型の半導体領域で
MOSFETのソース（ｓ）およびドレイン(d)を構
成している。９１２は本発明に従つてn+型半導
体領域９１３に隣接して設けらたp+型半導体領
域で、この領域は、ウエル領域１００１より高濃
度の不純物濃度をもつ。９０９は、第１層目の多
結晶シリコン層で、MOSFETのゲート電極ｇを
構成し、さらにドレイン領域９１３ｄ上でコンタ
クト電極を構成している。９１６は第２層目の多
結晶シリコン層で、ドレイン領域９１３と電源
（Vcc）とを接続する配線層を構成する。この配線
層中には不純物濃度が他の領域より低いか、又
は、不純物を実質的に含んでない真性半導体から
成る抵抗領域１００２R1を有している。この抵
抗領域１００２は、例えば1GΩ〜100GΩの抵抗
値をもつ。９１７はアルミニウムの配線層であ
る。９２５は厚いフイールド絶縁膜で、シリコン
酸化物より成る。９２７は薄い絶縁膜でゲート絶
縁膜として用いられる。この薄い絶縁膜はシリコ
ン酸化物から成る。９１４はシリコン酸化膜で、
層間絶縁膜として用いられている。９２１は、リ
ンシリケートガラス膜（PSG膜）で、第２の層
間絶縁膜として用いられている。このメモリセル
部の製法については後述する。
半導体基板中にｐ型のウエル領域１００１が形成
されている。９１３はn+型の半導体領域で
MOSFETのソース（ｓ）およびドレイン(d)を構
成している。９１２は本発明に従つてn+型半導
体領域９１３に隣接して設けらたp+型半導体領
域で、この領域は、ウエル領域１００１より高濃
度の不純物濃度をもつ。９０９は、第１層目の多
結晶シリコン層で、MOSFETのゲート電極ｇを
構成し、さらにドレイン領域９１３ｄ上でコンタ
クト電極を構成している。９１６は第２層目の多
結晶シリコン層で、ドレイン領域９１３と電源
（Vcc）とを接続する配線層を構成する。この配線
層中には不純物濃度が他の領域より低いか、又
は、不純物を実質的に含んでない真性半導体から
成る抵抗領域１００２R1を有している。この抵
抗領域１００２は、例えば1GΩ〜100GΩの抵抗
値をもつ。９１７はアルミニウムの配線層であ
る。９２５は厚いフイールド絶縁膜で、シリコン
酸化物より成る。９２７は薄い絶縁膜でゲート絶
縁膜として用いられる。この薄い絶縁膜はシリコ
ン酸化物から成る。９１４はシリコン酸化膜で、
層間絶縁膜として用いられている。９２１は、リ
ンシリケートガラス膜（PSG膜）で、第２の層
間絶縁膜として用いられている。このメモリセル
部の製法については後述する。
このように、メモリセル部を構成する
MOSFETに対しても、n+型のドレイン領域およ
び／もしくはソース領域の下部に対して基板より
高濃度の不純物が導入され、かつ基板と同一導電
型を持つp+型の半導体領域を形成することがで
きる。これらのMOSFETの形成は、上述したゲ
ート保護用MOSFETの形成と同一プロセスで行
なわれる。
MOSFETに対しても、n+型のドレイン領域およ
び／もしくはソース領域の下部に対して基板より
高濃度の不純物が導入され、かつ基板と同一導電
型を持つp+型の半導体領域を形成することがで
きる。これらのMOSFETの形成は、上述したゲ
ート保護用MOSFETの形成と同一プロセスで行
なわれる。
第６図の構造によるメモリアレイは、α線（α
−particles）による誤動作、すなわち、ソフト
エラーを防止することができる。第８図は、ソフ
トエラーの効果を実験的に示したグラフである。
通常電源電圧Vccが5Vであるメモリアレイに対し
て、α線によるソフトエラーの影響度を強くする
ために、電源電圧Vccを１〜3Vの範囲に低下させ
た電圧を横軸に示している。一方、一定量のα線
をメモリアレイ部の各メモリセルに照射して、予
め記憶させた所定の情報が反転するメモリセルの
数の割合を縦軸に示している。第８図にて、特性
(a)は、ドレイン領域下にp+型半導体領域を形成
しない従来の構成による場合を示し、特性(b)は、
本発明に従つてp+型の半導体領域をドレイン領
域下に形成したものである。これら両者の特性の
比較から明らかにされるように、本発明に従え
ば、p+型領域９１２を形成したことにより、該
領域とn+型ドレイン領域９１３との間の接合容
量が増大し、α線によるメモリセルの情報の反転
（ソフトエラー）を低減することができる。
−particles）による誤動作、すなわち、ソフト
エラーを防止することができる。第８図は、ソフ
トエラーの効果を実験的に示したグラフである。
通常電源電圧Vccが5Vであるメモリアレイに対し
て、α線によるソフトエラーの影響度を強くする
ために、電源電圧Vccを１〜3Vの範囲に低下させ
た電圧を横軸に示している。一方、一定量のα線
をメモリアレイ部の各メモリセルに照射して、予
め記憶させた所定の情報が反転するメモリセルの
数の割合を縦軸に示している。第８図にて、特性
(a)は、ドレイン領域下にp+型半導体領域を形成
しない従来の構成による場合を示し、特性(b)は、
本発明に従つてp+型の半導体領域をドレイン領
域下に形成したものである。これら両者の特性の
比較から明らかにされるように、本発明に従え
ば、p+型領域９１２を形成したことにより、該
領域とn+型ドレイン領域９１３との間の接合容
量が増大し、α線によるメモリセルの情報の反転
（ソフトエラー）を低減することができる。
尚、上述の実施例においては、メモリアレイ部
はｐ型ウエル領域１００１内に形成されているこ
とから、α線によつて基板側に生ずる電子は、こ
のｐ型ウエル領域１００１とn-型基板９０１と
の間のPN接合における電位障壁で排除すること
ができる。これによつて、α線によるソフトエラ
ー対策をより完全なものにすることができる。
はｐ型ウエル領域１００１内に形成されているこ
とから、α線によつて基板側に生ずる電子は、こ
のｐ型ウエル領域１００１とn-型基板９０１と
の間のPN接合における電位障壁で排除すること
ができる。これによつて、α線によるソフトエラ
ー対策をより完全なものにすることができる。
次に、上述したドレイン領域下にp+型領域を
有するMOSFETを備えたSRAMICの製法につい
て、第７図Ａ〜第７図Ｎを参照して説明する。説
明を簡単にするためにSRAMICに使用された本
発明に従つたＮチヤンネル型MOSFETと、Ｐチ
ヤンネル型MOSFETとを代表的に図示し、その
プロセスを説明する。
有するMOSFETを備えたSRAMICの製法につい
て、第７図Ａ〜第７図Ｎを参照して説明する。説
明を簡単にするためにSRAMICに使用された本
発明に従つたＮチヤンネル型MOSFETと、Ｐチ
ヤンネル型MOSFETとを代表的に図示し、その
プロセスを説明する。
第７図Ａに示すように、CMOSを形成するた
めに８〜12Ω−cmの比抵抗をもつn-型シリコンウ
エーハ（基板）９０１を用意する。n-型シリコ
ンウエーハ９０１を熱処理等によつて薄い二酸化
シリコン膜（Sio2）９０２を形成する。この酸化
シリコン膜９０２上の全面にナイトライド
（Si3N4）の耐酸化膜を形成する。ホトレジスト
マスク９０３によつてp-型層形成部分の耐酸化
膜９０４を残して、他の耐酸化膜を除去する。
めに８〜12Ω−cmの比抵抗をもつn-型シリコンウ
エーハ（基板）９０１を用意する。n-型シリコ
ンウエーハ９０１を熱処理等によつて薄い二酸化
シリコン膜（Sio2）９０２を形成する。この酸化
シリコン膜９０２上の全面にナイトライド
（Si3N4）の耐酸化膜を形成する。ホトレジスト
マスク９０３によつてp-型層形成部分の耐酸化
膜９０４を残して、他の耐酸化膜を除去する。
第７図Ｂに示すように、前記n-型シリコンウ
エーハ９０１の絶縁膜９０２が露出している部分
に、リンイオンをイオン注入法によつて打込み、
領域PIを形成する。次に基板全体を熱酸化処理
することによつて耐酸化膜から露出された部分に
厚いシリコン酸化膜９２５を形成する。
エーハ９０１の絶縁膜９０２が露出している部分
に、リンイオンをイオン注入法によつて打込み、
領域PIを形成する。次に基板全体を熱酸化処理
することによつて耐酸化膜から露出された部分に
厚いシリコン酸化膜９２５を形成する。
第７図Ｃに示すように、耐酸化膜９０４を除去
し、上記厚いシリコン酸化膜９２５と薄いシリコ
ン酸化膜９０２とをマスクとしてイオン注入法に
より、60KeVのエネルギーで2.5×1012原子／cm2
のボロンイオンを打込み、薄いシリコン酸化膜９
０２下に領域BIを形成する。
し、上記厚いシリコン酸化膜９２５と薄いシリコ
ン酸化膜９０２とをマスクとしてイオン注入法に
より、60KeVのエネルギーで2.5×1012原子／cm2
のボロンイオンを打込み、薄いシリコン酸化膜９
０２下に領域BIを形成する。
第７図Ｄに示すように、熱処理によつて前記イ
オン注入法で打込んだ領域PIならびに領域BIを
再拡散して、ｎ型領域９０５、p-型領９０６を
形成する。領域９０６はＮチヤンネル型
MOSFETを形成すべきウエル領域として使用さ
れる。しかる後に、絶縁膜９０２および９２５上
にナイトライドの耐酸化膜９０７を全面的に形成
する。
オン注入法で打込んだ領域PIならびに領域BIを
再拡散して、ｎ型領域９０５、p-型領９０６を
形成する。領域９０６はＮチヤンネル型
MOSFETを形成すべきウエル領域として使用さ
れる。しかる後に、絶縁膜９０２および９２５上
にナイトライドの耐酸化膜９０７を全面的に形成
する。
第７図Ｅに示すように、第７図Ｄで形成された
耐酸化膜９０７をホトレジスト等のマスクを用い
て選択的に除去する。次に前記p-型層９０６よ
りも不純物濃度の高いｐ型のチヤンネルストツパ
ー部を形成するために、イオン注入法によりチヤ
ンネルストツパーのためのボロンイオンを打ち込
んで領域SBIを形成する。
耐酸化膜９０７をホトレジスト等のマスクを用い
て選択的に除去する。次に前記p-型層９０６よ
りも不純物濃度の高いｐ型のチヤンネルストツパ
ー部を形成するために、イオン注入法によりチヤ
ンネルストツパーのためのボロンイオンを打ち込
んで領域SBIを形成する。
第７図Ｆに示すように、熱処理を行なつて、領
域SBIの不純物を拡散してチヤンネルストツパの
ためのｐ型領域９０８を形成すると同時に、ウエ
ル領域９０６の表面において、耐酸化膜９０７か
ら露出された部分に厚いシリコン酸化膜９２６を
形成する。この後に、耐酸化膜９０７を除去す
る。さらに、耐酸化膜９０７の下面の薄い絶縁膜
９０２も除去する。
域SBIの不純物を拡散してチヤンネルストツパの
ためのｐ型領域９０８を形成すると同時に、ウエ
ル領域９０６の表面において、耐酸化膜９０７か
ら露出された部分に厚いシリコン酸化膜９２６を
形成する。この後に、耐酸化膜９０７を除去す
る。さらに、耐酸化膜９０７の下面の薄い絶縁膜
９０２も除去する。
第７図Ｇに示すように、前記処理後に、熱処理
によつて薄いシリコン酸化膜９２７を形成し、こ
れをゲート絶縁膜として使用する。
によつて薄いシリコン酸化膜９２７を形成し、こ
れをゲート絶縁膜として使用する。
第７図Ｈに示すように、チヤンネルのしきい値
電圧を調整するためにイオン注入法によりしきい
値電圧の調整に必要なボロンイオンを打込む。そ
の後に、ゲート絶縁膜９２７上に、CVD技術に
よつて、多結晶シリコンの配線層およびゲート電
極の導電部９０９を形成する。この後、多結晶シ
リコンの導電部９０９に導電性を与えるためにリ
ンの不純物を導入する。その後にホトレジスト等
のマスク９１０を使用し、本発明に従つてp+型
領域を形成するために、イオンン注入法によつて
p+型領域形成部分に矢印のように、125〔KeV〕
で1.3×1013原子／cm2のボロンイオンを打込んで
やる。これによつて、比較的に深い部分に不純物
が集中した領域BIを形成する。
電圧を調整するためにイオン注入法によりしきい
値電圧の調整に必要なボロンイオンを打込む。そ
の後に、ゲート絶縁膜９２７上に、CVD技術に
よつて、多結晶シリコンの配線層およびゲート電
極の導電部９０９を形成する。この後、多結晶シ
リコンの導電部９０９に導電性を与えるためにリ
ンの不純物を導入する。その後にホトレジスト等
のマスク９１０を使用し、本発明に従つてp+型
領域を形成するために、イオンン注入法によつて
p+型領域形成部分に矢印のように、125〔KeV〕
で1.3×1013原子／cm2のボロンイオンを打込んで
やる。これによつて、比較的に深い部分に不純物
が集中した領域BIを形成する。
第７図Ｉに示すように、前記ホトレジスト等の
マスク９１０を除去し、熱処理によつて再び薄い
シリコン酸化膜９２８を形成し、この上にナイト
ライド膜９１１を形成する。この時、p+型領域
形成のためにボロンイオンが打込まれた領域BI
は拡散されてp+領域９１２となる。次に、n+型
ソース領域およびドレイン領域を形成すべき部分
にリンイオンPIをイオン注入法により打込む。
マスク９１０を除去し、熱処理によつて再び薄い
シリコン酸化膜９２８を形成し、この上にナイト
ライド膜９１１を形成する。この時、p+型領域
形成のためにボロンイオンが打込まれた領域BI
は拡散されてp+領域９１２となる。次に、n+型
ソース領域およびドレイン領域を形成すべき部分
にリンイオンPIをイオン注入法により打込む。
第７図Ｊに示すように、CVD（Chemical
Vapour Deposition）法によつてウエル領域上に
二酸化シリコンの絶縁膜９１４を形成し、しかる
後、耐酸化膜９１１を除去する。しかる後に、熱
処理を施し、n+型ソースおよびドレイン領域９
１３を形成する。
Vapour Deposition）法によつてウエル領域上に
二酸化シリコンの絶縁膜９１４を形成し、しかる
後、耐酸化膜９１１を除去する。しかる後に、熱
処理を施し、n+型ソースおよびドレイン領域９
１３を形成する。
第７図Ｋに示すように、ｎ型層９０５にp+型
ソース領域ならびなp+型ドレイン領域を形成す
るために、絶縁膜９１４をマスクとしてボロンイ
オンBIをイオン注入法で打込む。絶縁膜９１４
の配線すべき部分にスルー・ホール（Thorough
Hole）９１５を形成し、全面に多結晶シリコン
膜９１６を形成する。
ソース領域ならびなp+型ドレイン領域を形成す
るために、絶縁膜９１４をマスクとしてボロンイ
オンBIをイオン注入法で打込む。絶縁膜９１４
の配線すべき部分にスルー・ホール（Thorough
Hole）９１５を形成し、全面に多結晶シリコン
膜９１６を形成する。
第７図Ｌに示すように、多結晶シリコン膜９１
６を前記スルー・ホール９１５等の部分を残して
選択的に除去して、配線部９１７，９１８等を得
るようにパタンニングする。多結晶シリコンの配
線部９１７，９１８にリンの不純物を拡散させて
導電性を与える。この時、ボロンイオンBIが拡
散してp+型ソース領域ならびにp+型ドレイン領
域９１９が形成される。尚、多結晶シリコンの配
線部９１７，９１８を形成する際、第６図に示し
た抵抗領域となる部分１００２には予めマスクが
形成され、リンの不純物拡散が阻止される。
６を前記スルー・ホール９１５等の部分を残して
選択的に除去して、配線部９１７，９１８等を得
るようにパタンニングする。多結晶シリコンの配
線部９１７，９１８にリンの不純物を拡散させて
導電性を与える。この時、ボロンイオンBIが拡
散してp+型ソース領域ならびにp+型ドレイン領
域９１９が形成される。尚、多結晶シリコンの配
線部９１７，９１８を形成する際、第６図に示し
た抵抗領域となる部分１００２には予めマスクが
形成され、リンの不純物拡散が阻止される。
第７図Ｍに示すように、二酸化シリコンの絶縁
膜９２０を形成し、該上面にリンシリケートガラ
スの絶縁膜９２１を形成する。しかる後に、スル
ー・ホール９２２を形成し、熱処理する。
膜９２０を形成し、該上面にリンシリケートガラ
スの絶縁膜９２１を形成する。しかる後に、スル
ー・ホール９２２を形成し、熱処理する。
第７図Ｎに示すように、絶縁膜９２０，９２１
に形成されたスルー・ホール９２２の部分にアル
ミニウム（Al）の最上配線層９２３を設け、さ
らに最終的なパツツベーシヨン膜（図示されてい
ない）を形成して本素子を完成させる。
に形成されたスルー・ホール９２２の部分にアル
ミニウム（Al）の最上配線層９２３を設け、さ
らに最終的なパツツベーシヨン膜（図示されてい
ない）を形成して本素子を完成させる。
以上説明した如く、本製造工程によれば、p+
型領域を形成したＮチヤンネル型MOSFETを有
するCMOSを、通常の工程で、かつ容易に形成
でき、前記目的を達成することができる。
型領域を形成したＮチヤンネル型MOSFETを有
するCMOSを、通常の工程で、かつ容易に形成
でき、前記目的を達成することができる。
以上、説明したように、本発明に従うゲート保
護用MOSFETは、メモリアレイ部を構成する
MOSFETと同時に形成することが、メモリアレ
イ部の電気的特性も向上させる点で効果的であ
る。
護用MOSFETは、メモリアレイ部を構成する
MOSFETと同時に形成することが、メモリアレ
イ部の電気的特性も向上させる点で効果的であ
る。
本発明は上述の実施例に限定されることなく、
その要旨を変更しない範囲内において種々変更し
得る。例えば、Ｎチヤンネル型MOSFETは、ド
レイン電圧によるゲート酸化膜中へのホツト・エ
レクトロンの注入を低減させるために、第９図に
示すような構造としても良い。すなわち、第９図
に示すように、特に、n+型のドレイン領域２０
３の周辺部に、該ドレイン領域の低濃度の不純物
濃度を持つn-型の領域３００を形成する。この
ようにすることにより、n+型のドレイン領域２
０３を取囲むようにn-型領域が存在するために、
ドレイン接合のゲート絶縁膜下の表面部における
電界強度が緩和され、このため、ホツト・エレク
トロンによつてゲート酸化膜中にキヤリアがトラ
ツプされる割合を低減することができる。これは
結果的にMOSFETのしきい値電圧Vthの変動を
防止する。尚、第９図において、上述した第５図
に示した構造と同一の機能を有する部分は同一符
号が付され、その説明を省略する。
その要旨を変更しない範囲内において種々変更し
得る。例えば、Ｎチヤンネル型MOSFETは、ド
レイン電圧によるゲート酸化膜中へのホツト・エ
レクトロンの注入を低減させるために、第９図に
示すような構造としても良い。すなわち、第９図
に示すように、特に、n+型のドレイン領域２０
３の周辺部に、該ドレイン領域の低濃度の不純物
濃度を持つn-型の領域３００を形成する。この
ようにすることにより、n+型のドレイン領域２
０３を取囲むようにn-型領域が存在するために、
ドレイン接合のゲート絶縁膜下の表面部における
電界強度が緩和され、このため、ホツト・エレク
トロンによつてゲート酸化膜中にキヤリアがトラ
ツプされる割合を低減することができる。これは
結果的にMOSFETのしきい値電圧Vthの変動を
防止する。尚、第９図において、上述した第５図
に示した構造と同一の機能を有する部分は同一符
号が付され、その説明を省略する。
このホツト・エレクトロン効果による特性の劣
化が抑制される利点を、第１０図の特性図に示す
実験結果をもとに、説明する。
化が抑制される利点を、第１０図の特性図に示す
実験結果をもとに、説明する。
第１０図の横軸は、SRAMICの動作電源電圧
Vccを示し、通常5Vで動作させるSRAMICに対
して、ホツト・エレクトロンの効果をより顕著に
観測するために、６〜10V範囲の電圧を印加した
ものを示す。一方、縦軸は、ホツト・エレクトロ
ン効果によりしきい値電圧がある一定の値に変動
するまでの時間を劣化時間として示したものであ
る。特性(a)n-領域を形成しない場合の実験結果
を示し、特性(b)(b)n-領域をn+型のドレイン領域
の周辺に形成した実験結果を示す。この実験結果
から明らかにされるように、第９図に示した本発
明に従う構造によれば、矢印に示すように、1.5
〜２桁特性劣化時間を向上させることができる。
この向上は、通常の5V電源で長時間SRAMICを
動作させても特性の変動が生じにくいことを意味
するものである。
Vccを示し、通常5Vで動作させるSRAMICに対
して、ホツト・エレクトロンの効果をより顕著に
観測するために、６〜10V範囲の電圧を印加した
ものを示す。一方、縦軸は、ホツト・エレクトロ
ン効果によりしきい値電圧がある一定の値に変動
するまでの時間を劣化時間として示したものであ
る。特性(a)n-領域を形成しない場合の実験結果
を示し、特性(b)(b)n-領域をn+型のドレイン領域
の周辺に形成した実験結果を示す。この実験結果
から明らかにされるように、第９図に示した本発
明に従う構造によれば、矢印に示すように、1.5
〜２桁特性劣化時間を向上させることができる。
この向上は、通常の5V電源で長時間SRAMICを
動作させても特性の変動が生じにくいことを意味
するものである。
第９図に示す構造においてn-型領域３００は
上述した第７図Ｉに示した工程において、リンイ
オンPIを打込んだ後、ヒ素（As）のイオンをイ
オン注入法によつて打込むことによつて容易に形
成できる。
上述した第７図Ｉに示した工程において、リンイ
オンPIを打込んだ後、ヒ素（As）のイオンをイ
オン注入法によつて打込むことによつて容易に形
成できる。
さらに、本発明は上述したSRAMICの実施例
に限定されることなく、第１１図に示したＮチヤ
ンネル型MOSFET７０１およびキヤパシタC5と
を有する１素子型のメモリセルを有する
DRAMICにも適用できる。
に限定されることなく、第１１図に示したＮチヤ
ンネル型MOSFET７０１およびキヤパシタC5と
を有する１素子型のメモリセルを有する
DRAMICにも適用できる。
第１図は、本発明をSRAMICに適用した場合
のICのレイアウトを説明するための概略図。第
２図は、第１図に示したSRAMICに使用される
メモリセルの回路図。第３図は、第１図の周辺回
路の入力段に使用される本発明に従うゲート保護
回路。第４図は、第１図の周辺回路の出力段に使
用される本発明に従うゲート保護回路。第５図
は、第１図に示したSRAMICに使用される本発
明に従うＮチヤンネル型MOSFETの構造図。第
６図は、第１図に示したICのメモリセル部を構
成するトランジスタの構造図。第７図Ａ〜Ｎは、
本発明に従う構造を得るための製造プロセスを説
明するための各工程におけるICの断面図。第８
図および第１０図は、本発明に従うSRAMICの
特性を説明するための特性図。第９図は、本発明
に従うＮチヤンネル型MOSFETの他の実施例を
示す構造図。第１１図は、本発明が適用可能な
DRAMICのメモリセルの回路図。 １……ICの基板、１００……メモリアレイ部、
１０１……Ｘデコーダ、１０２……Ｙデコーダ、
１０３……読出し・書込み回路、１１１〜１nm
……外部端子、２０１……ｐ型基板、２０２……
n+型ソース領域、２０３……n+型ドレイン領域、
２０４，２０６，２０８，２０９……絶縁膜、２
０５……ゲート電極、２１１……p+型領域、３
００……n-型領域、４……入力段回路、４０１
〜４０３，５０１，５０２，６０１〜６０４……
Ｎチヤンネル型MOSFET、５……出力段回路。
のICのレイアウトを説明するための概略図。第
２図は、第１図に示したSRAMICに使用される
メモリセルの回路図。第３図は、第１図の周辺回
路の入力段に使用される本発明に従うゲート保護
回路。第４図は、第１図の周辺回路の出力段に使
用される本発明に従うゲート保護回路。第５図
は、第１図に示したSRAMICに使用される本発
明に従うＮチヤンネル型MOSFETの構造図。第
６図は、第１図に示したICのメモリセル部を構
成するトランジスタの構造図。第７図Ａ〜Ｎは、
本発明に従う構造を得るための製造プロセスを説
明するための各工程におけるICの断面図。第８
図および第１０図は、本発明に従うSRAMICの
特性を説明するための特性図。第９図は、本発明
に従うＮチヤンネル型MOSFETの他の実施例を
示す構造図。第１１図は、本発明が適用可能な
DRAMICのメモリセルの回路図。 １……ICの基板、１００……メモリアレイ部、
１０１……Ｘデコーダ、１０２……Ｙデコーダ、
１０３……読出し・書込み回路、１１１〜１nm
……外部端子、２０１……ｐ型基板、２０２……
n+型ソース領域、２０３……n+型ドレイン領域、
２０４，２０６，２０８，２０９……絶縁膜、２
０５……ゲート電極、２１１……p+型領域、３
００……n-型領域、４……入力段回路、４０１
〜４０３，５０１，５０２，６０１〜６０４……
Ｎチヤンネル型MOSFET、５……出力段回路。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に形成された複数の絶縁ゲート型
電界効果トランジスタを具備し、前記複数の絶縁
ゲート型電界効果トランジスタの少なくとも１つ
のトランジスタのゲートが外部端子に接続されて
成る半導体集積回路装置において、他のトランジ
スタの１つは、そのトランジスタを構成している
ソースまたはドレイン領域が形成された前記半導
体基板において、そのソースまたはドレイン領域
の下部にその半導体基板と同一導電型で、かつ、
不純物濃度がその半導体基板よりも高い半導体領
域が形成され、ゲートとソースとが電気的に共通
接続され、そしてドレインが前記外部端子に接続
されているトランジスタのゲートに接続されて保
護素子を構成して成ることを特徴とする半導体集
積回路装置。 ２ 前記外部端子に接続された絶縁ゲート型電界
効果トランジスタは、そのドレインを前記外部端
子に接続して成る出力回路を構成するものである
ことを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。 ３ 半導体基板にメモリセルを構成する複数の絶
縁ゲート型電界効果トランジスタと、そのメモリ
セルに対する周辺回路を構成する複数の絶縁ゲー
ト型電界効果トランジスタとを有し、その周辺回
路を構成する複数の絶縁ゲート型電界効果トラン
ジスタの少なくとも１つのトランジスタのゲート
が外部端子に接続されて成る半導体集積回路装置
において、その周辺回路の中の他のトランジスタ
の１つは、そのトランジスタを構成しているソー
スまたはドレイン領域が形成された前記半導体基
板において、そのソースまたはドレイン領域の下
部にその半導体基板と同一導電型で、かつ、不純
物濃度がその半導体基板よりも高い半導体領域が
形成され、ゲートとソースとが電気的に共通接続
され、そしてドレインが前記外部端子に接続され
ているトランジスタのゲートに接続されて保護素
子を構成し、そして前記メモリセルを構成するト
ランジスタは、そのトランジスタを構成している
ソースまたはドレイン領域が形成された前記半導
体基板において、そのソースまたはドレイン領域
の下部にその半導体基板と同一導電型で、かつ、
不純物濃度がその半導体基板よりも高い半導体領
域が形成されていることを特徴とする半導体記憶
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57160999A JPS5950561A (ja) | 1982-09-17 | 1982-09-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57160999A JPS5950561A (ja) | 1982-09-17 | 1982-09-17 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5950561A JPS5950561A (ja) | 1984-03-23 |
| JPH0430195B2 true JPH0430195B2 (ja) | 1992-05-21 |
Family
ID=15726643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57160999A Granted JPS5950561A (ja) | 1982-09-17 | 1982-09-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5950561A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6188555A (ja) * | 1984-10-08 | 1986-05-06 | Nec Corp | 半導体メモリセル |
| JPS61212055A (ja) * | 1985-03-18 | 1986-09-20 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US5264384A (en) * | 1991-08-30 | 1993-11-23 | Texas Instruments Incorporated | Method of making a non-volatile memory cell |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58153368A (ja) * | 1982-03-09 | 1983-09-12 | Toshiba Corp | 絶縁ゲ−ト型電界効果トランジスタ |
-
1982
- 1982-09-17 JP JP57160999A patent/JPS5950561A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58153368A (ja) * | 1982-03-09 | 1983-09-12 | Toshiba Corp | 絶縁ゲ−ト型電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5950561A (ja) | 1984-03-23 |
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