KR930001564B1 - 반도체 집적 회로장치 - Google Patents

반도체 집적 회로장치 Download PDF

Info

Publication number
KR930001564B1
KR930001564B1 KR1019840008171A KR840008171A KR930001564B1 KR 930001564 B1 KR930001564 B1 KR 930001564B1 KR 1019840008171 A KR1019840008171 A KR 1019840008171A KR 840008171 A KR840008171 A KR 840008171A KR 930001564 B1 KR930001564 B1 KR 930001564B1
Authority
KR
South Korea
Prior art keywords
region
misfet
semiconductor
integrated circuit
gate electrode
Prior art date
Application number
KR1019840008171A
Other languages
English (en)
Other versions
KR850005166A (ko
Inventor
히테도시 이와이
가스미찌 미쓰사다
마사미찌 이시하라
데쓰로우 마쓰모도
가쯔유기 미야자와
Original Assignee
가부시기가이샤 히다찌세이사꾸쇼
미쓰다 가쓰시게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시기가이샤 히다찌세이사꾸쇼, 미쓰다 가쓰시게 filed Critical 가부시기가이샤 히다찌세이사꾸쇼
Publication of KR850005166A publication Critical patent/KR850005166A/ko
Priority to KR1019920018776A priority Critical patent/KR930006139B1/ko
Priority to KR1019920018775A priority patent/KR930001563B1/ko
Application granted granted Critical
Publication of KR930001564B1 publication Critical patent/KR930001564B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Protection Of Static Devices (AREA)
  • Amplifiers (AREA)

Abstract

내용 없음.

Description

반도체 집적 회로장치
제1도는 2중 드레인구조의 n 채널 MIS 소자를 도시한 단면도.
제2도는 정전보호회로의 일예를 도시한 전기적 등가회로도.
제3도는 제2도의 등가회로에 대응하는 구체적인 디바이스의 단면도.
제4도는 정전보호회로와 내부회로를 동일 반도체기판상에 갖는 DRAM의 칩패턴의 일예를 도시한 평면도.
제5도∼제8도는 본 발명의 1실시예에 의한 제조방법을 도시한 반도체집적회로장치의 단면도.
제9도 및 제10도는 각각 제8도의 정전보호회로 및 내부회로의 개략적인 평면도.
제11도는 2중 확산드레인구조의 정전보호회로와 단일 확산드레인 구조의 정전보호회로의 정전파괴전압에 대한 실험결과를 비교한 그래프.
제12도는 종래의 정전보호회로와 그 구체적인 내부회로를 도시한 회로도.
제13도 및 제14도는 각각 본 발명에 의한 처음단이 입력버퍼로 이루어지는 MISFET와 마지막이 출력버퍼로 이루어지는 MISFET를 나타낸 회로도.
제15도, 제16도 및 제17도는 CMISIC의 회로도.
제18도는 제15도의 MISFET의 단면도.
제19도는 n 채널 MISFET의 단면도.
본 발명은 제4도에 도시한 바와같이 정전보호회로(9)와 내부회로(100), (101), (102)를 동일 반도체기판상에 갖고, 내부회로에 제1도, 제8도, 제18도, 제19도에 도시한 바와같은 제2의 MIS(Metal Insulator Semiconductor)FET(Qi, 89)를 사용한 반도체집적회로장치(IC)에 관한 것이다.
반도체집적회로장치(IC)의 동작속도를 증가시키고, 집적도를 개선하기 위해 반도체디바이스의 소형화가 도모되고 있다.
MIS 소자(MISFET)의 전형적인 예인 MOS 소자(MOSFET)도 예외는 아니다. MOS 소자의 소형화를 위해, 그 게이트산화막의 두께가 얇게 되어 채널길이가 짧게 되고 있다. 이 때문에, 디바이스내부가 상대적으로 고전계로 되고, 핫캐리어가 게이트산화막으로 주입되는 현상이 보여져서 스레쉬홀드전압의 시프트나 상호콘덕턴스의 저하가 발생한다.
제1도에 도시한 바와같이 불순물농도가 낮은 제2영역, 그것보다 불순물농도가 높은 제1영역에 의해서 드레인을 구성하고, 상기 제2영역이 게이트전극 아래에 있어서 채널영역(CH)에 접하도록 이루어지는 2중확산 드레인구조는 이와같은 문제를 해결하기 위해 제안되어 있다.
제1도는 본 발명에 있어서 사용되는 전형적인 n 채널 MOSFET의 단면구조를 도시한 것이다.
(1)은 p형 실리콘 반도체기판, (2)는 이산화실리콘(SiO2) 막, (3)은 앞서 기술한 MISFET에 있어서의 제2게이트절연막으로써, 일반적으로는 산화막이 사용된다. (4)는 제2게이트전극이다. 드레인근방에서의 고전계를 완화하기 위해 드레인 및 소오스는 각각 인(P)의 도프에 의한 저불순물농도의 n형(n-형)의 제2영역(5)와 As(비소)의 도프에 의한 고불순물농도의 n형(n+형)의 제1영역(6)에 의해 이루어지는 2중확산 드레인구조를 갖고 있다(참고문헌 E. Takeda등의『An As-P(N+ -N) Double Diffused Drain MOSFET for VLSI's』, Digest of Technical Papers, Symp. on VLSI Technology, OISO, Japan, pp. 40-41(1982년 9월)). 즉, 상기 제2영역의 불순물 농도는 제1영역의 불순물농도보다 낮게 설정되어 있다.
보호회로는 IC 외부에서의 이상한 신호에 대해서 MIS 소자로 이루어지는 회로를 보호하기 위해서 동일반도체기판상에 일반적으로 형성된다. 제12도에 도시한 바와같이 보호회로(예를들면, 정전보호회로)는 제1단의 인버터(68)의 MISFET(71)의 게이트절연막의 파괴를 방지하기 위한 회로이고, 인버터(68)의 게이트전극은 저항(10)을 거쳐서 본딩패드(8)과 접속되어 있다. 이와같은 반도체집적회로장치에 있어서의 파괴는 정전에너지가 본딩패드에 인가될때에 발생한다.
제2도와 같은 등가회로로 도시되는 회로가 보호회로이외의 회로(즉, IC의 내부회로)를 보호하는 대표적인 보호회로로써 알려져 있으며, 본 발명에 있어서도 이와같은 보호회로(9)가 사용된다. 내부회로로의 신호는 한쪽끝이 패드(8)에 접속된 저항(10)을 거쳐서 본딩패드(8)에서 인가되고, 게이트 및 소오스가 접지된 클램프용의 제1MISFET(11)은 저항(10)의 다른쪽 끝과 내부회로와의 사이의 접합부에 접속된다.
본 발명의 발명자는 2중 드레인구조의 반도체집적회로장치를 시험제작한 결과, 다음과 같은 문제가 있는 것을 알았다.
이와같은 반도체집적회로장치에 있어서는 보호회로(9)도 제3도에 도시한 바와같이 내부회로에 있어서의 제2MISFET와 마찬가지로 2중 확산 드레인구조를 갖는다. 제3도는 종래의 보호회로(9)의 단면구조를 도시한 것이다. 이 도면에 있어서, (12)는 p형 실리콘 반도체기판, (13)은 분리용 SiO2, (10)은 확산에 의해서 형성된 저항, (11)은 클램프용의 제1MISFET, (14)는 소오스영역, (15)는 게이트산화막, (16)은 게이트전극, (17)은 PSG(Phospho Silicate Glass) 막, (18)은 알루미늄전극이다. 확산에 의해서 형성된 저항(10) 및 클램프용 MISFET(11)의 소오스 및 드레인영역인 반도체영역은 내부회로내의 MISFET와 마찬가지로 2중확산 드레인구조를 갖고, n+형 층과 n-형 층에 의해 구성되어 있다.
그러나, 이 종류의 반도체집적회로장치에 있어서는 2중확산 드레인구조를 갖는 MISFET의 절연막의 파괴가 발생하기 쉽게 된다. 즉, 2중확산 드레인을 가지며, 또한 다이오드접속된 MISFET(11)의 접합부에서의 파괴전압이 증가하므로, 정전에너지는 클램프용 MISFET의 파괴에 의해서 기판으로 누설되기 전에 절연막에 인가된다.
본 발명의 목적은 핫캐리어에 의한 특성저하의 파괴내압 저하를 개량한 반도체집적회로장치를 제공하는 것이다.
본 발명의 다른 목적은 내부회로가 정전보호회로에 의해 보호되는 반도체집적회로장치를 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
다음에, 본 발명의 대표적인 예에 대해서 설명한다. 그러나, 본 발명은 이것에 한정되는 것은 아니다. 제4도에 있어서의 내부회로(100), (101), (102)는 핫캐리어에 의한 특성저하를 초래하므로, 제1도, 제8도의 우측부분, 제18도의 우측부분, 제19도의 우측부분에 도시한 바와같이 2중확산 드레인구조로 형성하고, 제2도에 도시한 보호회로(9)에 있어서의 제1MISFET(11)은 제8도, 제18도, 제19도의 각각의 좌측부분에 도시한 바와같이 단일확산 드레인구조로 형성하는 것에 의해, 예를들면 클램프용 MISFET의 게이트산화막에 가해지는 전계강도를 완화하고, 높은 파괴내압을 갖도록 한 반도체집적회로장치를 얻을 수가 있다.
이하, 본 발명의 반도체집적회로장치 및 그 제조의 1실시예를 제4도∼제10도를 참조해서 설명한다. 그러나, 이와같은 설명은 본 발명에 한정되는 것은 아니다.
제4도는 본 발명의 1실시예에 의한 DRAM의 칩(7)의 레이아웃을 도시한 일예이다. (8)은 본딩패드, (9)는 각 본딩패드에 대한 보호회로이다. 또, 보호회로이외의 회로로써는 리드/라이트의 타이밍신호등을 발생하는 신호발생회로(100), MIS 소자를 메모리셀로 한 메모리 어레이(101), 컬럼 및 로우용의 어드레스 디코더(102)의 내부회로가 있다. 이들에 의해서 DRAM(Dynamic Random Access Memory) 칩이 구성되어 있다.
제5도∼제8도의 단면도는 본 발명의 실시예의 단계적인 반도체집적회로장치의 제조공정을 도시한 것이다. 보호회로는 각 도면의 좌측에 도시하고 있고, 내부회로의 일부인 메모리셀은 우측은 도시하고 있다. 제8도는 반도체집적회로장치의 완성단면도이며, 제9도 및 제10도는 제8도에 도시한 반도체집적회로장치의 개략적인 평면도이다.
제5도는 DRAM의 MOSFET의 게이트전극의 제조공정을 종래의 공지기술을 사용해서 완성한 상태의 단면도이다. 도면에 있어서, (20)은 반도체기판, (21a)는 제1게이트절연막, (22a)는 제1게이트전극이다. 도면중, (21b) 및 (22b)는 각각 내부회로에 있어서의 제2MISFET의 제2게이트절연막 및 제2게이트전극이다. 반도체기판(20)은, 예를들면 (100)결정면을 갖는 p형 단결정 실리콘기판이고, 제1 및 제2게이트절연막(21a), (21b)는 , 예를들면 SiO2막이다. 제1 및 제2게이트전극(22a), (22b)는 제2층째를 형성하는 도체층으로 이루어지고, 이것은 예를들면 CVD(Chemical Vapor Deposition)에 의해서 다결정실리콘을 증착한 후에 저항값을 내린 다결정실리콘으로 형성하기 때문에, 인이온등을 확산해서 형성된다. 제1 및 제2게이트전극으로써는 고융점을 갖는 금속층과 이와같은 금속의 실리사이드층, 또는 고융점을 갖는 금속의 실리사이드와 다결정 실리콘으로 이루어지는 2층구조등을 사용하여도 좋다. 제2도에 도시한 회로는 제5도의 좌측의 보호회로의 일예를 도시한 것이며, 도면의 우측의 DRAM의 메모리셀은 내부회로의 일예를 도시한 것이다.
(23)은 두꺼운 분리용의 산화막으로 이루어지는 필드산화막으로써, 예를들면 실리콘기판(20)의 표면의 선택적인 열산화에 의해서 형성된다. 필드산화막(23)은 제1MISFET 및 제2MISFET의 제1 및 제2게이트절연막(21a), (21b)보다도 두껍다. 축적 커패시터의 정전막으로써 작용하는 질화실리콘(Si3N4) 막(25)는 막(23)과 연결되는 얇은 SiO2산화막(24)의 표면 및 메모리셀측에 형성된 필드산화막(23)의 표면상에 형성된다. 다결정실리콘 전극(27)은 SiO2막(26)을 거쳐서 얇은 막(25)상에 형성되고, 그 저저항화를 위해 인이 온등이 도프되어 확산된다. 이 다결정실리콘 전극(27)로 이루어지는 제1층째의 도체층은 메모리셀의 커패시터의 한쪽의 전극을 형성하고 있다. 또한, 이 상태에서 반전방지층(즉, 채널스토퍼층) 또는 스레쉬홀드전압제어등의 이온주입은 이미 완료하고 있다.
다음에, 제6도에 도시한 바와같이 포토 레지스트막(28)은 포토리도그래피법에 의해 보호회로의 표면상에 선택적으로 형성된다. 구체적으로는 포토레지스트막(28)(1㎛)는 제4도의 영역 A상에만 형성된다. 이온주입은 이 포토레지스트막(28)을 마스크로 해서 반도체장치 전면에 2중확산 드레인구조의 n-형의 영역을 형성하기 위해 실행된다. 이 이온주입은, 예를들면 n형 불순물로써 인이온을 사용하고, 소오스, 드레인영역으로 되는 n-형의 제2영역(29)를 형성하고 있다. 도즈량은 1×1014/㎠이며, 에너지는 50KeV이다. As 이온은 불순물로써 사용할 수 있다.
제7도에 있어서, 포토레지스트막(28)을 제거한 후에 비소이온과 같은 n형 불순물이온은 제2MISFET에 있어서의 2중확산 드레인구조의 n+형의 제1영역(30)의 형성과 동시에 보호회로의 저항(31)과 상기 저항에 접속된 클램프용 MISFET로써 사용되는 제1MISFET의 제2반도체영역인 소오스영역(32s), 제1반도체영역인 드레인영역(32d)의 형성을 위해 주입된다. 도즈량은 8×1015/㎠이고, 에너지는 80KeV이다. 인이온은 불순물로써 사용할 수 있다. 따라서, 상기 제2영역의 불순물농도는 제1영역의 불순물 농도보다도 저농도이며, 제1반도체영역의 불순물농도는 제2영역의 불순물농도보다도 고농도이다.
상술한 바와같이, 저항(10)은, 예를들면 반도체기판상에 형성된 다결정실리콘층에 의해 형성할 수도 있다.
제6도 및 제7도에서 알 수 있는 바와같이 보호회로는 단일 드레인구조로써, 내부회로는 상기 제1영역이 상기 제2영역에 부분적으로 중첩된 형의 2중확산 드레인구조로써 구성된다. 이 경우, 포토레지스트막(28)은 보호회로에 n-형의 인이온이 주입되지 않도록 선택적으로 형성된다. 그러나, 보호회로로의 인이온의 주입은 이온주입 주사를 제어하는(보호회로, 즉 제4도의 영역 A를 포함하는 영역의 주사를 피하기 위해)것에 의해서도 없애는 것이 가능하다. 왜냐하면, 정전보호회로는 제4도에 도시한 바와같이 일반적으로 칩의 주변의 어떤 영역에 편재해서 형성되어 있으므로, 이온주입 주사를 이 영역에 한정해서 중지하는 것이 비교적 용이하기 때문이다. 어느 경우에 있어서도 보호회로부분에는 n-형의 이온주입 영역이 없으므로, 상기 소오스, 드레인영역(32s), (32d)와 p형 반도체기판(20)과의 사이에는 상기 게이트전극(22a)의 아래의 부분에서 pn 접합(Js, Jd)가 형성된다.
이와같이 해서, 단일확산 드레인구조의 정전보호회로용 MISFET와 2중확산 드레인구조의 내부회로용 MISFET를 형성한 후, PSG 막(33) 및 제3층째의 도체층으로써의 알루미늄층을 제8도에 도시한 바와같이 형성한다. 알루미늄층은 확산에 의해서 형성된 저항(31)의 인출전극(34), 내부회로로의 인출전극(35), 소오스전극(36) 및 메모리셀의 데이타선(37)로써 작용한다. 또한, PSG 막(33)을 형성한 후, 포토에칭이 이들 전극용의 콘택트홀을 형성하기 위해 이용되고, 알루미늄의 스퍼터링이 전극을 형성하기 위해 실행된다. 최후에 PSG 막(38)이 보호막으로써 형성된다.
제9도 및 제10도는 각각 제8도의 정전보호회로 및 내부회로의 개략적인 평면도이다. 제9도의 B-B 화살표면과 제10도의 C-C 화살표면은 각각 제8도의 보호회로영역 및 내부회로영역에 대응하고 있다.
제9도에 있어서, (40)은 본딩패드, (41)은 입력부의 확산층, (42)는 콘택트홀, (43)은 확산에 의해서 형성된 저항이다. 저항(43)에 전기적으로 접속되는 제1반도체영역(45), 제1게이트전극(46) 및 소오스로 되는 제2반도체영역(47)에 의해 클램프용의 제1MISFET(44)가 구성된다. 제1반도체영역(45)는 콘택트(45A)를 거쳐서 Al 신호선(45B)에 접속되고, Al 신호선(45B)는 내부회로에 전기적으로 접속되어 있다. 마찬가지로, 소오스로 되는 제2반도체영역(47)은 콘택트(47A)를 거쳐서 Al 선(47B)에 접속되고, Al 선(47B)의 한쪽끝은 콘택트(48)을 거쳐서 제1게이트전극에 접속되고, 그 다른쪽끝은 접지되어 있다.
제10도에 있어서, (50)은 메모리셀의 활성영역을 규정하는 필드산화막의 경계선, (51)은 다결정실리콘의 워드선으로써, MOSFET의 게이트전극에 대응하고 있다. (52)는 메모리셀의 커패시터의 한쪽의 전극인 다결정실리콘, (53)은 데이타선의 콘택트홀(54)에 접속된 알루미늄전극이다.
제11도는 단일확산 드레인구조의 보호회로의 정전파괴전압과 2중확산 드레인구조의 보호회로의 정전파괴전압의 비교를 도시한 실험적 데이타의 대표예를 나타낸 그래프이다. 종축은 ％표시의 누적불량율을 나타내고, 횡축은 정전파괴전압(V)를 나타내고 있다. 절선(a)는 2중확산 드레인구조의 데이타를 나타내고, 절선(b)는 단일확산 드레인구조의 데이타이다. 5개의 샘플을 사용하여 동일핀에 대한 내압을 조사하였다. 그래프에서 명확한 바와같이 단일확산 드레인구조를 사용한 보호회로의 정전파괴전압이 훨씬 개선되어 있는 것을 알 수 있다.
이상 설명한 바와같이, 보호회로가 단일확산 드레인구조를 갖고, 내부회로가 2중확산 드레인구조를 가지므로, 내부회로의 전계집중과 내부회로의 제1단 MISFET의 게이트산화막으로의 전계집중이 완화되어 핫캐리어 및 파괴전압의 양자에 대한 대책을 모두 구비할 수가 있다.
보호회로에 마스크를 실시해서 2중확산 드레인의 한쪽의 확산층의 형성을 저지하고 있으므로, 포토리도그래피의 공정을 1회 추가하는 것에 의해서 용이하게 본 발명의 반도체집적회로장치를 제조할 수 있다.
또, 편재배치 내지는 국부적으로 편재하고 있는 보호회로를 피하기 위해 이온주입 주사를 국부적으로 제어하는 방법을 사용하면, 본 발명은 간단한 제조공정에 의해서 실시할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지 변경가능한 것은 물론이다. 예를들면, 실시예에 있어서의 보호회로를 1개의 확산 저항과 1개의 클램프용 MISFET로 이루어지는 것으로써 예시하였지만, 이것에 특히 한정되는 것은 아니고 적어도 확산층에 있어서의 접합부 항복 및 클램프용 MISFET의 드레인끝에 있어서의 표면항복을 정전파괴전압의 향상에 이용하고 있는 여러가지의 보호회로에 적용할 수 있다. 또, 클램프용 MISFET는 1개 또는 2개의 접합다이오드에 의해 치환할 수 있다. 이 경우, 다이오드의 pn 접합은 n+형은 영역(30), (31), (32)와 동시에 형성된 n+형의 영역과 p형 반도체기판과의 사이에 형성된다. 마찬가지로, DRAM을 내부회로의 일예로써 설명하였지만, 내부회로는 특히 DRAM에 한정되는 것은 아니고 적어도 2중확산 드레인구조를 갖는 MIS 소자가 마련된 회로에 널리 적용할 수 있다. 이것에 의해 본 발명은 단일확산 드레인구조를 갖는 MISFET에 실시할 수 있고, 입력버퍼의 제1단을 포함하는 MISFET와 출력버퍼의 마지막단을 포함하는 MISFET에 적용할 수 있다. 입력버퍼의 제1단을 포함하는 MISFET와 출력버퍼의 마지막단을 포함하는 MISFET에 단일확산 드레인구조를 갖는 MISFET를 적용한 경우의 회로도에 대해서는 각각 제13도 및 제14도에 도시한다. 제13도 및 제14도에 있어서, (81)과 (82)는 각각 입력패드와 출력패드이고, 점선(83)과 (84)내의 구조는 단일확산 드레인구조이다.
또한, 본 발명은 n 채널 MOSFET가 p 웰영역이나 p 기판에 형성되는 CMISIC의 n채널 MISFET에 적용할 수 있다.
제15도, 제16도 및 제17도는 p 채널 MISFET와 n 채널 MISFET를 직렬접속하고, 그들의 게이트전극을 서로 접속한 구성의 CMISIC의 회로도를 도시한 것이다. 점선(85), (86), (87)내의 구조는 단일확산 드레인 구조이다. 제15도의 MISFET(88), (89), (90)의 구조를 제18도에 도시한다. n+형의 영역(58)과 n-형의 영역(59)를 포함하는 2중확산 드레인구조를 갖는 n 채널 MISFET(89)는 p-형 반도체기판(56)에 형성되어 있다. p+형의 소오스, 드레인영역(61)은 n-형의 웰영역(57)에 형성된 p 채널의 제3MISFET(90)의 소오스 및 드레인영역으로써 작용한다. n+형의 영역(60d), (60s)의 단일확산 드레인구조를 갖는 제1MISFET(88)은 기판(56)에 형성되어 있다. 다이오드접속된 제1MISFET(91)은 MISFET(88)과 동일한 구조를 갖는다. pn접합 다이오드(93), (94), (96) 및 (97)은 p형 기판과 MISFET의 단일 드레인과 동시에 형성되는 n+형의 영역(60d), (60s)와 같은 n+형의 영역과의 사이에 형성되어 있다. 저항(92)가 영역(60d), (60s)와 같은 n+형의 영역으로 이루어지는 경우에 다이오드(94)는 저항(92)와 p형 반도체기판(56)과의 사이에 실질적으로 형성할 수 있다.
또한, 본 발명은 n 채널의 제2MISFET(89)가 제19도에 도시한 구조를 갖는 경우에 적용할 수가 있다. 이 경우, 제2MISFET(89)의 소오스 및 드레인영역은 게이트전극(65)와 자기정합적으로 형성된 n-형의 제2영역(64), 사이드월 스페이서(62)와 자기정합적으로 형성된 n+형의 제1영역(63)으로 이루어져 있다.
이상의 설명에서는 주로 그 발명의 배경으로 된 DRAM과 그 보호회로에 적용한 경우에 대해서 설명하였지만, 본 발명은 DRAM(예를들면, 256Kbits DRAM), SRAM, MOS 논리회로등의 일반적인 MIS 소자를 사용한 반도체집적회로에 널리 적용할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.

Claims (18)

  1. 반도체기판(20, 56) 상부의 입력용 본딩패드(8, 40, 81), 내부회로(100, 101, 102), 상기 내부회로를 보호하는 보호회로(9)를 갖는 반도체집적회로장치에 있어서, 상기 보호회로는 제1MISFET(11, 44, 91)을 갖고, 상기 제1MISFET는 상기 반도체기판상의 제1게이트절연막(21a), 상기 제1게이트절연막상에 있으며 대향하는 끝부를 가지며, 또한 접지된 제1게이트전극(22a, 46), 상기 반도체기판내에 있어서 상기 대향하는 끝부의 한쪽의 아래로 연장하고, 상기 제1게이트전극의 아래의 부분에서 상기 반도체기판과 pn 접합(Jd)를 형성하며, 또한 상기 입력용 본딩패드에 전기적으로 접속된 제1반도체영역(32d, 60d)를 갖고, 상기 내부회로는 제2MISFET(Qi, 89)를 갖고, 상기 제2MISFET는 대향하는 끝부를 갖는 제2게이트전극(4, 22b, 65), 상기 반도체기판상의 제2게이트절연막(3, 21b), 상기 반도체기판내의 소오스 및 드레인영역, 상기 제2게이트절연막의 아래의 채널영역(CH)를 갖고, 상기 제2MISFET의 소오스 및 드레인영역의 한쪽은 고농도의 제1영역(6, 30, 58, 63), 상기 제1영역의 농도보다도 저농도인 제2영역(5, 29, 59, 64)를 포함하고, 상기 제1영역과 상기 제2영역은 상기 제1반도체영역과 동일한 도전형이며, 또한 상기 제1영역은 상기 제2영역에 부분적으로 중첩되고, 상기 제2영역은 상기 제2게이트전극아래에 있어서 상기 채널영역과 접촉하고, 상기 제1반도체영역의 불순물농도는 상기 제2영역의 불순물농도보다도 높고, 상기 보호회로내의 제1MISFET의 제1반도체영역이 상기 내부회로의 보호되어야할 소자(89, 90)에 접속되어 이루어지는 반도체집적회로장치.
  2. 특허청구의 범위 제1항에 있어서, 또 상기 제1반도체영역과 상기 입력용 본딩패드사이에 접속된 저항(10, 31, 92)를 갖는 반도체집적회로장치.
  3. 특허청구의 범위 제2항에 있어서, 상기 저항은 상기 제1반도체영역과 일체로 형성되어 이루어지는 반도체집적회로장치.
  4. 특허청구의 범위 제1항에 있어서, 또 제3게이트전극, 상기 제2MISFET의 소오스 및 드레인영역과 반대도전형의 제3소오스 및 드레인영역(61)을 갖는 제3MISFET를 갖고, 상기 제3MISFET와 상기 제2MISFET는 직렬접속되고, 상기 제2게이트전극과 상기 제3게이트전극은 접속되어 이루어지는 반도체집적회로장치.
  5. 특허청구의 범위 제1항에 있어서, 또 상기 반도체기판의 표면에 형성된 필드산화막(2, 23)을 갖고, 상기 제1게이트절연막은 상기 필드산화막의 두께보다도 얇은 반도체집적회로장치.
  6. 특허청구의 범위 제1항에 있어서, 상기 제1MISFET는 상기 제1게이트전극의 대향하는 끝부의 한쪽의 하부로 연장하는 상기 제1반도체영역만을 갖는 단일확산 드레인구조를 갖는 반도체집적회로장치.
  7. 특허청구의 범위 제1항에 있어서, 상기 제1MISFET는 n 채널 MISFET인 반도체집적회로장치.
  8. 특허청구의 범위 제1항에 있어서, 또 상기 제1게이트전극의 다른쪽의 끝부에 있어서 상기 반도체기판내에 형성된 제2반도체영역(32s)를 갖고, 상기 제2반도체영역은 접지되어 이루어지는 반도체집적회로장치.
  9. 특허청구의 범위 제4항에 있어서, 상기 제2MISFET는 n 채널 MISFET이고, 상기 제3MISFET는 p 채널 MISFET이며, 상기 제2MISFET는 p형의 상기 반도체기판에 형성되고, 상기 제3MISFET는 상기 p형의 반도체기판내에 형성된 n 웰(57)내에 형성된 반도체집적회로장치.
  10. 반도체기판(20, 56) 상부의 입력용 본딩패드(8, 40, 81), 내부회로(100, 101, 102), 상기 내부회로를 보호하는 보호회로(9)를 갖는 반도체집적회로장치에 있어서, 상기 보호회로는 제1MISFET(11, 44, 91)을 갖고, 상기 제1MISFET는 상기 반도체기판상의 제1게이트절연막(21a), 상기 제1게이트절연막상에 있고 대향하는 끝부를 가지며, 또한 접지된 제1게이트전극(22a, 46), 상기 반도체기판내에 있어서 상기 대향하는 끝부의 한쪽의 아래로 연장하고, 상기 제1게이트전극의 아래의 부분에서 상기 반도체기판과 pn 접합(Jd)를 형성하며, 또한 상기 입력용 본딩패드에 전기적으로 접속된 제1반도체영역(32d, 60d)를 갖고, 상기 내부회로는 제2MISFET(Qi, 89)를 갖고, 상기 제2MISFET는 대향하는 끝부를 갖는 제2게이트전극(4, 22b, 65), 상기 반도체기판상의 제2게이트절연막(3, 21b), 상기 반도체기판내의 소오스 및 드레인영역, 상기 제2게이트절연막의 아래의 채널영역(CH)를 갖고, 상기 제2MISFET의 소오스 및 드레인영역의 한쪽은 고농도인 제1영역(6, 30, 58, 63), 상기 제1영역의 농도보다도 저농도인 제2영역(5, 29, 59, 64)를 포함하고, 상기 제1영역과 상기 제2영역은 상기 제1반도체영역과 동일한 도전형이며, 또한 상기 제1영역은 상기 제2영역에 부분적으로 중첩되고, 상기 제2영역은 상기 제2게이트전극아래에 있어서 상기 채널영역과 접촉하고, 상기 제2MISFET는 상기 제2게이트전극(65)의 대향하는 끝부에 형성된 사이드월 스페이서(62)를 갖고, 상기 제2영역(64)는 상기 제2게이트전극에 자기정합되며, 상기 제1영역(63)은 상기 사이드월 스페이서에 자기 정합되고, 상기 제1반도체영역의 불순물농도는 상기 제2영역의 불순물농도보다도 높고, 상기 보호회로내의 제1MISFET의 제1반도체영역이 상기 내부회로의 보호되어야 할 소자(89, 90)에 접속되어 이루어지는 반도체집적회로장치.
  11. 특허청구의 범위 제10항에 있어서, 또 상기 제1반도체영역과 상기 입력용 본딩패드사이에 접속된 저항을 갖는 반도체집적회로장치.
  12. 특허청구의 범위 제11항에 있어서, 상기 저항은 상기 제1반도체영역과 일체로 형성되어 있는 반도체집적회로장치.
  13. 특허청구의 범위 제10항에 있어서, 또 상기 제1게이트전극의 다른쪽의 끝부에 있어서 상기 반도체기판내에 형성된 제2반도체영역을 갖고, 상기 제2반도체영역을 접지되어 있는 반도체집적회로장치.
  14. 특허청구의 범위 제13항에 있어서, 상기 제1 및 제2반도체영역은 n형인 반도체집적회로장치.
  15. 특허청구의 범위 제10항에 있어서, 또 제3게이트전극, 상기 제2MISFET의 소오스 및 드레인영역과 반대도전형의 제3소오스 및 드레인영역을 갖는 제3MISFET를 갖고, 상기 제3MISFET와 상기 제2MISFET는 직렬접속되고, 상기 제2게이트전극과 상기 제3게이트전극은 접속되어 있는 반도체집적회로장치.
  16. 특허청구의 범위 제10항에 있어서, 또 상기 반도체기판의 표면에 형성된 필드산화막(2, 23)을 갖고, 상기 제1게이트절연막은 상기 필드산화막의 두께보다도 얇은 반도체집적회로장치.
  17. 특허청구의 범위 제15항에 있어서, 상기 제2MISFET는 n 채널 MISFET이고, 상기 제3MISFET는 p 채널 MISFET인 반도체집적회로장치.
  18. 특허청구의 범위 제15항에 있어서, 상기 제2 및 제3MISFET는 내부회로내에 있고, 상기 제2 및 제3게이트전극은 상기 제1반도체영역에 접속되어 이루어지는 반도체집적회로장치.
KR1019840008171A 1983-12-26 1984-12-20 반도체 집적 회로장치 KR930001564B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019920018776A KR930006139B1 (ko) 1983-12-26 1992-10-13 반도체 집적회로장치의 제조방법
KR1019920018775A KR930001563B1 (ko) 1983-12-26 1992-10-13 반도체 집적 회로장치

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP58-243801 1983-12-26
JP58243801A JPH0646662B2 (ja) 1983-12-26 1983-12-26 半導体装置

Related Child Applications (2)

Application Number Title Priority Date Filing Date
KR1019920018776A Division KR930006139B1 (ko) 1983-12-26 1992-10-13 반도체 집적회로장치의 제조방법
KR1019920018775A Division KR930001563B1 (ko) 1983-12-26 1992-10-13 반도체 집적 회로장치

Publications (2)

Publication Number Publication Date
KR850005166A KR850005166A (ko) 1985-08-21
KR930001564B1 true KR930001564B1 (ko) 1993-03-04

Family

ID=17109142

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019840008171A KR930001564B1 (ko) 1983-12-26 1984-12-20 반도체 집적 회로장치

Country Status (7)

Country Link
JP (1) JPH0646662B2 (ko)
KR (1) KR930001564B1 (ko)
DE (1) DE3446928A1 (ko)
FR (1) FR2561042B1 (ko)
GB (2) GB2152284B (ko)
HK (2) HK41790A (ko)
IT (1) IT1179545B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62169468A (ja) * 1986-01-22 1987-07-25 Nec Corp 半導体集積回路装置
JPS63119574A (ja) * 1986-11-07 1988-05-24 Toshiba Corp 半導体装置の製造方法
US5142345A (en) * 1989-04-13 1992-08-25 Mitsubishi Denki Kabushiki Kaisha Structure of input protection transistor in semiconductor device including memory transistor having double-layered gate and method of manufacturing semiconductor device including such input protection transistor
US5183773A (en) * 1989-04-13 1993-02-02 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device including such input protection transistor
JP2953192B2 (ja) * 1991-05-29 1999-09-27 日本電気株式会社 半導体集積回路
JP3456242B2 (ja) * 1993-01-07 2003-10-14 セイコーエプソン株式会社 半導体装置及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US373249A (en) * 1887-11-15 Clock
GB1170705A (en) * 1967-02-27 1969-11-12 Hitachi Ltd An Insulated Gate Type Field Effect Semiconductor Device having a Breakdown Preventing Circuit Device and a method of manufacturing the same
US3999212A (en) * 1967-03-03 1976-12-21 Hitachi, Ltd. Field effect semiconductor device having a protective diode
DE2545871B2 (de) * 1974-12-06 1980-06-19 International Business Machines Corp., Armonk, N.Y. (V.St.A.) Feldeffekttransistor mit verbesserter Stabilität der Schwellenspannung
NL176322C (nl) * 1976-02-24 1985-03-18 Philips Nv Halfgeleiderinrichting met beveiligingsschakeling.
DE2940954A1 (de) * 1979-10-09 1981-04-23 Nixdorf Computer Ag, 4790 Paderborn Verfahren zur herstellung von hochspannungs-mos-transistoren enthaltenden mos-integrierten schaltkreisen sowie schaltungsanordnung zum schalten von leistungsstromkreisen unter verwendung derartiger hochspannungs-mos-transistoren
US4342045A (en) * 1980-04-28 1982-07-27 Advanced Micro Devices, Inc. Input protection device for integrated circuits
JPS5715459A (en) * 1980-07-01 1982-01-26 Fujitsu Ltd Semiconductor integrated circuit
US4366613A (en) * 1980-12-17 1983-01-04 Ibm Corporation Method of fabricating an MOS dynamic RAM with lightly doped drain
JPS57188364U (ko) * 1981-05-25 1982-11-30
JPS57211272A (en) * 1981-06-23 1982-12-25 Toshiba Corp Semiconductor device

Also Published As

Publication number Publication date
HK48090A (en) 1990-06-29
IT1179545B (it) 1987-09-16
IT8424246A0 (it) 1984-12-24
GB8432417D0 (en) 1985-02-06
FR2561042A1 (fr) 1985-09-13
GB2186426B (en) 1988-01-06
JPS60136374A (ja) 1985-07-19
GB8702881D0 (en) 1987-03-18
GB2152284B (en) 1988-01-06
FR2561042B1 (fr) 1988-11-10
DE3446928A1 (de) 1985-07-04
GB2152284A (en) 1985-07-31
JPH0646662B2 (ja) 1994-06-15
HK41790A (en) 1990-06-08
KR850005166A (ko) 1985-08-21
GB2186426A (en) 1987-08-12

Similar Documents

Publication Publication Date Title
US5436484A (en) Semiconductor integrated circuit device having input protective elements and internal circuits
US5321287A (en) Semiconductor device wherein n-channel MOSFET, p-channel MOSFET and nonvolatile memory cell are formed in one chip
US5317178A (en) Offset dual gate thin film field effect transistor
US4937645A (en) Semiconductor device and a method of manufacturing the same
KR940002772B1 (ko) 반도체 집적회로 장치 및 그 제조방법
US5610089A (en) Method of fabrication of semiconductor integrated circuit device
KR100280930B1 (ko) 반도체 장치
KR930001564B1 (ko) 반도체 집적 회로장치
US4419682A (en) Three level poly dynamic ram with poly bit lines
US5079611A (en) Semiconductor integrated circuit device and process for fabricating the same
US4939386A (en) Semiconductor integrated circuit device with MISFETS using two drain impurities
JPH0440865B2 (ko)
KR930001563B1 (ko) 반도체 집적 회로장치
KR960015322B1 (ko) 차폐용 플레이트를 갖는 반도체소자 제조방법
US4702796A (en) Method for fabricting a semiconductor device
US4152779A (en) MOS ram cell having improved refresh time
JPH01143350A (ja) 半導体記憶装置
JP2702909B2 (ja) 半導体集積回路装置
KR100201452B1 (ko) 반도체메모리
JPH0430195B2 (ko)
JPS628559A (ja) 半導体集積回路装置
JPH03248470A (ja) 半導体装置の製造方法
KR100486205B1 (ko) 반도체기억소자및그제조방법
JPS61139059A (ja) 半導体集積回路装置
KR900002887B1 (ko) 반도체 기억장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030303

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee