JPS628559A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、スイッチ素子と情報蓄積部とでメモリセルを構成す
る記憶機能を備えた半導体集積回路装置に適用して有効
な技術に関するものである。

［背景技術］− スタティック型ランダムアクセスメモリを備えた半導体
集積回路装置Ｉ（以下、ＳＲＡＭという）は、情報の大
容量化のために、高集積化の傾向にある。

ＳＲＡＭでは、情報を蓄積するメモリセルが大半の面積
を占有しているので、メモリセルの面積を縮小すること
が高集積化に際して効果的である。

しかしながら、メモリセルの面積の縮小は、同時に”　
ｌ　＃ｌ　、　１１　Ｑ　、、の情報となる電荷を蓄積
する情報蓄積部の面積を縮小し、電荷蓄積量を低下させ
る。

このため、α線で生じる少数キャリアの影響によりソフ
トエラーを発生し易く、情報の保持に対する電気的信頼
性が低下する。

そこで、ソフトエラーを防止する技術として、本願出願
人は、先に特願昭５７−１６３８８９号を出願している
。この技術は、情報蓄積部（フリップフロップ回路）の
情報の蓄積に寄与するＭＩＳＦＥＴのぎ型のソース領域
又はドレイン領域の下部にｐ４型の半導体領域を設けた
ものである。このｐ゛型の半導体領域は、ソース領域又
はドレイン領域と高い不純物濃度のｐｎ接合部を構成す
るので、接合容量すなわち情報の電荷蓄積量を増加する
ことができる。

しかしながら、かかる技術における検討の結果。

高集積化がさらに進展すると、前記高い不純物濃度のｐ
ｎ接合部を設けても充分にソフトエラーを防止できない
という問題点を本発明者が見出した。

すなわち、メモリセルの面積の縮小で高い不純物濃度の
ｐｎ接合部が充分な面積を確保できないので、情報とな
る電荷蓄積量が著しく低下するからである。

［発明の目的］ 本発明の目的は、記憶機能を備えた半導体集積回路装置
において、高集積化を図ることが可能な技術を提供する
ことにある。

本発明の他の目的は、記憶機能を備えた半導体集積回路
装置において、α線で生じるソフトエラーを防止し、情
報の保持に対する電気的信頼性の向上を図ることが可能
な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、スイッチ素子と情報蓄積部とでメモリセルが
構成される記憶機能を備えた半導体集積回路装置におい
て、前記情報蓄積部に近接して固定電位が印加された半
導体領域を設ける。

これにより、α線で生じる少数キャリアの一部を前記半
導体領域で吸収できるので、ソフトエラーを防止し、情
報の保持に対する電気的信頼性の向上を図ることができ
る。また、この結果、メモリセル面積を縮小できるので
、半導体集積回路装置の高集積化を図ることができる。

以下、本発明の構成について、ＳＲＡＭに本発明を適用
した一実施例とともに説明する。

なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

［実施例］ 本発明の一実施例であるＳＲＡＭのメモリセルを第１図
の等価回路図で示す。

第１図に示すように、ＳＲＡＭのメモリセルは、行方向
に延在する一対のデータ線ＤＬ、ＤＬと列方向に延在す
るワード線ＷＬとの交差部に設けられている。

このメモリセルは、スイッチ素子となる転°送用Ｍ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　ｓ　＋　Ｑ　Ｓ　２と、情
ｆＦｉ菩ａ部となる一対の入出力端子を有するフリップ
プロップ回路とで構成されている。ブリップフロップ回
路は。

２つの高抵抗負荷素子Ｒｓ　、Ｒ２と駆動用ＭＩＳＦＥ
ＴＱｓ　、Ｑ＊とで構成されている。

Ｖｃｃは電源電圧（例えば、回路の動作電圧５［Ｖ］）
、Ｖｓｓは基準電圧（例えば１回路の接地電圧ＯＥＶコ
）である。電源電圧Ｖｃｃ及び基準電圧Ｖｓｓは、メモ
リセルに蓄積されるｔ　ｌ　ＩＴ。

１′ＯＩＴの情報を安定に保持するようになっている。

Ｌは固定電位である電源電圧Ｖ　ｃ　ｃが印加された半
導体領域であり、情報蓄積部の近接した位置、具体的に
は、少なくとも情報となる電荷を蓄積する部分（電荷蓄
積ノード部分）に設けられている。

この半導体領域りは、半導体基板又はウェル領域内部に
α線で発生する少数キャリアを積極的に吸収し、前記少
数キャリアが情報蓄積部に捕獲される確率を低減できる
。これにより、”１”（Ｈｉｇｈレベル）の情報を蓄積
した部分で、少数キャリア（電子）を捕獲する確率が低
減できるので、情報となる電荷を安定に保持することが
できる。

さらに、通常動作において、半導体領域りに印加される
電圧は、ＭＩＳＦＥＴＱｓｔ又はＱ　ｓ　２等を通して
伝達される情報となる電荷を蓄積する部分の電圧（電荷
蓄積ノード電圧）に比べて高くなる。これにより、半導
体領域りは、より前記少数キャリアを捕獲する確率が高
くなるので、情報となる電荷をより安定に保持すること
ができる。

次に１本実施例の具体的な構造について説明する。

本発明の一実施例のＳＲＡＭのメモリセルを第２図の平
面図で示し、第２図の■−■線における断面を第３図で
示す。なお、第２図及び後述する第４図は、本実施例の
構成をわかり易くするために、各導電層間に設けられる
フィールド絶縁膜以外の絶縁膜は図示しない。

第２図及び第３図において、１は単結晶シリコンからな
るｎ−型の半導体基板、２はＰ−型のウェル領域である
。

３はぎ型の半導体領域であり、メモリセルの情報蓄積部
に近接する位置であって、ウェル領域２の内部に埋込ま
れて設けられ１行方向（又は列方向）に延在して設けら
れている。半導体領域３は、電源電圧Ｖｃｃが印加され
、前記半導体領域りを構成するようになっている。

半導体領域３は、例えば、ウェル領域２の接合深さを４
．０［μｍ］程度で構成したときに、２．０［μｍ］程
度の深さで構成する。また、半導体領域３は１例えば、
ウェル領域２を形成する工程の後に、３００［ＫｅＶ］
程度のエネルギのイオン打込み技術でｎ型不純物を導入
し、この不純物に引き伸し拡散を施して形成すればよい
。この半導体領域３は、メモリセルアレイ端部又はメモ
リセルアレイの所定部において、アルミニウム配線等で
ウェル領域２の主面に引上げて電源電圧Ｖｃｃに接続さ
れるように構成されている。

このように、ウェル領域２の内部に半導体領域３を埋込
んで構成したことにより、深さ方向を有効に利用したの
で、ウェル領域２主面（メモリセル形成面）に半導体領
域３のための面積を設けなくてもよい。

４はフィールド絶縁膜、５はｐ型のチャネルストッパ領
域であり、これらは、半導体素子間のウェル領域２の主
面上部又は主面部に設けられている。

Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｓ　Ｌ又はＱ　Ｓ　２は
、特に、第４図の所定工程における平面図で示すように
、ウェル領域２．ゲート絶縁膜６．導電層７Ａ又は７Ｂ
、及びソース領域又はドレイン領域として使用される一
対のｎ＋型の半導体領域８により構成されている。

導電層７Ｃは、導電層７Ａ及び７Ｂと一体化され、列方
向に延在するワード線ＷＬを構成するようになっている
。

Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　１又はＱ２は、ウェル領
域２、ゲート絶縁膜６．導電層７Ｄ又は７Ｅ、及びソー
ス領域又はドレイン領域として使用される一対のｎ゛型
の半導体領域８により構成されている。このＭ　Ｉ　Ｓ
　Ｆ　Ｅ　Ｔ　Ｑ　１及びＱ２のソース領域となる半導
体領域８は一体化され、この半導体領域８は列方向に延
在して基準電圧Ｖｓｓが印加されるように構成されてい
る。

前記導電層フＡ乃至７Ｅは、抵抗値を低減する不純物が
拡散された多結晶シリコン膜で構成する。

また、導電層７Ａ乃至７Ｅは、高融点金属（ＭＯ２Ｔｉ
、Ｔａ、Ｗ）膜、高融点金属のシリサイド（Ｍ　ｏ　Ｓ
　ｉａ　、ＴｉＳｉ２．ＴａＳｉ２＋ＷＳｉｉ）膜又は
ポリサイド（ＭｏＳｉ２．ＴｉＳｉ２．ＴａＳｉ２．Ｗ
Ｓｉ２／ｐｏｌｙＳｉ）膜で構成してもよい。

９はＭＩＳＦＥＴＱｔ、Ｑ２．Ｑｓｔ、Ｑｓ２を覆う絶
縁膜、９Ａは所定の半導体領域８及び導電層７Ｄ、７Ｅ
の上部の絶縁膜９を除去して設けられた接続孔である。

１０Ａ、ＩＯＢは導電層であり、その一部が接続孔９Ａ
を通して半導体領域８及び導電層７Ｄ。

７Ｅと電気的に接続され、絶縁膜９上部を延在するよう
に構成されている。導電層１０Ａは、電源電圧Ｖｃｃが
印加さ九る配線を構成し、導電層１０Ｂは、高抵抗負荷
素子Ｒ１，Ｒ２を構成するようになっている。導電層１
０Ｂは、例えば、抵抗値を低減する不純物が拡散されて
いない多結晶シリコン膜で構成し、導電層１０Ａは、そ
の多結晶シリコン膜に前記不純物を拡散して構成する。

導電層１０Ｂ、すなわち高抵抗負荷素子Ｒｒ　、Ｒ２は
、第２図において符号１０Ｂを付けた２点鎖線で囲まれ
た領域に構成される。

１１は導電層１０Ａ、ＩＯＢを覆う絶縁膜、１１Ａは所
定の半導体領域８上部の絶縁膜６，９゜１１を除去して
設けられた接続孔である。

１２は導電層であり、接続孔１１Ａを通して所定の半導
体領域８と電気的に接続し、絶縁膜１１上部を行方向に
延在するように設けられている。

導電層１２は、データ線ＤＬ、ＤＬを構成するようにな
っている。導電層１２は１例えば、アルミニウム膜又は
所定の添加物が含有されたアルミニウム膜で構成する。

なお、前記実施例は、電源電圧Ｖｅｃが印加された半導
体領域３をウェル領域２の内部に埋込んで構成したが、
本発明は、半導体領域３を半導体領域８と同様にウェル
領域２の主面部に構成してもよい。

また、前記実施例は、フリップフロップ回路を導電層１
０Ｂからなる高抵抗負荷素子Ｒ１，Ｒ２で構成したが、
本発明は、ＰチャネルＭＩＳＦＥＴ、ディブレジョン型
ＭＩＳＦＥＴで構成してもよい。

また１本発明は、情報となる電荷の蓄積量の増加に寄与
する部分において、前記ＭＩＳＦＥＴＱ１１Ｑ２　ＩＱ
　Ｓ　Ｉ＋Ｑ　Ｓ　２の半導体領域８の下部のウェル領
域２の主面部にＰ゛型の半導体領域を設けてもよい。

マタ、本発明は、前Ｅ　Ｍ　Ｉ　Ｓ　Ｐ　Ｅ　Ｔ　Ｑ　
ｔ　、Ｑ　２　。

ＱＳＩ、ＱＳ２　　にＬＤＤ（Ｌｉｇｈｔ、１ｙ　　Ｉ
とａｐｅｄ　　Ｄｒａｉｎ）構造を採用してもよい。

［効果］ 以上説明したように、本願において開示された新規な技
術によれば、以下に述べるような効果を得ることができ
る。

（１）スイッチ素子と情報蓄積部とでメモリセルが構成
される記憶機能を備えた半導体集積回路装置において、
前記情報蓄積部に近接して固定電位が印加された半導体
領域を設けたことにより、α線で生じる少数キャリアの
一部を前記半導体領域で吸収できるので、ソフトエラー
を防止し、情報の保持に対する電気的信頼性の向上を図
ることができる。

（２）前記（１）により、メモリセル面積を縮小できる
ので、半導体集積回路装置の高集積化を図ることができ
る。

（３）前記（１）及び（２）により、記憶機能を備えた
半導体集積回路装置の電気的信頼性の向上と高集積化を
図ることができる。

以上１本発明者によってなされた発明を、前記実施例に
もとすき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。

例えば、前記実施例は、ＳＲＡＭに本発明を適用したが
１本発明は、ダイナミック型ランダムアクセスメモリを
備えた半導体集積回路装置に適用してもよい。具体的に
は、スイッチ素子と情報蓄積部（情報蓄積用容量素子）
との直列回路で構成されるメモリセルにおいて、前記情
報蓄積部に近接した位置に固定電圧が印加された半導体
領域を設ければよい。

【図面の簡単な説明】

第１図は１本発明の一実施例であるＳＲＡＭのメモリセ
ルの等価回路図、 第２図は、本発明の一実施例のＳＲＡＭのメモリセルの
平面図、 第３図は、第２図の■−■線における断面図。 第４図は、第２図の所定の製造工程における平面図であ
る。 図中、ＤＬ・・・データ線、ＷＬ・・・ワード線、Ｑ。 Ｑｓ・・・ＭＩＳＦＥＴ、Ｒ・・・高抵抗負荷素子、Ｖ
ｃＣ・・・電源電圧、Ｖｓｓ・・・基準電位、Ｌ、３．
８・・・半導体領域、１・・・半導体基板、２・・・ウ
ェル領域である。 第　　２　　図 第　　４　　図

Claims (1)

1. 【特許請求の範囲】 １、スイッチ素子と情報蓄積部とでメモリセルを構成す
   る記憶機能を備えた半導体集積回路装置であって、前記
   情報蓄積部に近接した位置の半導体基板又はウェル領域
   に、それと反対導電型で固定電圧が印加される半導体領
   域を設けてなることを特徴とする半導体集積回路装置。 ２、前記半導体領域は、α線で前記半導体基板又はウェ
   ル領域に発生する少数キャリアを吸収するように構成さ
   れてなることを特徴とする特許請求の範囲第１項に記載
   の半導体集積回路装置。 ３、前記半導体領域は、前記半導体基板又はウェル領域
   の主面部又はその内部に埋込まれて設けられてなること
   を特徴とする特許請求の範囲第１項に記載の半導体集積
   回路装置。 ４、前記情報蓄積部は、スタティック型ランダムアクセ
   スメモリ又はダイナミック型ランダムアクセスメモリの
   メモリセルを構成してなることを特徴とする特許請求の
   範囲第１項に記載の半導体集積回路装置。