JPS61258392A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、記憶機能を有する半導体集積回路装置に適用して有
効な技術に関するものである。

［背景技術］ スタティック型ランダムアクセスメモリを備えた半導体
集積回路装Ｗ（以下、ＳＲＡＭという）では、電源（例
えば、Ｓ　［Ｖ］　）にバッテリを使用する場合がある
。

かかる技術における検討の結果、バッテリの出力端子電
圧は電荷の消費で低下するために、次のような問題を生
じることが、本発明者によって明らかになった。

ＳＲＡＭのメモリセルは、２つの高抵抗素子及びドライ
バー用Ｍ　Ｉ　Ｓ　ＦＥＴで構成されるフリップフロッ
プと、この一対の入出力端子に接続されるスイッチ用Ｍ
ＩＳＦＥＴとで構成される。ドライバー用ＭＩＳＦＥＴ
は、製造工程の増加を避るために、それ以外のＭＩＳＦ
ＥＴと同等のしきい値電圧（例えば、　１．０　［Ｖ］
　）で構成される。このように構成されるメモリセルは
、低下する電源電圧（５［Ｖ］→２〜３［Ｖコ）と、前
記ドライバー用ＭＩＳＦＥＴのしきい値電圧との差（マ
ージン）が小さくなる。このため、α線で半導体基板又
はウェル領域内に生じる少数キャリア、ノイズによる電
源電位の変動等によって、メモリセルに保持された情報
が反転する。すなわち、所謂ソフトエラーを発生し易く
、情報の読出動作で誤動差を生じるので、ＳＲＭＡの電
気的信頼性が低下する。

なお、ＳＲＡＭにおいて、ソフトエラーを防止する技術
は１例えば、特願昭５９−２６０７４４号に記載されて
いる。

［発明の目的］ 本発明の目的は、記憶機能を有する半導体集積回路装置
において、情報の読出動作における誤動作を抑制し、電
気的信頼性を向上することが可能な技術を提供すること
にある。

本発明の他の目的は、記憶機能を有する半導体集積回路
装置において、情報の読出動作における誤動作を抑制し
て電気的信頼性を向上し、かつ、製造工程を低減するこ
とが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明ｍ番の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、メモリセルで構成される記憶機能を有する半
導体集積回路装置において、前記メモリセルを構成する
少なくとも１つのＭ　ｒ　Ｓ　ＦＥＴのしきい値電圧を
低くする。

これにより、前記ＭＩＳＦＥＴのしきい値電圧と、情報
を保持する電源電圧との差を大きくすることができるの
で、α線による少数キャリア、ノイズによる電源電圧の
変動等でメモリセルに保持された情報が反転するのを防
止セきる８すなわち、情報の読出動作における誤動作を
防止できるので、電気的信頼性を向上することができる
。

以下、本発明の構成について、本発明を、ＳＲＡＭに適
用した一実施例とともに説明する。

なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

［実施例］ 本発明の一実施例であるＳＲＡＭのメモリセルの構成を
第１図の等価回路図で示す。

第１図に示すように、ＳＲＡＭのメモリセルは。

一対のデータ線ＤＬ、ＤＬとワード線ＷＬとの所定の交
差部に設けられている。メモリセルは、高抵抗素子Ｒｔ
　、Ｒ２及びドライバー用ＭＩＳＦＥＴＱ１＝Ｑ２で構
成されるフリップフロップと。

この一対の入出力端子とデータ線ＤＬとに接続され、ワ
ード線ＷＬで制御されるスイッチ用ＭＩＳＦ　Ｅ　Ｔ　
Ｑ　ｓ　ｓ　ｐ　Ｑ　ｓ　２とで構成されている。

Ｖｃｃは電源電圧１例えば、５［■］程度であり、商用
電源等の外部電源端子、バッテリの出力端子に接続され
ている。Ｖｓｓは基準電圧、例えば、回路の接地電圧０
　［Ｖ］である。

そして、付量■で囲まれたドライバー用ＭＩＳＦＥＴＱ
１．Ｑ２　（７）しきい値電圧（Ｖｔ、ｈ）は、スイッ
チ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｓ　１　！　Ｑ　ｓ
　２又はメモリセル以外の他のＭ　Ｉ　Ｓ　ＦＥＴのし
きい値電圧よりも低く構成するようになっている。具体
的には。

ドライバー用ＭＩ　５ＦＥＴＱｔ　、Ｑ２のしきい値電
圧を０．２〜０．５［Ｖ］程度で構成する。また、スイ
ッチ用ＭＩ　５ＦＥＴＱｓ　１１　Ｑ８２のしきい値電
圧を１．５［Ｖ］程度で構成し、メモリセル以外の他の
Ｍ　Ｉ　Ｓ　ＦＥＴのしきい値電圧を１．０［Ｖ］程度
で構成する。なお、スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴＱ８
１．ＱＳ２は、前記能のＭＩＳＦＥＴと同等のしきい値
電圧調整用の不純物が導入されるが。

チャネル幅が短いために実質的なしきい値電圧が高くな
る。

このように、ドライバー用ＭＩ　５ＦＥＴＱ、。

Ｑ２のしきい値電圧を低くすることにより、電源電圧Ｖ
ｃｃとの差を大きくすることができる。これにより、α
線による少数キャリア、ノイズによる電源電圧の変動等
でメモリセルに保持された情報が反転するのを防止でき
るので、情報の読出動作における誤動作を防止できる。

次に、本実施例の具体的な構成について説明する。

本発明の一実施例であるＳＲＡＭのメモリセルを第２図
の平面図で示し、第２図のｍ−ｍ切断線における断面を
第３図の断面図で示す。なお、第２図及び後述する第８
図において１本実施例の構成をわかり易くするために、
各導電層間に設けられるフィールド絶縁膜以外の絶縁膜
は図示しない。

第２図及び第３図において、ｌは単結晶シリコンからな
るｎ−型の半導体基板、２はＰ−型のウェル領域、３は
フィールド絶縁膜、４はＰ型のチャネルストッパ領域、
５は絶縁［（ゲートＮｉ縁膜）である。

６はｐ′″型の半導体領域であり、第２図に符号６で示
す点線で囲まれた部分、すなわち、メモリセルの情報と
なる電荷の蓄積部分であって、ウェル゛領域２の主面部
に設けられている。この半導体領域６は、ウェル領域２
と同一導電型でかつそれよりも高い不純物濃度で構成さ
れており、バリア（電位障壁）を構成するようになって
いる。この半導体領域６により、α線でウェル領域２内
に発生する少数キャリアのメモリセル側への侵入を防止
できるので、ラフ１−エラーを防止できる。

７は絶縁膜５に設けられたダイレクトコンタクト用の接
続孔、８は所定の絶縁膜５、フィールド絶縁膜３等の上
部に設けられた導電層である。導電層８は、Ｍ　Ｉ　Ｓ
　Ｆ　Ｅ　Ｔ　Ｑ　Ｓ　Ｌ　Ｉ　Ｑ　ｓ　２ｒ　Ｑ　１
　？Ｑ２のゲート電極、ワード線ＷＬ、基準電圧ＶｓＳ
配線等を構成するようになっている。導電層８は１例え
ば、多結晶シリコン膜と高融点金属のシリサイド膜との
重ね膜（ポリサイド膜）等で構成する。

９は導電Ｎ８の両側部のウェル領域２の主面部に設けら
れたｎ型の半導体領域、１０１よ導電層８の両側部に設
けられた不純物導入用マスク、１１は不純物導入用マス
ク１０の両側部のウェル領域２の主面部に設けられたｎ
゛型の半導体領域である。

半導体領域９は、　Ｌ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄ
ｏｐｅｄ　Ｄｒａｉｎ）Ｗ造のＭＩＳＦＥＴＱＳ１１Ｑ
ｓ２１ＱＩＩＱ２を構成するようになっている。半導体
領域１１は。

実質的なソース領域又はドレイン領域を構成するように
なっている。

スイッチ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　＋　＋　
Ｑ　Ｓ　２及びドライバー用ＭＩ　５ＦＥＴＱ＋　、Ｑ
２は、主として、ウェル領域２、絶縁膜５．導電層８及
び一対の半導体領域９，１１によって構成されている。

１２はしきい値電圧調整用の不純物（又はｎ型の半導体
領域）であり、第２図に符号１２で示す点線で囲まれた
部分、すなわち、メモリセルのドライバー用ＭＩ　５Ｆ
ＥＴＱ＋　、Ｑ２のチャネル形成領域となるウェル領域
２の主面部に設けられている。この不純物１２は、前述
のように、ドライバー用ＭＩ　５ＦＥＴＱ＋　、Ｑ２の
しきい値電圧を低くするようになっている。

１３は半導体素子を覆う絶縁膜５１４は所定の半導体領
域１１の上部の絶縁膜５，１３を除去して設けられた接
続孔である。

１５は導電層であり、その一端部が接続孔１４を通して
所定の半導体領域１１に電気的に接続され、他端部が絶
縁膜１３の上部を延在するように構成されている。導電
層１５は、第２図に符号１５で囲まれた部分で高抵抗素
子Ｒ１，Ｒ２を構成し、それ以外の部分で電源電圧Ｖｃ
ｃ配線を構成するようになっている。

１６は導電層１５を覆う絶縁膜、１７は所定の半導体領
域１１の上部の絶縁膜５，１３．１６を除去して設けら
れた接続孔である・１８は導電層であり、接続孔１７を
通して所定の半導体領域１１と電気的に接続され、絶縁
膜１６の上部を延在するように設けられている。導電層
１８は、データｆｉＤＬを構成するようになっている。

次に、本実施例の具体的な製造方法について説明する。

本発明の一実施例であるＳＲＡＭのメモリセルの各製造
工程における断面を第４図乃至第７図の断面図で示し、
第４図における平面を第８図の平面図で示す。

まず、半導体基板１にウェル領域２を形成し、該ウェル
領域２にフィールド絶縁膜３、チャネルストッパ領域４
を形成する。

この後、半導体素子形成領域のウェル領域２の主面上部
に、ゲート絶縁膜として使用される絶縁膜５を熱酸化で
形成する。

そして、絶縁膜５を通したウェル領域２の主面部に、所
定の不純物（ボロン）を導入し、ＭＩＳＦＥＴのしきい
値電圧を調整する。この不純物は、例えば、ＭＩＳＦＥ
Ｔ（７）しきい値電圧が１．０［Ｖ］程度（スイッチ用
ＭＩＳＦＥＴＱｓ＋　、ＱＳ２のしきい値電圧は１．５
　ｍＶ’］程度）しこなるように導入する。

この後、第８図に符号６で示される点線で囲まれた部分
が開口された不純物導入用マスクを形成する。そして、
この不純物導入用マスクを用いて。

ウェル領域２の主面部にＰ型の不純物を導入し。

Ｐ０型の半導体領域６を形成する。半導体領域６は、例
えば、　　Ｉ　ＸＩＯ”　３［ａｔｏｍｓ／Ｃｍ”　］
程度のボロンを、３００［ＫｅＶ］程度のエネルギのイ
オン打込み技術で導入して形成する。

この後、第８図に符号１２で示される前記同一の不純物
導入用マスクを用い、第４図に示すように、ドライバー
用ＭＩ　５ＦＥＴＱ＋　、Ｑ２形成領域のウェル領域２
の主面部に、しきい値電圧を低くする不純物１２を導入
する。不純物１２は、例えば、３×１０１１［ａｔｏＩ
ｌｓ／Ｃ１１２］程度のリンを、５０［ＫｅＶ］程度の
エネルギのイオン打込み技術で導入して形成する。この
不純物１２の導入によって、ドライバー用Ｍｒ　５ＦＥ
ＴＱＩ　、Ｑ２のしきい値電圧は、０．２〜０．５［Ｖ
］程度に低くすることができる。

このように、半導体領域６を形成する不純物導入用マス
クを用いて不純物１２を導入することにより、この導入
のためのマスク工程を不要にすることができるので、製
造工程を低減することができる。

また、本実施例では、半導体領域６を形成した後に、不
純物１２を導入しているが、この順序を逆にしてもよい
。

第４図に示す不純物１２を導入する工程の後に。

前記不純物導入用マスクを除去する。

そして、絶縁膜５の所定部を除去して接続孔７を形成し
、絶縁膜５の所定上部に導電ＭＩ８を形成するに の後、導電層８、フィールド絶縁膜３を不純物導入用マ
スクとして用い、第５図に示すように、ｎ型の半導体領
域９を形成する。

第５図に示す半導体領域９を形成する工程の後に、導電
層８の両側部に不純物導入用マスク１０を形成する。

そして、不純物導入用マスク１０を用い、第６図に示す
ように、ＭＩＳＦＥＴのソース領域又はドレイン領域と
して使用されるｒｌ”型の半導体領域１１を形成する。

第６図に示す半導体領域１１を形成する工程の後に、絶
縁膜１３．接続孔１４を形成し、この後に、第７図に示
すように、導電層１５を形成する。

第７図に示す導電層１５を形成する工程の後に、絶縁膜
１６．接続孔１７を形成し、この後、前記第２図及び第
３図に示すように、導電層１８を形成する。

これら一連の製造工程により、本実施例のＳＲＡＭは完
成する。なお、この後に、保護膜等の処理工程を施して
もよい。

以上の説明かられかるように、ＳＲＡＭにおいて、メモ
リセルを構成するドライバー用ＭＩＳＦＥ　Ｔ　Ｑ　ｓ
　ｌｒ　Ｑ　Ｓ　２のしきい値電圧を低くすることによ
り、前記Ｍ　Ｉ　Ｓ　ＦＥＴのしきい値電圧と。

電源電圧Ｖｃｃとの差を大きくすることができるので、
α線による少数キャリア、ノイズによる電源電圧の変動
等でメモリセルに保持された情報が反転するのを防止で
きる。二ｉにより、情報の読出動作における誤動作を防
止できるので、ＳＲＡＭの電気的信頼性を向上すること
ができる。

また、１クライバ−Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　
Ｉｒ　Ｑ　ｓ　２のしきい値電圧を低くする不純物１２
を、半導体領域６を形成する不純物導入用マスクを用い
て形成することにより、不純物１２のマスク形成工程を
不要にできるので、製造工程を低減できる。

なお、本実施例は１本発明を、ＳＲＡＭのメモリセルに
適用した例について説明したが、ダイナミック型ランダ
ムアクセスメモリを備えた半導体集積回路装置（以下、
ＤＲＡＭという）のメモリセルに適用してもよい。具体
的には、ＤＲＡＭのメモリセルを構成するスイッチ用Ｍ
ＩＳＦＥＴのしきい値電圧を、メモリセル以外の他のＭ
ＩＳＦＥＴのしきい値電圧よりも低く構成すわばよい。

［効果］ 以上説明したように１本願において開示された新規な技
術によれば、以下に述べるような効果を得ることができ
る。

（１）複数のメモリセルで構成される記憶機能を有する
半導体集積回路装置において、前記メモリセルを構成す
る少なくとも１つのＭＩＳＦＥＴのしきい値電圧を低く
することにより、前記ＭＩＳＦＥＴのしきい値電圧と、
情報を保持する電源電圧との差を大きくすることができ
るので、α線による少数キャリア、ノイズによる電源電
圧の変動等でメモリセルに保持された情報が反転するの
を防止できる。

（２）前記（１）により、情報の読出動作における誤動
作を防止できるので、半導体集積回路装置の電気的信頼
性を向上することができる。

（３）ＭＩＳＦＥＴのしきい値電圧を低くする不純物を
、該ＭＩＳＦＥＴのソース領域又はドレイン領域の下部
に設ける半導体領域を形成する不純物導入用マスクを用
いて導入することにより、前記不純物のマスク形成工程
を不要にできるので、半導体集積回路装置の製造工程を
低減できる。

以上、本発明者によってなされた発明を、前記実施例に
もとすき具体的に説明したが、本発明は。

前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において、種々変形し得ることは勿論である
。

例えば、前記実施例の半導体領域６は、ＭＩＳＦＥＴの
ソース領域又はドレイン領域となる半導体領域１１と離
隔して構成したが、高濃度のｐｎ接合部になるように接
触させて構成してもよい。

また、前記実施例は、本発明を、多結晶シリコン膜の高
抵抗素子でメモリセルを構成したＳＲＡＭに適用した例
について説明したが、ｐチャネルＭＩＳＦＥＴの高抵抗
素子でメモリセルを構成したＳＲＡＭに適用してもよい
。

【図面の簡単な説明】

第１図は１本発明の一実施例であるＳＲＡＭのメモリセ
ルの構成を示す等価回路図、 第２図は、本発明の一実施例であるＳＲＡＭのメモリセ
ルの平面図、 第３図は、第２図の■−■切断線における断面図。 第４図乃至第７図は１本発明の一実施例であるＳＲＡＭ
のメモリセルの各製造工程における断面図、 第８図は、第４図の工程における平面図である。 図中、ＤＬ・・・データ線、ＷＬ・・・ワード線、Ｒ・
・・高抵抗素子、Ｑ・・・ドライバー用ＭＩＳＦＥＴ、
ＱＳ・・・スイッチ用ＭＩ　Ｓ　ＦＥＴ、Ｖｃ　ｃ・・
・電源電圧、Ｖｓｓ・・・基準電圧、１・・・半導体基
板、２・・・ウェル領域、５・・・絶縁膜、、６，９．
１１・・・半導体領域、８・・・導電層、１２・・・不
純物である。

Claims (1)

1. 【特許請求の範囲】 １、複数のメモリセルで構成される記憶機能を有する半
   導体集積回路装置において、前記メモリセルを構成する
   少なくとも１つのＭＩＳＦＥＴのしきい値電圧を、メモ
   リセルの他のＭＩＳＦＥＴ又はメモリセル以外の他のＭ
   ＩＳＦＥＴのしきい値電圧よりも低くしたことを特徴と
   する半導体集積回路装置。 ２、前記メモリセルはＳＲＡＭを構成し、前記しきい値
   電圧を低くするＭＩＳＦＥＴはフリップフロップを構成
   するドライバー用ＭＩＳＦＥＴであることを特徴とする
   特許請求の範囲第１項に記載の半導体集積回路装置。 ３、前記メモリセルはＤＲＡＭを構成し、前記しきい値
   電圧を低くするＭＩＳＦＥＴはスイッチ用ＭＩＳＦＥＴ
   であることを特徴とする特許請求の範囲第１項に記載の
   半導体集積回路装置。 ４、複数のメモリセルで構成される記憶機能を有する半
   導体集積回路装置の製造方法において、不純物導入用マ
   スクを用いて、前記メモリセルを構成する少なくとも１
   つのＭＩＳＦＥＴのチャネル形成領域に、該メモリセル
   の他のＭＩＳＦＥＴ又は前記メモリセル以外の他のＭＩ
   ＳＦＥＴよりもしきい値電圧を低くする第１の不純物を
   導入する工程と、前記同一の不純物導入用マスクを用い
   て、しきい値電圧を低するＭＩＳＦＥＴのソース領域又
   はドレイン領域の下部に、半導体基板又はウェル領域と
   同一導電型でかつそれよりも高い不純物濃度の半導体領
   域を形成する第２の不純物を導入する工程とを備え、そ
   れら２つの工程を順次又は逆の順序で行うことを特徴と
   する半導体集積回路装置の製造方法。