JPH0685430B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0685430B2 JPH0685430B2 JP60099578A JP9957885A JPH0685430B2 JP H0685430 B2 JPH0685430 B2 JP H0685430B2 JP 60099578 A JP60099578 A JP 60099578A JP 9957885 A JP9957885 A JP 9957885A JP H0685430 B2 JPH0685430 B2 JP H0685430B2
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- circuit device
- semiconductor integrated
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Description
【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、記憶機能を有する半導体集積回路装置に適用して有
効な技術に関するものである。
に、記憶機能を有する半導体集積回路装置に適用して有
効な技術に関するものである。
［背景技術］ スタティック型ランダムアクセスメモリを備えた半導体
集積回路装置（以下、SRAMとういう）では、電源（例え
ば、５［Ｖ］）にバッテリを使用する場合がある。
集積回路装置（以下、SRAMとういう）では、電源（例え
ば、５［Ｖ］）にバッテリを使用する場合がある。
かかる技術における検討の結果、バッテリの出力端子電
圧は電荷の消費で低下するために、次のような問題を生
じることが、本発明者によって明らかになった。
圧は電荷の消費で低下するために、次のような問題を生
じることが、本発明者によって明らかになった。
SRAMのメモリセルは、２つの高抵抗素子及びドライバー
用MISFETで構成されるフリップフロップと、この一対の
入出力端子に接続されるスイッチ用MISFETとで構成され
る。ドライバー用MISFETは、製造工程の増加を避るため
に、それ以外のMISFETと同等のしきい値電圧（例えば、
1.0［Ｖ］）で構成される。このように構成されるメモ
リセルは、低下する電源電圧（５［Ｖ］→２〜３
［Ｖ］）と、前記ドライバー用MISFETのしきい値電圧と
の差（マージン）が小さくなる。このため、α線で半導
体基板又はウエル領域内に生じる少数キャリア、ノイズ
による電源電位の変動等によって、メモリセルに保持さ
れた情報が反転する。すなわち、所謂ソフトエラーを発
生し易く、情報の読出動作で誤動差を生じるので、SRAM
の電気的信頼性が低下する。
用MISFETで構成されるフリップフロップと、この一対の
入出力端子に接続されるスイッチ用MISFETとで構成され
る。ドライバー用MISFETは、製造工程の増加を避るため
に、それ以外のMISFETと同等のしきい値電圧（例えば、
1.0［Ｖ］）で構成される。このように構成されるメモ
リセルは、低下する電源電圧（５［Ｖ］→２〜３
［Ｖ］）と、前記ドライバー用MISFETのしきい値電圧と
の差（マージン）が小さくなる。このため、α線で半導
体基板又はウエル領域内に生じる少数キャリア、ノイズ
による電源電位の変動等によって、メモリセルに保持さ
れた情報が反転する。すなわち、所謂ソフトエラーを発
生し易く、情報の読出動作で誤動差を生じるので、SRAM
の電気的信頼性が低下する。
なお、SRAMにおいて、ソフトエラーを防止する技術は、
例えば、特願昭59−260744号に記載されている。
例えば、特願昭59−260744号に記載されている。
［発明の目的］ 本発明の目的は、SRAMセルを有する半導体集積回路装置
において、情報の読出動作における誤動作を抑制して電
気的信頼性を向上することが可能な技術を提供すること
にある。
において、情報の読出動作における誤動作を抑制して電
気的信頼性を向上することが可能な技術を提供すること
にある。
本発明の他の目的は、SRAMセルを有する半導体集積回路
装置において、情報の読出動作における誤動作を抑制し
て、電気的信頼性を向上し、かつ、製造工程を低減する
ことが可能な技術を提供することにある。
装置において、情報の読出動作における誤動作を抑制し
て、電気的信頼性を向上し、かつ、製造工程を低減する
ことが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるのであ
ろう。
明細書の記述及び添付図面によって明らかになるのであ
ろう。
［発明の概要］ 本願において開示されている発明のうち、代表的なもの
の概要を簡単に説明すれば、下記のとおりである。
の概要を簡単に説明すれば、下記のとおりである。
本発明によれば、互いに直列接続を成す一対の抵抗素子
とドライバー用MISFETとでフリップフロップ回路を構成
し、その回路の一対の入出力端子にそれぞれ接続された
スイッチ用MISFETとを有するSRAMセルを備えた半導体集
積回路装置であって、前記ドライバー用MISFETのしきい
値電圧を前記スイッチ用MISFETのしきい値電圧よりも低
く設定しているものである。
とドライバー用MISFETとでフリップフロップ回路を構成
し、その回路の一対の入出力端子にそれぞれ接続された
スイッチ用MISFETとを有するSRAMセルを備えた半導体集
積回路装置であって、前記ドライバー用MISFETのしきい
値電圧を前記スイッチ用MISFETのしきい値電圧よりも低
く設定しているものである。
これにより、前記ドライバー用MISFETのしきい値電圧
と、情報を維持する電源電圧との差を大きくすることが
できるので、α線による少数キャリア、ノイズによる電
源電位の変動等でメモリセルに保持された情報が反転す
るのを防止できる。すなわち、情報の読出動作における
誤動作を防止できるので、電気的信頼性を向上すること
ができる。
と、情報を維持する電源電圧との差を大きくすることが
できるので、α線による少数キャリア、ノイズによる電
源電位の変動等でメモリセルに保持された情報が反転す
るのを防止できる。すなわち、情報の読出動作における
誤動作を防止できるので、電気的信頼性を向上すること
ができる。
以下、本発明の構成において、本発明を、SRAMに適用し
た一実施例とともに説明する。
た一実施例とともに説明する。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
［実施例］ 本発明の一実施例であるSRAMのメモリセルの構成を第１
図の等価回路図で示す。
図の等価回路図で示す。
第１図に示すように、SRAMのメモリセルは、一対のデー
タ線DL,DLとワード線WLとの所定の交差部に設けられて
いる。メモリセルは、高抵抗素子R1，R2及びドライバー
用MISFETQ1，Q2で構成されるフリップフロップと、この
一対の入出力端子とデータ線DLとに接続され、ワード線
WLで制御されるスイッチ用MISFETQs1，Qs2とで構成され
ている。
タ線DL,DLとワード線WLとの所定の交差部に設けられて
いる。メモリセルは、高抵抗素子R1，R2及びドライバー
用MISFETQ1，Q2で構成されるフリップフロップと、この
一対の入出力端子とデータ線DLとに接続され、ワード線
WLで制御されるスイッチ用MISFETQs1，Qs2とで構成され
ている。
Vccは電源電圧、例えば、５［Ｖ］程度であり、商用電
源等の外部電源端子、バッテリの出力端子に接続されて
いる。Vssは基準電圧、例えば、回路の接地電圧０
［Ｖ］である。
源等の外部電源端子、バッテリの出力端子に接続されて
いる。Vssは基準電圧、例えば、回路の接地電圧０
［Ｖ］である。
そして、付号Ｉで囲まれたドライバー用MISFETQ1，Q2の
しきい値電圧（Vth）は、スイッチ用MISFETQs1，Qs2又
はメモリセル以外の他のMISFETのしきい値電圧よりも低
く構成するようになっている。具体的には、ドライバー
用MISFETQ1，Q2のしきい値電圧を0.2〜0.5［Ｖ］程度で
構成する。また、スイッチ用MISFETQs1，Qs2のしきい値
電圧を1.5［Ｖ］程度で構成し、メモリセル以外の他のM
ISFETのしきい値電圧を1.0［Ｖ］程度で構成する。な
お、スイッチ用MISFETQs1，Qs2は、前記他のMISFETと同
等のしきい値電圧調整用の不純物が導入されるが、チャ
メル幅が短いために実質的なしきい値電圧が高くなる。
しきい値電圧（Vth）は、スイッチ用MISFETQs1，Qs2又
はメモリセル以外の他のMISFETのしきい値電圧よりも低
く構成するようになっている。具体的には、ドライバー
用MISFETQ1，Q2のしきい値電圧を0.2〜0.5［Ｖ］程度で
構成する。また、スイッチ用MISFETQs1，Qs2のしきい値
電圧を1.5［Ｖ］程度で構成し、メモリセル以外の他のM
ISFETのしきい値電圧を1.0［Ｖ］程度で構成する。な
お、スイッチ用MISFETQs1，Qs2は、前記他のMISFETと同
等のしきい値電圧調整用の不純物が導入されるが、チャ
メル幅が短いために実質的なしきい値電圧が高くなる。
このように、ドライバー用MISFETQ1，Q2のしきい値電圧
を低くすることにより、電源電圧Vccとの差を大きくす
ることができる。これにより、α線による少数キャリ
ア、ノイズによる電源電圧の変動等でメモリセルに保持
された情報が反転するのを防止できるので、情報の読出
動作における誤動作を防止できる。
を低くすることにより、電源電圧Vccとの差を大きくす
ることができる。これにより、α線による少数キャリ
ア、ノイズによる電源電圧の変動等でメモリセルに保持
された情報が反転するのを防止できるので、情報の読出
動作における誤動作を防止できる。
次に、本実施例の具体的な構成について説明する。
本発明の一実施例であるSRAMのメモリセルを第２図の平
面図で示し、第２図のIII-III切断線における断面を第
３図の断面図で示す。なお、第２図及び後述する第８図
において、本実施例の構成をわかり易くするために、各
導電層間に設けられるフイールド絶縁膜以外の絶縁膜は
図示しない。
面図で示し、第２図のIII-III切断線における断面を第
３図の断面図で示す。なお、第２図及び後述する第８図
において、本実施例の構成をわかり易くするために、各
導電層間に設けられるフイールド絶縁膜以外の絶縁膜は
図示しない。
第２図及び第３図において、１は単結晶シリコンからな
るn-型の半導体基板、２はp-型のウエル領域、３はフイ
ールド絶縁膜、４はｐ型のチャネルストッパ領域、５は
絶縁膜（ゲート絶縁膜）である。
るn-型の半導体基板、２はp-型のウエル領域、３はフイ
ールド絶縁膜、４はｐ型のチャネルストッパ領域、５は
絶縁膜（ゲート絶縁膜）である。
６はp+型の半導体領域であり、第２図に符号６で示す点
線で囲まれた部分、すなわち、メモリセルの情報となる
電荷の蓄積部分であって、ウエル領域２の主面部に設け
られている。この半導体領域６は、ウエル領域２と同一
導電型でかつそれよりも高い不純物濃度で構成されてお
り、バリア（電位障壁）を構成するようになっている。
この半導体領域６により、α線でウエル領域２内に発生
する少数キャリアのメモリセル側への侵入を防止できる
ので、ソフトエラーを防止できる。
線で囲まれた部分、すなわち、メモリセルの情報となる
電荷の蓄積部分であって、ウエル領域２の主面部に設け
られている。この半導体領域６は、ウエル領域２と同一
導電型でかつそれよりも高い不純物濃度で構成されてお
り、バリア（電位障壁）を構成するようになっている。
この半導体領域６により、α線でウエル領域２内に発生
する少数キャリアのメモリセル側への侵入を防止できる
ので、ソフトエラーを防止できる。
７は絶縁膜５に設けられたダイレクトコンタクト用の接
続孔、８は所定の絶縁膜５、フイールド絶縁膜３等の上
部に設けられた導電層である。導電層８は、MISFET
Qs1，Qs2，Q1，Q2のゲート電極、ワード線WL、基準電圧
Vss配線等を構成するようになっている。導電層８は、
例えば、多結晶シリコン膜と高融点金属のシリサイド膜
との重ね膜（ポリサイド膜）等で構成する。
続孔、８は所定の絶縁膜５、フイールド絶縁膜３等の上
部に設けられた導電層である。導電層８は、MISFET
Qs1，Qs2，Q1，Q2のゲート電極、ワード線WL、基準電圧
Vss配線等を構成するようになっている。導電層８は、
例えば、多結晶シリコン膜と高融点金属のシリサイド膜
との重ね膜（ポリサイド膜）等で構成する。
９は導電層８の両側部のウエル領域２の主面部に設けら
れたｎ型の半導体領域、10は導電層８の両側部に設けら
れた不純物導入用マスク、11は不純物導入用マスク10の
両側部のウエル領域２の主面に設けられたn+の半導体領
域である。半導体領域９は、LDD（Ｌightly Ｄoped Ｄr
ain）構造のMISFETQs1，Qs2，Q1，Q2を構成するように
なっている。半導体領域11は、実質的なソース領域又は
ドレイン領域を構成するようになっている。
れたｎ型の半導体領域、10は導電層８の両側部に設けら
れた不純物導入用マスク、11は不純物導入用マスク10の
両側部のウエル領域２の主面に設けられたn+の半導体領
域である。半導体領域９は、LDD（Ｌightly Ｄoped Ｄr
ain）構造のMISFETQs1，Qs2，Q1，Q2を構成するように
なっている。半導体領域11は、実質的なソース領域又は
ドレイン領域を構成するようになっている。
スイッチ用MISFETQs1，Qs2及びドライバー用MISFETQ1，
Q2は、主として、ウエル領域２、絶縁膜５、導電層８及
び一対の半導体領域9,11によって構成されている。
Q2は、主として、ウエル領域２、絶縁膜５、導電層８及
び一対の半導体領域9,11によって構成されている。
12はしきい値電圧調整用の不純物（又はｎ型の半導体領
域）であり、第２図に符号12で示す点線で囲まれた部
分、すなわち、メモリセルのドライバー用MISFETQ1，Q2
のチャネル形成領域となるウエル領域２の主面部に設け
られている。この不純物12は、前述のように、ドライバ
ー用MISFETQ1，Q2のしきい値電圧を低くするようになっ
ている。
域）であり、第２図に符号12で示す点線で囲まれた部
分、すなわち、メモリセルのドライバー用MISFETQ1，Q2
のチャネル形成領域となるウエル領域２の主面部に設け
られている。この不純物12は、前述のように、ドライバ
ー用MISFETQ1，Q2のしきい値電圧を低くするようになっ
ている。
13は半導体素子を覆う絶縁膜、14は所定の半導体領域11
の上部の絶縁膜5,13を除去して設けられた接続孔であ
る。
の上部の絶縁膜5,13を除去して設けられた接続孔であ
る。
15は導電層であり、その一端部が接続孔14を通して所定
の半導体領域11に電気的に接続され、他端部が絶縁膜13
の上部を延在するように構成されている。導電層15は、
第２図に符号15で囲まれた部分で高抵抗素子R1,R2を構
成し、それ以外の部分で電源電圧Vcc配線を構成するよ
うになっている。
の半導体領域11に電気的に接続され、他端部が絶縁膜13
の上部を延在するように構成されている。導電層15は、
第２図に符号15で囲まれた部分で高抵抗素子R1,R2を構
成し、それ以外の部分で電源電圧Vcc配線を構成するよ
うになっている。
16は導電層15を覆う絶縁膜、17は所定の半導体領域11の
上部の絶縁膜5,13,16を除去して設けられた接続孔であ
る。18は導電層であり、接続孔17を通して所定の半導体
領域11と電気的に接続され、絶縁膜16の上部を延在する
ように設けられている。導電層18は、データ線DLを構成
するようになっている。
上部の絶縁膜5,13,16を除去して設けられた接続孔であ
る。18は導電層であり、接続孔17を通して所定の半導体
領域11と電気的に接続され、絶縁膜16の上部を延在する
ように設けられている。導電層18は、データ線DLを構成
するようになっている。
次に、本実施例の具体的な製造方法について説明する。
本発明の一実施例であるSRAMのメモリセルの各製造工程
における断面を第４図乃至第７図の断面図で示し、第４
図における平面を第８図の平面図で示す。
における断面を第４図乃至第７図の断面図で示し、第４
図における平面を第８図の平面図で示す。
まず、半導体基板１にウエル領域２を形成し、該ウエル
領域２にフイールド絶縁膜３、チャネルストッパ領域４
を形成する。
領域２にフイールド絶縁膜３、チャネルストッパ領域４
を形成する。
この後、半導体素子形成領域のウエル領域２の主面上部
に、ゲート絶縁膜として使用される絶縁膜５の熱酸化で
形成する。
に、ゲート絶縁膜として使用される絶縁膜５の熱酸化で
形成する。
そして、絶縁膜５を通したウエル領域２の主面部に、所
定の不純物（ボロン）を導入し、MISFETのしきい値電圧
を調整する。この不純物は、例えば、MISFETのしきい値
電圧が1.0［Ｖ］程度（スイッチ用MISFETQs1，Qs2のし
きい値電圧は1.5［Ｖ］程度）になるように導入する。
定の不純物（ボロン）を導入し、MISFETのしきい値電圧
を調整する。この不純物は、例えば、MISFETのしきい値
電圧が1.0［Ｖ］程度（スイッチ用MISFETQs1，Qs2のし
きい値電圧は1.5［Ｖ］程度）になるように導入する。
この後、第８図に符号６で示される点線で囲まれた部分
が開口された不純物導入用マスクを形成する。そして、
この不純物導入用マスクを用いて、ウエル領域２の主面
部にｐ型の不純物を導入し、p+型の半導体領域６を形成
する。半導体領域６は、例えば、１×1013［atoms/c
m2］程度のボロンを、300［KeV］程度のエネルギのイオ
ン打込み技術で導入して形成する。
が開口された不純物導入用マスクを形成する。そして、
この不純物導入用マスクを用いて、ウエル領域２の主面
部にｐ型の不純物を導入し、p+型の半導体領域６を形成
する。半導体領域６は、例えば、１×1013［atoms/c
m2］程度のボロンを、300［KeV］程度のエネルギのイオ
ン打込み技術で導入して形成する。
この後、第８図に符号12で示される前記同一の不純物導
入用マスクを用い、第４図に示すように、ドライバー用
MISFETQ1，Q2形成領域のウエル領域２の主面部に、しき
い値電圧を低くする不純物12を導入する。不純物12は、
例えば、３×1011［atoms/cm2］程度のリンを、50［Ke
V］程度のエネルギのイオン打込み技術で導入して形成
する。この不純物12の導入によって、ドライバー用MISF
ETQ1，Q2のしきい値電圧は、0.2〜0.5［Ｖ］程度に低く
することができる。
入用マスクを用い、第４図に示すように、ドライバー用
MISFETQ1，Q2形成領域のウエル領域２の主面部に、しき
い値電圧を低くする不純物12を導入する。不純物12は、
例えば、３×1011［atoms/cm2］程度のリンを、50［Ke
V］程度のエネルギのイオン打込み技術で導入して形成
する。この不純物12の導入によって、ドライバー用MISF
ETQ1，Q2のしきい値電圧は、0.2〜0.5［Ｖ］程度に低く
することができる。
このように、半導体領域６を形成する不純物導入用マス
クを用いて不純物12を導入することにより、この導入の
ためのマスク工程を不要にすることができるので、製造
工程を低減することができる。
クを用いて不純物12を導入することにより、この導入の
ためのマスク工程を不要にすることができるので、製造
工程を低減することができる。
また、本実施例では、半導体領域６を形成した後に、不
純物12を導入しているが、この順序を逆にしてもよい。
純物12を導入しているが、この順序を逆にしてもよい。
第４図に示す不純物12を導入する工程を後に、前記不純
物導入用マスクを除去する。
物導入用マスクを除去する。
そして、絶縁膜５の所定部を除去して接続孔７を形成
し、絶縁膜５の所定上部に導電層８を形成する。
し、絶縁膜５の所定上部に導電層８を形成する。
この後、導電層８、フイールド絶縁膜３を不純物導入用
マスクとして用い、第５図に示すように、ｎ型の半導体
領域９を形成する。
マスクとして用い、第５図に示すように、ｎ型の半導体
領域９を形成する。
第５図に示す半導体領域９を形成する工程の後に、導電
層８の両側部に不純物導入用マスク10を形成する。
層８の両側部に不純物導入用マスク10を形成する。
そして、不純物導入用マスク10を用い、第６図に示すよ
うに、MISFETのソース領域又はドレイン領域として使用
されるn+の半導体領域11を形成する。
うに、MISFETのソース領域又はドレイン領域として使用
されるn+の半導体領域11を形成する。
第６図に示す半導体領域11を形成する工程の後に、絶縁
膜13、接続孔14を形成し、この後に、第７図に示すよう
に、導電層15を形成する。
膜13、接続孔14を形成し、この後に、第７図に示すよう
に、導電層15を形成する。
第７図に示す導電層15を形成する工程の後に、絶縁膜1
6、接続孔17を形成し、この後、前記第２図及び第３図
に示すように、導電層18を形成する。
6、接続孔17を形成し、この後、前記第２図及び第３図
に示すように、導電層18を形成する。
これら一連の製造工程により、本実施例のSRAMは完成す
る。なお、この後に、保護膜等の処理工程を施してもよ
い。
る。なお、この後に、保護膜等の処理工程を施してもよ
い。
以上の説明からわかるように、SRAMにおいて、メモリセ
ルを構成するドライバー用MISFETQs1，Qs2のしきい値電
圧を低くすことにより、前記MISFETのしきい値電圧と、
電源電圧Vccとの差を大きくすることができるので、α
線による少数キャリア、ノイズによる電源電圧の変動等
でメモリセルに保持された情報が反転するのを防止でき
る。これにより、情報の読出動作における誤動作を防止
できるので、SRAMの電気的信頼性を向上することができ
る。
ルを構成するドライバー用MISFETQs1，Qs2のしきい値電
圧を低くすことにより、前記MISFETのしきい値電圧と、
電源電圧Vccとの差を大きくすることができるので、α
線による少数キャリア、ノイズによる電源電圧の変動等
でメモリセルに保持された情報が反転するのを防止でき
る。これにより、情報の読出動作における誤動作を防止
できるので、SRAMの電気的信頼性を向上することができ
る。
また、ドライバー用MISFETQs1，Qs2のしきい値電圧を低
くする不純物12を、半導体領域６を形成する不純物導入
用マスクを用いて形成することにより、不純物12のマス
ク形成工程を不要にできるので、製造工程を低減でき
る。
くする不純物12を、半導体領域６を形成する不純物導入
用マスクを用いて形成することにより、不純物12のマス
ク形成工程を不要にできるので、製造工程を低減でき
る。
［効果］ 以上説明したように、本願において開示された新規な技
術によれば、以下に述べるような効果を得ることができ
る。
術によれば、以下に述べるような効果を得ることができ
る。
（１）複数のメモリセルで構成される記憶機能を有する
半導体集積回路装置において、前記メモリセルを構成す
る少なくとも１つのMISFETのしきい値電圧を低くするこ
とにより、前記MISFETのしきい値電圧と、情報を保持す
る電源電圧との差を大きくすることがでるので、α線に
よる少数キャリア、ノイズによる電源電圧の変動等でメ
モリセルに保持された情報が反転するのを防止できる。
半導体集積回路装置において、前記メモリセルを構成す
る少なくとも１つのMISFETのしきい値電圧を低くするこ
とにより、前記MISFETのしきい値電圧と、情報を保持す
る電源電圧との差を大きくすることがでるので、α線に
よる少数キャリア、ノイズによる電源電圧の変動等でメ
モリセルに保持された情報が反転するのを防止できる。
（２）前記（１）により、情報の読出動作における誤動
作を防止できるので、半導体集積回路装置の電気的信頼
性を向上することができる。
作を防止できるので、半導体集積回路装置の電気的信頼
性を向上することができる。
（３）MISFETのしきい値電圧を低くする不純物を、該MI
SFETのソース領域又はドレイン領域の下部に設ける半導
体領域を形成する不純物導入用マスクを用いて導入する
ことにより、前記不純物のマスク形成工程を不要にでき
るので、半導体集積回路装置の製造工程を低減できる。
SFETのソース領域又はドレイン領域の下部に設ける半導
体領域を形成する不純物導入用マスクを用いて導入する
ことにより、前記不純物のマスク形成工程を不要にでき
るので、半導体集積回路装置の製造工程を低減できる。
以上、本発明者によってなされた発明を、前記実施例に
もとずき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
もとずき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
例えば、前記実施例の半導体領域６は、MISFETのソース
領域又はドレイン領域となる半導体領域11と離隔して構
成したが、高濃度のpn接合部になるように接触させて構
成してもよい。
領域又はドレイン領域となる半導体領域11と離隔して構
成したが、高濃度のpn接合部になるように接触させて構
成してもよい。
また、前記実施例は、本発明を、多結晶シリコン膜の高
抵抗素子でメモリセルを構成したSRAMに適用した例につ
いて説明したが、ｐチャネルMISFETの高抵抗素子でメモ
リセルを構成したSRAMに適用してもよい。
抵抗素子でメモリセルを構成したSRAMに適用した例につ
いて説明したが、ｐチャネルMISFETの高抵抗素子でメモ
リセルを構成したSRAMに適用してもよい。
第１図は、本発明の一実施例であるSRAMのメモリセルの
構成を示す等価回路図、 第２図は、本発明の一実施例であるSRAMのメモリセルの
平面図、 第３図は、第２図のIII-III切断線における断面図、 第４図乃至第７図は、本発明の一実施例であるSRAMのメ
モリセルの各製造工程における断面図、 第８図は、第４図の工程における平面図である。 図中、DL…データ線、WL…ワード線、Ｒ…高抵抗素子、
Ｑ…ドライバー用MISFET、Qs…スイッチ用MISFET、Vcc
…電源電圧、Vss…基準電圧、１…半導体基板、２…ウ
エル領域、５…絶縁膜、6,9,11…半導体領域、８…導電
層、12…不純物である。
構成を示す等価回路図、 第２図は、本発明の一実施例であるSRAMのメモリセルの
平面図、 第３図は、第２図のIII-III切断線における断面図、 第４図乃至第７図は、本発明の一実施例であるSRAMのメ
モリセルの各製造工程における断面図、 第８図は、第４図の工程における平面図である。 図中、DL…データ線、WL…ワード線、Ｒ…高抵抗素子、
Ｑ…ドライバー用MISFET、Qs…スイッチ用MISFET、Vcc
…電源電圧、Vss…基準電圧、１…半導体基板、２…ウ
エル領域、５…絶縁膜、6,9,11…半導体領域、８…導電
層、12…不純物である。
Claims (3)
- 【請求項１】互いに直列接続をなす一対の抵抗素子とド
ライバー用MISFETとでフリップフロップ回路を構成し、
その回路の一対の入出力端子にそれぞれ接続されたスイ
ッチ用MISFETとを有するSRAMセルを備えた半導体集積回
路装置であって、前記ドライバー用MISFETのしきい値電
圧を前記スイッチ用MISFETのしきい値電圧よりも低く設
定して成ることを特徴とする半導体集積回路装置。 - 【請求項２】前記抵抗素子は多結晶シリコン膜で構成さ
れて成ることを特徴とする特許請求の範囲第１項記載の
半導体集積回路装置。 - 【請求項３】前記抵抗素子はＰチャネルMISFETで構成さ
れて成ることを特徴とする特許請求の範囲第１項記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60099578A JPH0685430B2 (ja) | 1985-05-13 | 1985-05-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60099578A JPH0685430B2 (ja) | 1985-05-13 | 1985-05-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61258392A JPS61258392A (ja) | 1986-11-15 |
| JPH0685430B2 true JPH0685430B2 (ja) | 1994-10-26 |
Family
ID=14250983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60099578A Expired - Lifetime JPH0685430B2 (ja) | 1985-05-13 | 1985-05-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685430B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63239686A (ja) * | 1987-03-27 | 1988-10-05 | Sony Corp | メモリ装置 |
| JPH08111462A (ja) * | 1994-10-12 | 1996-04-30 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS586586A (ja) * | 1981-07-02 | 1983-01-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1985
- 1985-05-13 JP JP60099578A patent/JPH0685430B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS586586A (ja) * | 1981-07-02 | 1983-01-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61258392A (ja) | 1986-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |