JP2544417B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、SRAM
（Ｓtatic Ｒandom Ａccess Ｍemory）を有する半導体
集積回路装置に適用して有効な技術に関するものであ
る。
（Ｓtatic Ｒandom Ａccess Ｍemory）を有する半導体
集積回路装置に適用して有効な技術に関するものであ
る。
SRAMは相補性データ線とフード線との交差部にメモリ
セルを配置している。メモリセルは、フリップフロップ
回路及びその一対の入出力端子に夫々一方の半導体領域
が接続された２個の転送用MISFETで構成されている。
セルを配置している。メモリセルは、フリップフロップ
回路及びその一対の入出力端子に夫々一方の半導体領域
が接続された２個の転送用MISFETで構成されている。
前記フリップフロップ回路は、２個の駆動用MISFET及
び２個の高抵抗負荷素子で構成され、情報蓄積部として
使用されている。高抵抗負荷素子は、抵抗価を低減する
不純物が導入されていないか或は若干導入されている多
結晶珪素膜で構成されている。高抵抗負荷素子は、前記
駆動用MISFETのゲート電極の上部に配置されている。
び２個の高抵抗負荷素子で構成され、情報蓄積部として
使用されている。高抵抗負荷素子は、抵抗価を低減する
不純物が導入されていないか或は若干導入されている多
結晶珪素膜で構成されている。高抵抗負荷素子は、前記
駆動用MISFETのゲート電極の上部に配置されている。
前記メモリセルの転送用MISFETのゲート電極はワード
線に接続されている。転送用MISFETの他方の半導体領域
は相補性データ線に接続されている。
線に接続されている。転送用MISFETの他方の半導体領域
は相補性データ線に接続されている。
このように構成されるメモリセルは、駆動用MISFETの
上部に高抵抗負荷素子を配置しているので占有面積を縮
小し、SRAMの高集積化を図ることができる特徴がある。
上部に高抵抗負荷素子を配置しているので占有面積を縮
小し、SRAMの高集積化を図ることができる特徴がある。
なお、前述のSRAMについては、日経マグロウヒル社、
日経エレクトロニクス、1985年12月30日号、第117頁乃
至第145頁に記載されている。
日経エレクトロニクス、1985年12月30日号、第117頁乃
至第145頁に記載されている。
本発明は、前述のSWAMの高集積化について検討した結
果、次のような問題点が生じることを見出した。
果、次のような問題点が生じることを見出した。
前記SRAMの高集積化によってメモリセルのサイズが縮
小すると、高抵抗負荷素子のサイズが比例して縮小され
る。高抵抗負荷素子は受動素子であるために比較的定常
的に電流が流れる。つまり、低消費電力化を図るSRAM
は、待機時電流（スタンバイ電流）を低減するために高
抵抗負荷素子のサイズの縮小と共にその抵抗値を高めて
いる。しかしながら、高抵抗負荷素子の抵抗値を高める
と、単一フリップフロップ回路の蓄積ノードに供給され
る電流量が低下する。蓄積ノードのリーク電流,MOSのテ
ーリング電流で蓄積電荷は除々に失なわれており、供給
電流以外にこの電流が多いと、メモリセルに蓄積された
情報が特に低電圧時（リテンション時）に反転し易いの
で、SRAMの誤動作が多発する。
小すると、高抵抗負荷素子のサイズが比例して縮小され
る。高抵抗負荷素子は受動素子であるために比較的定常
的に電流が流れる。つまり、低消費電力化を図るSRAM
は、待機時電流（スタンバイ電流）を低減するために高
抵抗負荷素子のサイズの縮小と共にその抵抗値を高めて
いる。しかしながら、高抵抗負荷素子の抵抗値を高める
と、単一フリップフロップ回路の蓄積ノードに供給され
る電流量が低下する。蓄積ノードのリーク電流,MOSのテ
ーリング電流で蓄積電荷は除々に失なわれており、供給
電流以外にこの電流が多いと、メモリセルに蓄積された
情報が特に低電圧時（リテンション時）に反転し易いの
で、SRAMの誤動作が多発する。
また、前記高抵抗負荷素子は駆動用MISFETのゲート電
極の上部に配置されているので、このゲート電極からの
電界効果によって抵抗値に変動が生じ易い。つまり、高
抵抗負荷素子の抵抗値を最適化することが難しい。
極の上部に配置されているので、このゲート電極からの
電界効果によって抵抗値に変動が生じ易い。つまり、高
抵抗負荷素子の抵抗値を最適化することが難しい。
また、SRAMの高集積化によってメモリセルのサイズが
縮小すると、情報蓄積部（フリップフロップ回路の蓄積
ノード）の電流蓄積量が低下する。このため、α線の入
射によってSRAMのソフトエラーが多発する。
縮小すると、情報蓄積部（フリップフロップ回路の蓄積
ノード）の電流蓄積量が低下する。このため、α線の入
射によってSRAMのソフトエラーが多発する。
本発明の目的は、SRAMの高集積化を図ると共に、低消
費電力化を図ることが可能な技術を提供することにあ
る。
費電力化を図ることが可能な技術を提供することにあ
る。
本発明の他の目的は、前記目的を達成すると共に、SR
AMのメモリセルの負荷素子の最適化を図ることが可能な
技術を提供することにある。
AMのメモリセルの負荷素子の最適化を図ることが可能な
技術を提供することにある。
本発明の他の目的は、前記目的を達成すると共に、SR
AMのソフトエラーを防止することが可能な技術を提供す
ることにある。
AMのソフトエラーを防止することが可能な技術を提供す
ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
SRAMにおいて、メモリセルの駆動用MISFETの上部に駆
動用MISFETのドレイン領域に接続された負荷用MISFETの
ゲート電極を設け、この負荷用MISFETのゲート電極の上
部にゲート絶縁膜を介在させて負荷用MISFETのチャネル
形成領域，ソース領域及びドレイン領域を設ける。
動用MISFETのドレイン領域に接続された負荷用MISFETの
ゲート電極を設け、この負荷用MISFETのゲート電極の上
部にゲート絶縁膜を介在させて負荷用MISFETのチャネル
形成領域，ソース領域及びドレイン領域を設ける。
また、前記負荷用MISFETのゲート電極は駆動用MISFET
ゲート電極の上部に設ける。
ゲート電極の上部に設ける。
また、前記負荷用MISFETのゲート電極はメモリセル内
を覆うように設ける。
を覆うように設ける。
上述した手段によれば、メモリセルのフリップフロッ
プ回路を完全CMOS型とし、負荷素子の動作時電流量と待
機時電流量との比を高めることができるので、低消費電
力化を図ることができると共に、駆動用MISFETの上部に
負荷用MISFETを配置するので、メモリセル面積を縮小
し、SRAMの高集積化を図ることができる。
プ回路を完全CMOS型とし、負荷素子の動作時電流量と待
機時電流量との比を高めることができるので、低消費電
力化を図ることができると共に、駆動用MISFETの上部に
負荷用MISFETを配置するので、メモリセル面積を縮小
し、SRAMの高集積化を図ることができる。
また、前記駆動用MISFETゲート電極からの電界効果を
遮蔽することができるので、負荷用MISFETの動作時電流
量，待機時電流量の夫々を独立に最適化することができ
る。
遮蔽することができるので、負荷用MISFETの動作時電流
量，待機時電流量の夫々を独立に最適化することができ
る。
また、メモリセルの情報蓄積部（フリップフロップ回
路の蓄積ノード）の電荷蓄積量を増加することができる
ので、ソフトエラーを防止することができる。
路の蓄積ノード）の電荷蓄積量を増加することができる
ので、ソフトエラーを防止することができる。
以下、本発明の構成について、実施例とともに説明す
る。
る。
なお、実施例を説明するためお全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
（実施例１） 本発明の実施例１であるSRAMのメモリセルを第３図
（等価回路図）で示す。
（等価回路図）で示す。
第３図に示すように、SRAMのメモリセルは、相補性デ
ータ線DL,とワード線WLとの交差別に配置されてい
る。相補性データ線DLは行方向に延在している。ワード
線WLは列方向に延在している。
ータ線DL,とワード線WLとの交差別に配置されてい
る。相補性データ線DLは行方向に延在している。ワード
線WLは列方向に延在している。
前記メモリセルは、フリップフロップ回路とその一対
の入出力端子に一方の半導体領域が夫々接続された２個
の転送用MISFET Qt1及びQt2で構成されている。
の入出力端子に一方の半導体領域が夫々接続された２個
の転送用MISFET Qt1及びQt2で構成されている。
前記転送用MISFET Qt1,Qt2の夫々はｎチャネル型で構
成されている。転送用MISFET Qt1,Qt2の夫々の他方の半
導体領域は相補性データ線DLに接続されている。転送用
MISFET Qt1,Qt2の夫々のゲート電極はワード線WLに接続
されている。
成されている。転送用MISFET Qt1,Qt2の夫々の他方の半
導体領域は相補性データ線DLに接続されている。転送用
MISFET Qt1,Qt2の夫々のゲート電極はワード線WLに接続
されている。
フリップフロップ回路は情報蓄積部（情報蓄積ノード
部を有する）として構成されている。フリップフロップ
回路は、２個の駆動用MISFET Qd1及びQd2と２個の負荷
用MISFET Qp1及びQp2とで構成されている。駆動用MISFE
T Qd1及びQd2はｎチャネル型で構成され、負荷用MISFET
Qp1及びQp2はｐチャネル型で構成されている。つま
り、フリップフロップ回路は完全CMOS（フルCMOS）で構
成されている。
部を有する）として構成されている。フリップフロップ
回路は、２個の駆動用MISFET Qd1及びQd2と２個の負荷
用MISFET Qp1及びQp2とで構成されている。駆動用MISFE
T Qd1及びQd2はｎチャネル型で構成され、負荷用MISFET
Qp1及びQp2はｐチャネル型で構成されている。つま
り、フリップフロップ回路は完全CMOS（フルCMOS）で構
成されている。
駆動用MISFET Qd1,Qd2の夫々のソース領域は基準電圧
VSSに接続されている。基準電圧VSSは、例えば回路の接
地電位０［Ｖ］である。駆動用MISFET Qd1のドレイン領
域は、負荷用MISFET Qp2のドレイン領域，転送用MISFET
Qt2の一方の半導体領域、駆動用MISFET Qd2のゲート電
極及び負荷用MISFET Qp2のゲート電極に接続されてい
る。駆動用MISFET Qd2のドレイン領域は、負荷用MISFET
Qp2のドレイン領域、転送用MISFET Qt1の一方の半導体
領域、駆動用MISFET Qd2のゲート電極及び負荷用MISFET
Qp2のゲート電極に接続されている。負荷用MISFET Q
p1、Qp2の夫々のソース領域は電源電圧VCCに接続されて
いる。電源電圧VCCは、例えば回路の動作電圧５［Ｖ）
である。
VSSに接続されている。基準電圧VSSは、例えば回路の接
地電位０［Ｖ］である。駆動用MISFET Qd1のドレイン領
域は、負荷用MISFET Qp2のドレイン領域，転送用MISFET
Qt2の一方の半導体領域、駆動用MISFET Qd2のゲート電
極及び負荷用MISFET Qp2のゲート電極に接続されてい
る。駆動用MISFET Qd2のドレイン領域は、負荷用MISFET
Qp2のドレイン領域、転送用MISFET Qt1の一方の半導体
領域、駆動用MISFET Qd2のゲート電極及び負荷用MISFET
Qp2のゲート電極に接続されている。負荷用MISFET Q
p1、Qp2の夫々のソース領域は電源電圧VCCに接続されて
いる。電源電圧VCCは、例えば回路の動作電圧５［Ｖ）
である。
次に、このように構成されるSRAMの具体的なメモリセ
ルの構造について、第２図（平面図）及び第１図（第２
図のＩ−Ｉ切断線で切った断面図）を用いて簡単に説明
する。
ルの構造について、第２図（平面図）及び第１図（第２
図のＩ−Ｉ切断線で切った断面図）を用いて簡単に説明
する。
前記メモリセルは、第１図及び第２図に示すように、
単結晶珪素からなるn-型半導体基板１の主面部に形成さ
れたp-型ウエル領域２の主面部に設けられている。図示
しないが、p-型ウエル領域２と異なる領域において、半
導体基板１の主面部にはn-型ウエル領域が設けられてい
る。メモリセル間或はメモリセルを構成する各素子間に
おいて、ウエル領域２の主面にはフィールド絶縁膜３及
びｐ型チャネルストッパ領域４が設けられている。フィ
ールド絶縁膜３、チャネルストッパ領域４の夫々は、メ
モリセル間或はメモリセルを構成する素子間を電気的に
分離するように構成されている。
単結晶珪素からなるn-型半導体基板１の主面部に形成さ
れたp-型ウエル領域２の主面部に設けられている。図示
しないが、p-型ウエル領域２と異なる領域において、半
導体基板１の主面部にはn-型ウエル領域が設けられてい
る。メモリセル間或はメモリセルを構成する各素子間に
おいて、ウエル領域２の主面にはフィールド絶縁膜３及
びｐ型チャネルストッパ領域４が設けられている。フィ
ールド絶縁膜３、チャネルストッパ領域４の夫々は、メ
モリセル間或はメモリセルを構成する素子間を電気的に
分離するように構成されている。
メモリセルの転送用MISFET Qt1,Qt2の夫々は、第１
図、第２図及び第４図（所定の製造工程における平面
図）で示すように、フィールド絶縁膜３及びチャネルス
トッパ領域４で囲まれた領域内において、ウエル領域２
の主面に構成されている。すなわち、転送用MISFET Q
t1,Qt2の夫々は、主に、ウエル領域２、ゲート絶縁膜
５、ゲート電極７、ソース領域及びドレイン領域である
一対のｎ型半導体領域９及び一対のn+型半導体領域11で
構成されている。
図、第２図及び第４図（所定の製造工程における平面
図）で示すように、フィールド絶縁膜３及びチャネルス
トッパ領域４で囲まれた領域内において、ウエル領域２
の主面に構成されている。すなわち、転送用MISFET Q
t1,Qt2の夫々は、主に、ウエル領域２、ゲート絶縁膜
５、ゲート電極７、ソース領域及びドレイン領域である
一対のｎ型半導体領域９及び一対のn+型半導体領域11で
構成されている。
ウエル領域２はチャネル形成領域として使用される。
ゲート絶縁膜５はウエル領域２の主面を酸化して形成
した酸化珪素膜で構成されている。
した酸化珪素膜で構成されている。
ゲート電極７はゲート絶縁膜５の所定の上部に構成さ
れている。ゲート電極７は、多結晶珪素膜7Aの上部に高
融点金属シリサイド膜（WSi2）7Bが積層された複合膜で
構成されている。多結晶珪素膜7Aは、CVDで堆積され、
抵抗値を低減するｎ型不純物（Ｐ又はAs）が導入されて
いる。高融点金属シリサイド膜7Bはスパッタ又はCVDで
堆積させている。この複合膜で構成されたゲート電極７
は、多結晶珪素膜の単層に比べて比抵抗値が小さく、動
作速度の高速化を図ることができる。また、ゲート電極
７は、上層が高融点金属シリサイド膜7Bで構成されてい
るので、ゲート電極７の上層の多結晶珪素膜（14及び17
B）に導入される不純物の導電型に関係なく、上層の多
結晶珪素膜との接続に際してはオーミック接続を行うこ
とができる。
れている。ゲート電極７は、多結晶珪素膜7Aの上部に高
融点金属シリサイド膜（WSi2）7Bが積層された複合膜で
構成されている。多結晶珪素膜7Aは、CVDで堆積され、
抵抗値を低減するｎ型不純物（Ｐ又はAs）が導入されて
いる。高融点金属シリサイド膜7Bはスパッタ又はCVDで
堆積させている。この複合膜で構成されたゲート電極７
は、多結晶珪素膜の単層に比べて比抵抗値が小さく、動
作速度の高速化を図ることができる。また、ゲート電極
７は、上層が高融点金属シリサイド膜7Bで構成されてい
るので、ゲート電極７の上層の多結晶珪素膜（14及び17
B）に導入される不純物の導電型に関係なく、上層の多
結晶珪素膜との接続に際してはオーミック接続を行うこ
とができる。
転送用MISFET Qt1,Qt2の夫々のゲート電極７は、列方
向に延在するワード線（WL）７と一体に構成されてい
る。ワード線７はフィールド絶縁膜３上に設けられてい
る。
向に延在するワード線（WL）７と一体に構成されてい
る。ワード線７はフィールド絶縁膜３上に設けられてい
る。
また、ゲート電極７は、多結晶珪素膜7Aの上部に前記
以外の高融点金属シリサイド（MoSi2,TaSi2,TiSi2）膜
或は高融点金属（Mo,Ta,Ti,W）膜を積層した複合膜で構
成してもよい。また、ゲート電極７は、多結晶珪素膜、
高融点金属膜或は高融点金属シリサイド膜の単層で構成
してもよい。
以外の高融点金属シリサイド（MoSi2,TaSi2,TiSi2）膜
或は高融点金属（Mo,Ta,Ti,W）膜を積層した複合膜で構
成してもよい。また、ゲート電極７は、多結晶珪素膜、
高融点金属膜或は高融点金属シリサイド膜の単層で構成
してもよい。
低不純物濃度の半導体領域９は、高不純物濃度の半導
体領域11と一体に構成され、ウエル領域２の主面部にお
いてチャネル形成領域側に設けられている。低不純物濃
度の半導体領域９は、転送用MISFET Qt1,Qt2の夫々を所
謂LDD（Ｌightly Ｄoped Ｄrain）濃度に構成するよう
になっている。低不純物濃度の半導体領域９はゲート電
極７に対して自己整合で構成されている。
体領域11と一体に構成され、ウエル領域２の主面部にお
いてチャネル形成領域側に設けられている。低不純物濃
度の半導体領域９は、転送用MISFET Qt1,Qt2の夫々を所
謂LDD（Ｌightly Ｄoped Ｄrain）濃度に構成するよう
になっている。低不純物濃度の半導体領域９はゲート電
極７に対して自己整合で構成されている。
高不純物濃度の半導体領域11は、ゲート電極７の側壁
に形成されたサイドウォールスペーサ10に対して自己整
合で構成されている。
に形成されたサイドウォールスペーサ10に対して自己整
合で構成されている。
メモリセルの駆動用MISFET Qd1,Qd2の夫々は、前記転
送用MISFET Qt1,Qt2の夫々と実質的に同様の構造で構成
されている。すなわち、駆動用MISFET Qd1,Qd2の夫々
は、ウエル領域２、ゲート絶縁膜５、ゲート電極７、ソ
ース領域及びドレイン領域である一対のｎ型半導体領域
９及び一対のn+型半導体領域11で構成されている。駆動
用MISFET Qd1,Qd2の夫々はLDD構造で構成されている。
送用MISFET Qt1,Qt2の夫々と実質的に同様の構造で構成
されている。すなわち、駆動用MISFET Qd1,Qd2の夫々
は、ウエル領域２、ゲート絶縁膜５、ゲート電極７、ソ
ース領域及びドレイン領域である一対のｎ型半導体領域
９及び一対のn+型半導体領域11で構成されている。駆動
用MISFET Qd1,Qd2の夫々はLDD構造で構成されている。
駆動用MISFET Qd1のゲート電極７の延在する一端は、
接続孔６を通過し、n+型半導体領域８を介在させ、転送
用MISFET Qt1の一方の半導体領域11に接続されている。
同様に、駆動用MISFET Qd2のゲート電極７の延在する一
端は、接続孔６を通過し、n+型半導体領域８を介在さ
せ、転送用MISFET Qt2の一方の半導体領域11に接続され
ている。接続孔６はゲート絶縁膜５に形成されている。
半導体領域８は、ゲート電極７の下層の多結晶珪素膜7A
から接続孔６を通してウエル領域２の主面部に拡散され
たｎ型不純物で構成されている。
接続孔６を通過し、n+型半導体領域８を介在させ、転送
用MISFET Qt1の一方の半導体領域11に接続されている。
同様に、駆動用MISFET Qd2のゲート電極７の延在する一
端は、接続孔６を通過し、n+型半導体領域８を介在さ
せ、転送用MISFET Qt2の一方の半導体領域11に接続され
ている。接続孔６はゲート絶縁膜５に形成されている。
半導体領域８は、ゲート電極７の下層の多結晶珪素膜7A
から接続孔６を通してウエル領域２の主面部に拡散され
たｎ型不純物で構成されている。
駆動用MISFET Qd1のゲート電極７の延在する他端は、
接続孔６を通過し、n+型半導体領域８を介在させ、駆動
用MISFET Qd2のドレイン領域である半導体領域11に接続
されている。駆動用MISFET Qd1のドレイン領域である半
導体領域11と転送用MISFET Qt2の一方の半導体領域11と
は一体に構成されている。
接続孔６を通過し、n+型半導体領域８を介在させ、駆動
用MISFET Qd2のドレイン領域である半導体領域11に接続
されている。駆動用MISFET Qd1のドレイン領域である半
導体領域11と転送用MISFET Qt2の一方の半導体領域11と
は一体に構成されている。
前記転送用MISFET Qt1,Qt2の夫々の他方の半導体領域
11には、層間絶縁膜18に形成された接続孔19を通して、
デート線（DL）20が接続されている。データ線20は層間
絶縁膜18の上部を行方向に延在するように構成されてい
る。データ線20は、例えばアルミニウム膜か、マイグレ
ーションを防止するCu又は及びSiが添加されたアルミニ
ウム合金膜で構成する。
11には、層間絶縁膜18に形成された接続孔19を通して、
デート線（DL）20が接続されている。データ線20は層間
絶縁膜18の上部を行方向に延在するように構成されてい
る。データ線20は、例えばアルミニウム膜か、マイグレ
ーションを防止するCu又は及びSiが添加されたアルミニ
ウム合金膜で構成する。
駆動用MISFET Qd1,Qd2の夫々のソース領域である半導
体領域11は基準電圧VSSが印加されている。この基準電
圧VSSの供給は、図示しないが、ゲート電極７及びワー
ド線７と同一導電層で形成されかつ同一列方向に延在す
る基準電圧配線によって行われている。この基準電圧配
線は、ゲート絶縁膜５に形成された接続孔６を通して駆
動用MISFET Qd1,Qd2の夫々のソース領域である半導体領
域11に接続されている。
体領域11は基準電圧VSSが印加されている。この基準電
圧VSSの供給は、図示しないが、ゲート電極７及びワー
ド線７と同一導電層で形成されかつ同一列方向に延在す
る基準電圧配線によって行われている。この基準電圧配
線は、ゲート絶縁膜５に形成された接続孔６を通して駆
動用MISFET Qd1,Qd2の夫々のソース領域である半導体領
域11に接続されている。
メモリセルの負荷用MISFET Qp1は駆動用MISFET Qd1の
上部に構成されている。負荷用MISFET Qp2は駆動用MISF
ET Qd2の上部に構成されている。すなわち、負荷用MISF
ET Qp1,Qp2の夫々は、主に、ゲート電極14、ゲート絶縁
膜15、チャネル形成領域17A、ドレイン領域17B及びソー
ス領域17Cで構成されている。
上部に構成されている。負荷用MISFET Qp2は駆動用MISF
ET Qd2の上部に構成されている。すなわち、負荷用MISF
ET Qp1,Qp2の夫々は、主に、ゲート電極14、ゲート絶縁
膜15、チャネル形成領域17A、ドレイン領域17B及びソー
ス領域17Cで構成されている。
第５図（所定の製造工程における平面図）に詳細に示
すように、負荷用MISFET Qp1のゲート電極14は、駆動用
MISFET Qd1のゲート電極７の上部にそれを覆うように構
成されている。ゲート電極14とゲート電極７との間には
層間絶縁膜12が設けられている。負荷用MISFET Qp1のゲ
ート電極14は、層間絶縁膜12に形成された接続孔13を通
して駆動用MISFET Qd1のゲート電極７の高融点金属シリ
サイド膜7Bの表面に接続されている。したがって、負荷
用MISFET Qp1のゲート電極14は、ゲート電極７を介在さ
せて駆動用MISFET Qd2のドレイン領域である半導体領域
11に接続されている。同様に、負荷用MISFET Qp2のゲー
ト電極14は、駆動用MISFET Qd2のゲート電極７の上部に
それを覆うように構成されている。負荷用MISFET Qp2の
ゲート電極14は、接続孔13を通して駆動用MISFET Qd2の
ゲート電極７の高融点金属シリサイド膜7bの表面に接続
される。したがって、負荷用MISFET Qp2のゲート電極14
は、転送用MISFET Qt2の一方の半導体領域11と一体に構
成された、駆動用MISFET Qd1のドレイン領域である半導
体領域11に接続されている。
すように、負荷用MISFET Qp1のゲート電極14は、駆動用
MISFET Qd1のゲート電極７の上部にそれを覆うように構
成されている。ゲート電極14とゲート電極７との間には
層間絶縁膜12が設けられている。負荷用MISFET Qp1のゲ
ート電極14は、層間絶縁膜12に形成された接続孔13を通
して駆動用MISFET Qd1のゲート電極７の高融点金属シリ
サイド膜7Bの表面に接続されている。したがって、負荷
用MISFET Qp1のゲート電極14は、ゲート電極７を介在さ
せて駆動用MISFET Qd2のドレイン領域である半導体領域
11に接続されている。同様に、負荷用MISFET Qp2のゲー
ト電極14は、駆動用MISFET Qd2のゲート電極７の上部に
それを覆うように構成されている。負荷用MISFET Qp2の
ゲート電極14は、接続孔13を通して駆動用MISFET Qd2の
ゲート電極７の高融点金属シリサイド膜7bの表面に接続
される。したがって、負荷用MISFET Qp2のゲート電極14
は、転送用MISFET Qt2の一方の半導体領域11と一体に構
成された、駆動用MISFET Qd1のドレイン領域である半導
体領域11に接続されている。
このゲート電極14は抵抗値を低減する不純物が導入さ
れた多結晶珪素膜で構成されている。この多結晶珪素膜
にはｎ型不純物（As又はＰ）が導入されている。ゲート
電極14は、ｎ型不純物を導入した多結晶珪素膜で構成し
ているので、駆動用MISFET Qd1,Qd2の夫々のゲート電極
７又はn+型半導体領域11との接続に際して、オーミック
特性を損なうことはない。すなわち、ｎ型不純物を導入
した多結晶珪素膜で構成されたゲート電極14は接続を行
い易い特徴がある。
れた多結晶珪素膜で構成されている。この多結晶珪素膜
にはｎ型不純物（As又はＰ）が導入されている。ゲート
電極14は、ｎ型不純物を導入した多結晶珪素膜で構成し
ているので、駆動用MISFET Qd1,Qd2の夫々のゲート電極
７又はn+型半導体領域11との接続に際して、オーミック
特性を損なうことはない。すなわち、ｎ型不純物を導入
した多結晶珪素膜で構成されたゲート電極14は接続を行
い易い特徴がある。
また、ｐ型不純物（Ｂ）が導入された多結晶珪素膜で
ゲート電極14を構成する場合は、寄生ダイオードの挿入
を避けるために、高融点金属シリサイド膜7Bを介在させ
て、半導体領域11或はゲート電極７に接続する。ｐ型不
純物が導入された多結晶珪素膜からなるゲート電極14
は、ｎ型ゲート電極の場合に比べて負荷用MISFET Qp1,Q
p2の夫々のしきい値電圧を下げることができる。このし
きい値電圧の低下は、負荷用MISFET Qp1,Qp2の夫々のチ
ャネル形成領域17Aに導入される不純物の導入量を低下
させることができるので、不純物の導入量を制御し易く
なる。
ゲート電極14を構成する場合は、寄生ダイオードの挿入
を避けるために、高融点金属シリサイド膜7Bを介在させ
て、半導体領域11或はゲート電極７に接続する。ｐ型不
純物が導入された多結晶珪素膜からなるゲート電極14
は、ｎ型ゲート電極の場合に比べて負荷用MISFET Qp1,Q
p2の夫々のしきい値電圧を下げることができる。このし
きい値電圧の低下は、負荷用MISFET Qp1,Qp2の夫々のチ
ャネル形成領域17Aに導入される不純物の導入量を低下
させることができるので、不純物の導入量を制御し易く
なる。
また、本発明者の基礎研究の結果、1000［Å］程度或
はそれ以上の膜厚でゲート電極14を形成した場合、駆動
用MISFET Qt1又はQt2のゲート電極７からの電界効果に
よってゲート電極14（多結晶珪素膜）の内部に空乏層が
形成され、ゲート電極７からの電界効果をゲート電極14
で遮蔽することができる効果が確認された。したがっ
て、ゲート電極７は前記膜厚で構成されている。
はそれ以上の膜厚でゲート電極14を形成した場合、駆動
用MISFET Qt1又はQt2のゲート電極７からの電界効果に
よってゲート電極14（多結晶珪素膜）の内部に空乏層が
形成され、ゲート電極７からの電界効果をゲート電極14
で遮蔽することができる効果が確認された。したがっ
て、ゲート電極７は前記膜厚で構成されている。
また、ゲート電極14は、多結晶珪素膜に限定されず、
高融点金属シリサイド膜或は高融点金属膜の単層で構成
してもよい。この場合においては、ゲート電極14と接続
される導電層の導電型が関係なくなる。
高融点金属シリサイド膜或は高融点金属膜の単層で構成
してもよい。この場合においては、ゲート電極14と接続
される導電層の導電型が関係なくなる。
ゲート電極14は、フリップフロップ回路の蓄積ノード
部の電荷蓄積量を増加するために、メモリセル内を覆う
ように引き伸ばされている。
部の電荷蓄積量を増加するために、メモリセル内を覆う
ように引き伸ばされている。
ゲート絶縁膜15は、CVDで堆積させた酸化珪素膜で構
成されている。
成されている。
チャネル形成領域17Aは、第６図（所定の製造工程に
おける平面図）に詳細に示すように、ゲート絶縁膜15の
所定の上部に形成されている。チャネル形成領域17Aは
抵抗値を低減する不純物が導入されていないか、又は若
干ｐ型不純物が導入された、ｉ型の多結晶珪素膜で構成
されている。
おける平面図）に詳細に示すように、ゲート絶縁膜15の
所定の上部に形成されている。チャネル形成領域17Aは
抵抗値を低減する不純物が導入されていないか、又は若
干ｐ型不純物が導入された、ｉ型の多結晶珪素膜で構成
されている。
ドレイン領域17Bは、前記チャネル形成領域17Aの一端
側と一体に構成されており、ｎ型不純物が導入されたｎ
型の多結晶珪素膜で構成されている。ドレイン領域17B
は、ゲート絶縁膜15（チャネル形成領域17A部分以外は
層間絶縁膜として使用される）に形成された接続孔16を
通してゲート電極14に接続されている。ドレイン領域17
B、ゲート電極14の夫々は前述のようにｎ型の多結晶珪
素膜で構成されているので、ドレイン領域17Bとゲート
電極14とはオーミック接続することができる。
側と一体に構成されており、ｎ型不純物が導入されたｎ
型の多結晶珪素膜で構成されている。ドレイン領域17B
は、ゲート絶縁膜15（チャネル形成領域17A部分以外は
層間絶縁膜として使用される）に形成された接続孔16を
通してゲート電極14に接続されている。ドレイン領域17
B、ゲート電極14の夫々は前述のようにｎ型の多結晶珪
素膜で構成されているので、ドレイン領域17Bとゲート
電極14とはオーミック接続することができる。
ソース領域17Cは、チャネル形成領域17Aの他端側と一
体に構成されており、ｐ型不純物が導入されたｐ型の多
結晶珪素膜で構成されている。ソース領域17Cは列方向
に延在する電源電圧配線VCCと一体に構成されている。
体に構成されており、ｐ型不純物が導入されたｐ型の多
結晶珪素膜で構成されている。ソース領域17Cは列方向
に延在する電源電圧配線VCCと一体に構成されている。
この負荷用MISFET Qp1,Qp2の夫々は、前述のように、
ドレイン領域17B,チャネル形成領域17A及びソース領域1
7Cの導電型をｎ−ｉ−ｐ構造で構成している。この構造
で構成される負荷用MISFET Qp1,Qp2の夫々は、ドレイン
領域17Bとゲート電極14とをオーミック接続し易い特徴
がある。
ドレイン領域17B,チャネル形成領域17A及びソース領域1
7Cの導電型をｎ−ｉ−ｐ構造で構成している。この構造
で構成される負荷用MISFET Qp1,Qp2の夫々は、ドレイン
領域17Bとゲート電極14とをオーミック接続し易い特徴
がある。
また、負荷用MISFET Qp1,Qp2の夫々は、ドレイン領域
17B、チャネル形成領域17A及びソース領域17Cの導電型
をｐ−ｉ−ｐ構造で構成してもよい。この構造で構成さ
れる負荷用MISFET Qp1,Qp2の夫々は、ゲート電極14をｐ
型の多結晶珪素膜で構成する場合において、ドレイン領
域17Bとゲート電極14とをオーミック接続し易い特徴が
ある。
17B、チャネル形成領域17A及びソース領域17Cの導電型
をｐ−ｉ−ｐ構造で構成してもよい。この構造で構成さ
れる負荷用MISFET Qp1,Qp2の夫々は、ゲート電極14をｐ
型の多結晶珪素膜で構成する場合において、ドレイン領
域17Bとゲート電極14とをオーミック接続し易い特徴が
ある。
負荷用MISFET Qp1,Qp2の夫々は、ゲート電極14に印加
される電圧の制御によってソース領域17Cからドレイン
領域17Bに流れる電流量を制御することができる。負荷
用MISFET Qp1,Qp2の夫々は、完全なスイッチ素子である
ので、フリップフロップ回路の蓄積ノード部に電源電圧
VCCを供給する供給時（動作時）の電流量と、電源電圧V
CCを供給しない非供給時（待機時）の電流量との比（ON
/OFF比）を高めることができる。つまり、負荷用MISFET
Qp1,Qp2の夫々は、動作時の電流量を多くすることがで
き、待機時の電流量を非常に少なくすることができる。
される電圧の制御によってソース領域17Cからドレイン
領域17Bに流れる電流量を制御することができる。負荷
用MISFET Qp1,Qp2の夫々は、完全なスイッチ素子である
ので、フリップフロップ回路の蓄積ノード部に電源電圧
VCCを供給する供給時（動作時）の電流量と、電源電圧V
CCを供給しない非供給時（待機時）の電流量との比（ON
/OFF比）を高めることができる。つまり、負荷用MISFET
Qp1,Qp2の夫々は、動作時の電流量を多くすることがで
き、待機時の電流量を非常に少なくすることができる。
このように、SRAMにおいて、駆動用MISFET Qdの上部
に駆動用MISFET Qdのドレイン領域（半導体領域11）に
接続された負荷用MISFET Qpのゲート電極14を設け、こ
の負荷用MISFET Qpのゲート電極14の上部にゲート絶縁
膜15を介在させて負荷用MISFET Qpのチャネル形成領域1
7A、ソース領域17C及びドレイン領域17Bを設けることに
より、メモリセルのフリップフロップ回路を完全CMOS型
とし、負荷素子（負荷用MISFET Qp）の動作時電流量と
待機時電流量との比を高めることができるので、低消費
電力化を図ることができると共に、駆動用MISFET Qdの
上部に負荷用MISFET Qpを配置するので、メモリセル面
積を縮小し、高集積化を図ることができる。
に駆動用MISFET Qdのドレイン領域（半導体領域11）に
接続された負荷用MISFET Qpのゲート電極14を設け、こ
の負荷用MISFET Qpのゲート電極14の上部にゲート絶縁
膜15を介在させて負荷用MISFET Qpのチャネル形成領域1
7A、ソース領域17C及びドレイン領域17Bを設けることに
より、メモリセルのフリップフロップ回路を完全CMOS型
とし、負荷素子（負荷用MISFET Qp）の動作時電流量と
待機時電流量との比を高めることができるので、低消費
電力化を図ることができると共に、駆動用MISFET Qdの
上部に負荷用MISFET Qpを配置するので、メモリセル面
積を縮小し、高集積化を図ることができる。
また、前記負荷用MISFET Qpのゲート電極14を駆動用M
ISFET Qdのゲート電極７の上部に設けることにより、駆
動用MISFET Qdのゲート電極７からの電界効果を遮蔽す
ることができるので、負荷用MISFET Qpの動作時電流
量、待機時電流量の夫々を独立に最適化することができ
る。
ISFET Qdのゲート電極７の上部に設けることにより、駆
動用MISFET Qdのゲート電極７からの電界効果を遮蔽す
ることができるので、負荷用MISFET Qpの動作時電流
量、待機時電流量の夫々を独立に最適化することができ
る。
また、前記負荷用MISFET Qpのゲート電極14をモメリ
セル内において引き伸してメモリセルを覆うように構成
することにより、ゲート電極14の面積の増加に比例し、
メモリセルの情報蓄積部（フリップフロップ回路の蓄積
ノード部）の電荷蓄積量を増加することができるので、
ソフトエラーを防止することができる。ソフトエラーを
防止することは、メモリセル面積をさらに縮小すること
ができるので、SRAMのより高集積化を図ることができ
る。
セル内において引き伸してメモリセルを覆うように構成
することにより、ゲート電極14の面積の増加に比例し、
メモリセルの情報蓄積部（フリップフロップ回路の蓄積
ノード部）の電荷蓄積量を増加することができるので、
ソフトエラーを防止することができる。ソフトエラーを
防止することは、メモリセル面積をさらに縮小すること
ができるので、SRAMのより高集積化を図ることができ
る。
次に、前記SRAMのメモリセルの製造方法について、第
７図乃至第13図（各製造工程毎に示す要部断面図）を用
いて簡単に説明する。
７図乃至第13図（各製造工程毎に示す要部断面図）を用
いて簡単に説明する。
まず、単結晶珪素からなるn-型半導体基板１を用意す
る。
る。
次に、メモリセル形成領域、図示しない周辺回路のｎ
チャネルMISFET形成領域の夫々において、半導体基他１
の主面部にp-型ウエル領域２を形成する。
チャネルMISFET形成領域の夫々において、半導体基他１
の主面部にp-型ウエル領域２を形成する。
次に、メモリセルの各素子間において、ウエル領域２
の主面にフィールド絶縁膜３及びｐ型チャネルストッパ
領域４を形成する。
の主面にフィールド絶縁膜３及びｐ型チャネルストッパ
領域４を形成する。
次に、第７図に示すように、メモリセルの各素子形成
領域において、ウエル領域２の主面上にゲート絶縁膜５
を形成する。ゲート絶縁膜５は、ウエル領域２の主面を
酸化して形成した酸化珪素膜で形成する。ゲート絶縁膜
５は、例えば250〜350［Å］程度の膜厚で形成する。
領域において、ウエル領域２の主面上にゲート絶縁膜５
を形成する。ゲート絶縁膜５は、ウエル領域２の主面を
酸化して形成した酸化珪素膜で形成する。ゲート絶縁膜
５は、例えば250〜350［Å］程度の膜厚で形成する。
次に、第８図に示すように、接続孔６を形成する。接
続孔６は、ゲート電極（７）を直接ウエル領域２の主面
に接続する部分において、ゲート絶縁膜５を部分的に除
去することによって形成することができる。
続孔６は、ゲート電極（７）を直接ウエル領域２の主面
に接続する部分において、ゲート絶縁膜５を部分的に除
去することによって形成することができる。
次に、第９図に示すように、ゲート電極７、ワード線
７（図示しない）及び基準電圧配線（図示しない）を形
成する。ゲート電極７は、多結晶珪素膜7Aの上部に高融
点金属シリサイド膜7Bを積層した複合膜で形成する。多
結晶珪素膜7Aは、CVDで堆積し、抵抗値を低減するｎ型
不純物であるＰを導入する。多結晶珪素膜7Aは、例えば
2000〜3000［Å］程度の膜厚で形成する。高融点金属シ
リサイド膜7Bはスパッタで堆積する。高融点金属シリサ
イド膜7Bは例えば2500〜3500［Å］程度の膜厚で形成す
る。多結晶珪素膜7A及び高融点金属シリサイド膜7Bは、
RIE等の異方性エッチングでパターンニングする。
７（図示しない）及び基準電圧配線（図示しない）を形
成する。ゲート電極７は、多結晶珪素膜7Aの上部に高融
点金属シリサイド膜7Bを積層した複合膜で形成する。多
結晶珪素膜7Aは、CVDで堆積し、抵抗値を低減するｎ型
不純物であるＰを導入する。多結晶珪素膜7Aは、例えば
2000〜3000［Å］程度の膜厚で形成する。高融点金属シ
リサイド膜7Bはスパッタで堆積する。高融点金属シリサ
イド膜7Bは例えば2500〜3500［Å］程度の膜厚で形成す
る。多結晶珪素膜7A及び高融点金属シリサイド膜7Bは、
RIE等の異方性エッチングでパターンニングする。
次に、第10図に示すように、ソース領域及びドレイン
領域の一部として使用されるｎ型半導体領域９を形成す
る。半導体領域９は、例えば1013［atoms/cm2］程度の
Ｐを40〜60［KeV］程度のエネルギのイオン打込みで導
入することによって形成することができる。この不純物
の導入に際しては、主に、ゲート電極７及びフィールド
絶縁膜３を不純物導入用マスクとして用いる。したがっ
て、半導体領域９は、ゲート電極７に対して自己整合で
形成することができる。
領域の一部として使用されるｎ型半導体領域９を形成す
る。半導体領域９は、例えば1013［atoms/cm2］程度の
Ｐを40〜60［KeV］程度のエネルギのイオン打込みで導
入することによって形成することができる。この不純物
の導入に際しては、主に、ゲート電極７及びフィールド
絶縁膜３を不純物導入用マスクとして用いる。したがっ
て、半導体領域９は、ゲート電極７に対して自己整合で
形成することができる。
また、同第10図に示すように、接続孔６を通してゲー
ト電極７が接続されたウエル領域２の主面部には、n+型
半導体領域８が形成される。半導体領域８は、ゲート電
極７の下層の多結晶珪素膜7Aに導入されたｎ型不純物が
ウエル領域２の主面部に熱拡散することによって形成す
ることができる。半導体領域８は、例えばゲート電極７
の上層の高融点金属シリサイド膜7Bを活性化する際の熱
処理工程と同一工程によって形成される。
ト電極７が接続されたウエル領域２の主面部には、n+型
半導体領域８が形成される。半導体領域８は、ゲート電
極７の下層の多結晶珪素膜7Aに導入されたｎ型不純物が
ウエル領域２の主面部に熱拡散することによって形成す
ることができる。半導体領域８は、例えばゲート電極７
の上層の高融点金属シリサイド膜7Bを活性化する際の熱
処理工程と同一工程によって形成される。
次に、ゲート電極７の側壁にサイドウォールスペーサ
10を形成する。サイドウォールスペーサ10は、ゲート電
極７を覆うように、CVDで酸化珪素膜を堆積し、この酸
化珪素膜にRIE等の異方性エッチングを施すことによっ
て形成することができる。
10を形成する。サイドウォールスペーサ10は、ゲート電
極７を覆うように、CVDで酸化珪素膜を堆積し、この酸
化珪素膜にRIE等の異方性エッチングを施すことによっ
て形成することができる。
次に、第11図に示すように、ソース領域及びドレイン
領域として使用されるn+型半導体領域11を形成する。半
導体領域11は例えば1015〜1016［atoms/cm2］程度のAs
を40〜60［KeV］程度のエネルギのイオン打込みで導入
することによって形成することができる。この不純物の
導入に際しては、主に、ゲート電極７、フィールド絶縁
膜３及びサイドウォールスペーサ10を不純物導入用マス
クとして用いる。したがって、半導体領域11は、サイド
ウォールスペーサ10に対して自己整合で形成するこがで
きる。この半導体領域11を形成することによって、転送
用MISFET Qt1,Qt2の夫々及び駆動用MISFET Qd1,Qd2の夫
々が完成する。
領域として使用されるn+型半導体領域11を形成する。半
導体領域11は例えば1015〜1016［atoms/cm2］程度のAs
を40〜60［KeV］程度のエネルギのイオン打込みで導入
することによって形成することができる。この不純物の
導入に際しては、主に、ゲート電極７、フィールド絶縁
膜３及びサイドウォールスペーサ10を不純物導入用マス
クとして用いる。したがって、半導体領域11は、サイド
ウォールスペーサ10に対して自己整合で形成するこがで
きる。この半導体領域11を形成することによって、転送
用MISFET Qt1,Qt2の夫々及び駆動用MISFET Qd1,Qd2の夫
々が完成する。
なお、図示しないが、周辺回路を構成するｐチャネル
MISFETのソース領域及びドレイン領域であるp+型半導体
領域は、半導体領域11を形成する工程の後に形成され
る。
MISFETのソース領域及びドレイン領域であるp+型半導体
領域は、半導体領域11を形成する工程の後に形成され
る。
次に、ゲート電極７の上部を含む基板全面に、層間絶
縁膜12を形成する。層間絶縁膜12はCVDで堆積させたち
密な膜質を有する酸化珪素膜で形成する。層間絶縁膜12
は、段差形状の成長を緩和し上層の導電層のステップカ
バレッジを向上できるように、300〜1500［Å］程度の
高い膜厚で形成する。
縁膜12を形成する。層間絶縁膜12はCVDで堆積させたち
密な膜質を有する酸化珪素膜で形成する。層間絶縁膜12
は、段差形状の成長を緩和し上層の導電層のステップカ
バレッジを向上できるように、300〜1500［Å］程度の
高い膜厚で形成する。
次に、ゲート電極７とゲート電極（14）との接続部分
において、層間絶縁膜12を部分的に除去し、接続孔13を
形成する。
において、層間絶縁膜12を部分的に除去し、接続孔13を
形成する。
次に、第12図に示すように、前記接続孔13を通してゲ
ート電極７に接続する負荷用MISFET Qp1,Qp2の夫々のゲ
ート電極14を形成する。ゲート電極14はCVDで堆積した
多結晶珪素膜で形成する。ゲート電極14は例えば1000〜
1500［Å］程度の薄い膜厚で形成する。ゲート電極14は
1015〜1016［atoms/cm2］程度のｐを20〜40［KeV］程度
のエネルギのイオン打込みで導入している。つまり、ゲ
ート電極14はｎ型の多結晶珪素膜で形成されている。
ート電極７に接続する負荷用MISFET Qp1,Qp2の夫々のゲ
ート電極14を形成する。ゲート電極14はCVDで堆積した
多結晶珪素膜で形成する。ゲート電極14は例えば1000〜
1500［Å］程度の薄い膜厚で形成する。ゲート電極14は
1015〜1016［atoms/cm2］程度のｐを20〜40［KeV］程度
のエネルギのイオン打込みで導入している。つまり、ゲ
ート電極14はｎ型の多結晶珪素膜で形成されている。
次に、ゲート電極14を覆うように、基板全面にゲート
絶縁膜15を形成する。ゲート絶縁膜14は、例えばち密な
膜質を有するCVDで堆積した酸化珪素膜で形成する。ゲ
ート絶縁膜15は例えば200〜400［Å］程度の膜厚で形成
する。
絶縁膜15を形成する。ゲート絶縁膜14は、例えばち密な
膜質を有するCVDで堆積した酸化珪素膜で形成する。ゲ
ート絶縁膜15は例えば200〜400［Å］程度の膜厚で形成
する。
次に、第13図に示すように、ゲート絶縁膜15の上部
に、負荷用MISFET Qp1,Qp2の夫々のチャネル形成領域17
A、ドレイン領域17B、ソース領域17C（電源電圧配線を
含む）を順次形成する。チャネル形成領域17A、ドレイ
ン領域17B及びソース領域17Cは、例えばCVDで堆積した
多結晶珪素膜で形成し、650〜2000［Å］程度の膜厚で
形成する。チャネル形成領域17Aは、例えば多結晶珪素
膜に1013［atoms/cm2］程度のBF2を50〜70［KeV］程度
のエネルギのイオン打込みで導入し、ｉ型（若干ｐ型）
に形成する。ドレイン領域17Bは、例えば多結晶珪素膜
に1015［atoms/cm2］程度のAsを50〜70［KeV］程度のエ
ネルギのイオン打込みで導入し、ｎ型に形成する。ソー
ス領域17cは、例えば多結晶珪素膜に1015［atoms/cm2］
程度のBF2を50〜70［KeV］程度のエネルギのイオン打込
みで導入し、ｐ型に形成する。このチャネル形成領域17
A、ドレイン領域17B及びソース領域17Cを形成すること
によって、負荷用MISFET Qp1及びQp2が完成する。
に、負荷用MISFET Qp1,Qp2の夫々のチャネル形成領域17
A、ドレイン領域17B、ソース領域17C（電源電圧配線を
含む）を順次形成する。チャネル形成領域17A、ドレイ
ン領域17B及びソース領域17Cは、例えばCVDで堆積した
多結晶珪素膜で形成し、650〜2000［Å］程度の膜厚で
形成する。チャネル形成領域17Aは、例えば多結晶珪素
膜に1013［atoms/cm2］程度のBF2を50〜70［KeV］程度
のエネルギのイオン打込みで導入し、ｉ型（若干ｐ型）
に形成する。ドレイン領域17Bは、例えば多結晶珪素膜
に1015［atoms/cm2］程度のAsを50〜70［KeV］程度のエ
ネルギのイオン打込みで導入し、ｎ型に形成する。ソー
ス領域17cは、例えば多結晶珪素膜に1015［atoms/cm2］
程度のBF2を50〜70［KeV］程度のエネルギのイオン打込
みで導入し、ｐ型に形成する。このチャネル形成領域17
A、ドレイン領域17B及びソース領域17Cを形成すること
によって、負荷用MISFET Qp1及びQp2が完成する。
次に、基板全面に層間絶縁膜18を形成する。層間絶縁
膜18は、例えばCVDで堆積した酸化珪素膜の上部にCVDで
堆積したPSG膜を形成した複合膜で形成する。この後、
層間絶縁膜18に接続孔19を形成する。
膜18は、例えばCVDで堆積した酸化珪素膜の上部にCVDで
堆積したPSG膜を形成した複合膜で形成する。この後、
層間絶縁膜18に接続孔19を形成する。
次に、前記第１図及び第２図に示すように、接続孔19
を通して転送用MISFET Qt1,Qt2の夫々の他方の半導体領
域11に接続するように、層間絶縁膜18の上部にデータ線
20を形成する。
を通して転送用MISFET Qt1,Qt2の夫々の他方の半導体領
域11に接続するように、層間絶縁膜18の上部にデータ線
20を形成する。
これら一連の製造工程を施すことによって、本実施例
のSRAMのメモリセルは完成する。
のSRAMのメモリセルは完成する。
（実施例II） 本発明の実施例IIであるSAMのメモリセルを第14図
（平面図）で示す。
（平面図）で示す。
第14図に示すように、SRAMのメモリセルは、基本的に
は前記実施例１に示すメモリセルと同様の構造で構成さ
れている。負荷用MISFET Qp1,Qp2の夫々のゲート電極14
は、メモリセル内を引き回さずに最短距離で駆動用MISF
ET Qd1,Qd2の夫々のドレイン領域である半導体領域11に
接続されている。ゲート電極14は負荷用MISFET Qp1,Qp2
の夫々のチャネル形成領域17A部分だけに構成されてい
る。したがって、本実施例IIのメモリセルは、シンプル
な構造で構成されている。
は前記実施例１に示すメモリセルと同様の構造で構成さ
れている。負荷用MISFET Qp1,Qp2の夫々のゲート電極14
は、メモリセル内を引き回さずに最短距離で駆動用MISF
ET Qd1,Qd2の夫々のドレイン領域である半導体領域11に
接続されている。ゲート電極14は負荷用MISFET Qp1,Qp2
の夫々のチャネル形成領域17A部分だけに構成されてい
る。したがって、本実施例IIのメモリセルは、シンプル
な構造で構成されている。
以上、本発明者によってなされた発明を前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変更し得ることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変更し得ることは勿論である。
本願において開示された発明のうち、代表的なものに
よって得ることができる効果を簡単に説明すれば、次の
とおりである。
よって得ることができる効果を簡単に説明すれば、次の
とおりである。
SRAMにおいて、高集積化を図ると共に、低消費電力化
を図ることができる。
を図ることができる。
また、SRAMのメモリセルの負荷素子の最適化を図るこ
とができる。
とができる。
また、SRAMのソフトエラーを防止することができる。
第１図は、本発明の実施例ＩであるSRAMのメモリセルの
要部断面図、 第２図は、前記メモリセルの平面図、 第３図は、前記メモリセルの等価回路図、 第４図乃至第６図は、前記メモリセルの所定の製造工程
における平面図、 第７図乃至第13図は、前記メモリセルの各製造工程毎に
示す要部断面図、 第14図は、本発明の実施例IIであるSRAMのメモリセルの
平面図である。 図中、5,15……ゲート絶縁膜、7,14……ゲート電極、8,
9,11……半導体領域、17A……チャネル形成領域、17B…
…ドレイン領域、17C……ソース領域、DL,20……データ
線、WL,7……ワイド線、Qt1,Qt2……転送用MISFET、Q
d1,Qd2……駆動用MISFET、Qp1,Qp2……負荷用MISFETで
ある。
要部断面図、 第２図は、前記メモリセルの平面図、 第３図は、前記メモリセルの等価回路図、 第４図乃至第６図は、前記メモリセルの所定の製造工程
における平面図、 第７図乃至第13図は、前記メモリセルの各製造工程毎に
示す要部断面図、 第14図は、本発明の実施例IIであるSRAMのメモリセルの
平面図である。 図中、5,15……ゲート絶縁膜、7,14……ゲート電極、8,
9,11……半導体領域、17A……チャネル形成領域、17B…
…ドレイン領域、17C……ソース領域、DL,20……データ
線、WL,7……ワイド線、Qt1,Qt2……転送用MISFET、Q
d1,Qd2……駆動用MISFET、Qp1,Qp2……負荷用MISFETで
ある。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 元吉 真 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 小池 淳義 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内
Claims (6)
- 【請求項１】負荷用MISFETと駆動用MISFETを直列接続し
てなるインバータ回路を２個有し、一方のインバータ回
路の両ゲート電極を他方のインバータ回路の両ドレイン
領域に接続し、他方のインバータ回路の両ゲート電極を
一方のインバータ回路の両ドレイン領域に接続すること
により交叉接続されたフリップフロップ回路を有するメ
モリセルを具備する半導体集積回路装置において、 （ａ）半導体基板表面に形成された第１導電型の第１の
半導体領域と、 （ｂ）前記第１の半導体領域の主面に位置する前記駆動
用MISFETの第２導電型のソース・ドレイン領域と、 （ｃ）前記駆動用MISFETのソース・ドレイン領域の間に
位置し、前記半導体領域の主面上に、ゲート絶縁膜とし
て作用する第１の絶縁膜を介して形成した前記駆動用MI
SFETのゲート電極と、 （ｄ）前記駆動用MISFETのゲート電極の上部に第２の絶
縁膜を介して前記駆動用MISFETのゲート電極とは別に設
けられた前記負荷用MISFETのゲート電極と、 （ｅ）前記負荷用MISFETのゲート電極の上部にゲート絶
縁膜として用いられる第３の絶縁膜を介して設けられた
前記負荷用MISFETのチャネル領域と、 （ｆ）前記チャネル領域の一端に設けられた第１導電型
のソース、及び前記チャネル領域の他端に設けられた第
１導電型のドレイン領域とを含む半導体集積回路装置。 - 【請求項２】特許請求の範囲第１項において、 前記負荷用MISFETのチャネル領域及びソース・ドレイン
領域は、多結晶珪素膜で構成されている半導体集積回路
装置。 - 【請求項３】特許請求の範囲第１項において、 一方のインバータ回路における前記負荷用MISFETのゲー
ト電極は、他方のインバータ回路における前記駆動用MI
SFETのゲート電極の上部にあり、他方のインバータ回路
における前記負荷用MISFETのゲート電極は、一方のイン
バータ回路における前記駆動用MISFETのゲート電極の上
部にある半導体集積回路装置。 - 【請求項４】特許請求の範囲第３項において、 前記駆動用MISFETと前記負荷用MISFETのそれぞれのゲー
ト電極は、平面パターンにおいて重なる領域と重ならな
い領域とを有する半導体集積回路装置。 - 【請求項５】特許請求の範囲第１項において、 前記負荷用MISFETのゲート電極が第１導電型であり、前
記第２導電型のドレイン領域とはチタンシリサイド膜を
介して接続される半導体集積回路装置。 - 【請求項６】特許請求の範囲第１項において、 平面パターンにおいて、前記駆動用MISFETのソース領域
とドレイン領域とを結ぶ方向と、前記負荷用MISFETのソ
ース領域とドレイン領域とを結ぶ方向とが直交するよう
な両MISFETを配置してなる半導体集積回路装置。
Priority Applications (12)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62305465A JP2544417B2 (ja) | 1987-11-30 | 1987-11-30 | 半導体集積回路装置 |
| KR1019880015295A KR960000956B1 (ko) | 1987-11-30 | 1988-11-21 | 반도체 집적회로장치 |
| US07/837,689 US5194749A (en) | 1987-11-30 | 1992-02-19 | Semiconductor integrated circuit device |
| KR1019920009387A KR960000961B1 (ko) | 1987-11-30 | 1992-05-20 | 반도체 집적회로장치 |
| KR1019920009383A KR960000959B1 (ko) | 1987-11-30 | 1992-05-30 | 반도체 집적회로장치 |
| KR1019920009388A KR960000965B1 (ko) | 1987-11-30 | 1992-05-30 | 반도체 집적회로장치 |
| KR1019920009384A KR960000960B1 (ko) | 1987-11-30 | 1992-05-30 | 반도체 집적회로장치 |
| KR1019920009385A KR960008864B1 (ko) | 1987-11-30 | 1992-05-30 | 반도체집적회로장치의 제조방법 |
| US08/028,128 US5483083A (en) | 1987-11-30 | 1993-03-09 | Semiconductor integrated circuit device |
| US08/429,882 US5619055A (en) | 1987-11-30 | 1995-04-27 | Semiconductor integrated circuit device |
| US08/470,452 US5700705A (en) | 1987-11-30 | 1995-06-06 | Semiconductor integrated circuit device |
| US08/470,451 US5646423A (en) | 1987-11-30 | 1995-06-06 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62305465A JP2544417B2 (ja) | 1987-11-30 | 1987-11-30 | 半導体集積回路装置 |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6294168A Division JP2556673B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体集積回路装置 |
| JP6294169A Division JP2564773B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体集積回路装置の製造方法 |
| JP6294167A Division JP2556672B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01144673A JPH01144673A (ja) | 1989-06-06 |
| JP2544417B2 true JP2544417B2 (ja) | 1996-10-16 |
Family
ID=17945474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62305465A Expired - Fee Related JP2544417B2 (ja) | 1987-11-30 | 1987-11-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2544417B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2564009B2 (ja) * | 1989-11-02 | 1996-12-18 | 三菱電機株式会社 | Ｄ／ａ変換器 |
| JP2678091B2 (ja) * | 1990-12-19 | 1997-11-17 | 松下電子工業株式会社 | 半導体装置 |
| DE69229842T2 (de) * | 1991-03-27 | 2000-04-20 | Fujitsu Ltd. | Halbleiterspeicheranordnung mit einem Dünnschichttransistor und Herstellungsmethode für selben |
-
1987
- 1987-11-30 JP JP62305465A patent/JP2544417B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01144673A (ja) | 1989-06-06 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |