JPS62263668A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62263668A JPS62263668A JP61106646A JP10664686A JPS62263668A JP S62263668 A JPS62263668 A JP S62263668A JP 61106646 A JP61106646 A JP 61106646A JP 10664686 A JP10664686 A JP 10664686A JP S62263668 A JPS62263668 A JP S62263668A
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、半導体集
積回路装置における高抵抗の抵抗の形成に適用して有効
な技術に関するものである。
積回路装置における高抵抗の抵抗の形成に適用して有効
な技術に関するものである。
近年、スタチックＲＡ Ｍ （Ｒａｎｄｏｍ Ａｃｃｅ
ｓｓ Ｍｅｍｏ−ｒｙ）のメモリセルとしては、高抵抗
多結晶Ｓｉ （シリコン）負荷型メモリセルが主として
用いられている（例えば、特開昭５７−１３０４６１号
公報等）。第６図に示す、ように、この高抵抗多結晶Ｓ
］負荷型メモリセルは１Ｍ０３ＦＥＴＱ＋及び高抵抗多
結晶Ｓ１抵抗Ｒ２から成ろインバータと、ＭＯＳ Ｆ
Ｅ Ｔ Ｑ ２及び高抵抗多結晶Ｓ１抵抗Ｒ２から成る
インバータとの２個のインバータの一方の出力を他方の
入力に接続した構成の情報記憶用のフリツブフロップを
有し、このフリップフロップと。
ｓｓ Ｍｅｍｏ−ｒｙ）のメモリセルとしては、高抵抗
多結晶Ｓｉ （シリコン）負荷型メモリセルが主として
用いられている（例えば、特開昭５７−１３０４６１号
公報等）。第６図に示す、ように、この高抵抗多結晶Ｓ
］負荷型メモリセルは１Ｍ０３ＦＥＴＱ＋及び高抵抗多
結晶Ｓ１抵抗Ｒ２から成ろインバータと、ＭＯＳ Ｆ
Ｅ Ｔ Ｑ ２及び高抵抗多結晶Ｓ１抵抗Ｒ２から成る
インバータとの２個のインバータの一方の出力を他方の
入力に接続した構成の情報記憶用のフリツブフロップを
有し、このフリップフロップと。
セル外との情報のやりとりのためのスイッチ用ＭＯ３Ｆ
ＥＴＱ３ 、Ｑ４とが組み合わされた構成となっている
。前記高抵抗多結晶Ｓ１抵抗Ｒ＋ 、 Ｒ２のそれぞれ
の一端は電源電位Ｖ。Ｃに接続され、またＭ ＯＳ Ｆ
Ｅ Ｔ Ｑ ＋ −Ｑ ２のそれぞれのソースは接地
されている。さらに前記スイッチ用ＭＯ３Ｆ Ｅ Ｔ
Ｑ３ 、 Ｑ４のゲートにはワード線Ｗ Ｌが。
ＥＴＱ３ 、Ｑ４とが組み合わされた構成となっている
。前記高抵抗多結晶Ｓ１抵抗Ｒ＋ 、 Ｒ２のそれぞれ
の一端は電源電位Ｖ。Ｃに接続され、またＭ ＯＳ Ｆ
Ｅ Ｔ Ｑ ＋ −Ｑ ２のそれぞれのソースは接地
されている。さらに前記スイッチ用ＭＯ３Ｆ Ｅ Ｔ
Ｑ３ 、 Ｑ４のゲートにはワード線Ｗ Ｌが。
ドレインにはデータ線ＤＬ、ＤＬがそれぞれ接続されて
いる。
いる。
上述のような高抵抗多結晶Ｓ１負荷型メモリセルを有す
るスタチックＲＡＭにおけるいわゆる待機時（スタンバ
イ時）消費電流Ｉｓ、（待機時にＲ３又はＲ２を通って
電源電位ｖｃｏから接地線に流れる電流）は１例えば２
５６にピッ１〜のスタチックＲＡＭの場合、例えば２μ
八へ度以下に低減する必要がある。
るスタチックＲＡＭにおけるいわゆる待機時（スタンバ
イ時）消費電流Ｉｓ、（待機時にＲ３又はＲ２を通って
電源電位ｖｃｏから接地線に流れる電流）は１例えば２
５６にピッ１〜のスタチックＲＡＭの場合、例えば２μ
八へ度以下に低減する必要がある。
〔発明が解決しようとする問題点〕
しかしながら、高抵抗多結晶Ｓｉ抵抗Ｒ１，Ｒ２を用い
た場合には高抵抗化に限界があり、このため現在の技術
ではＩｓｅを２μ八へ度以下に低減することは難しいと
いう問題がある。
た場合には高抵抗化に限界があり、このため現在の技術
ではＩｓｅを２μ八へ度以下に低減することは難しいと
いう問題がある。
本発明の目的は、極めて高抵抗の抵抗を得ることが可能
な技術を提供することにある。
な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本発明者は、上述の間層を解決す入く鋭意検討を行った
結果、不純物が導入された絶縁物が高抵抗材料として使
用可能であることを見い出し、本発明を案出するに到っ
た。
結果、不純物が導入された絶縁物が高抵抗材料として使
用可能であることを見い出し、本発明を案出するに到っ
た。
本願において開示される発明のうち１代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、高抵抗の抵抗を不純物が導入された絶縁物に
より構成している。
より構成している。
上記した手段によれば、絶縁物の属性である高抵抗を利
用して極めて高抵抗の抵抗の形成が可能となると共に、
不純物の導入条件を選定することにより抵抗値の制御が
可能となる。
用して極めて高抵抗の抵抗の形成が可能となると共に、
不純物の導入条件を選定することにより抵抗値の制御が
可能となる。
以下、本発明の構成について、一実施例に基づき図面を
用いて説明する。
用いて説明する。
なお、実施例の全図において、同一の機能を有するもの
には同一の符号を付け、その繰り返しの説明は省略する
。また本実施例によるスタチックＲＡＭのメモリセルは
、第６図に示すと同様な回路構成を有する。
には同一の符号を付け、その繰り返しの説明は省略する
。また本実施例によるスタチックＲＡＭのメモリセルは
、第６図に示すと同様な回路構成を有する。
第１図及び第２図に示すように、本実施例によるスタチ
ックＲＡＭにおいては、例えばＰ型Ｓ１基板のような半
導体基板１の表面に例えば５ｉＯ２（二酸化シリコン）
１模のようなフィールド絶８膜２が設けられ、このフィ
ールド絶縁膜２により素子分離が行われている。このフ
ィールド絶縁膜２の下方には、Ｐ゛型のチャネルストッ
パ領域３が設けられ、寄生チャネルの発生が防止されて
いる。
ックＲＡＭにおいては、例えばＰ型Ｓ１基板のような半
導体基板１の表面に例えば５ｉＯ２（二酸化シリコン）
１模のようなフィールド絶８膜２が設けられ、このフィ
ールド絶縁膜２により素子分離が行われている。このフ
ィールド絶縁膜２の下方には、Ｐ゛型のチャネルストッ
パ領域３が設けられ、寄生チャネルの発生が防止されて
いる。
前記フィールド絶縁膜２で囲まれた各活性領域表面には
１例えばＳｉＯ２膜のようなゲート絶秋膜４が設けられ
ている。このゲート絶縁膜４及びフィールド絶縁膜２の
上には１例えば多結晶５ｉｌｌ１５と高融点金属シリサ
イド膜６との二層膜、すなわちポリサイド膜から成る所
定形状のワード線ＷＬ、ゲート電極７．８及び接地線（
ソース線）ＳＬがそれぞれ設けられている。またフィー
ルド絶縁膜２で囲まれた前記各活性領域には、前記ワー
ド線ＷＬ、ゲート電極７．８及び接地線ＳＬに対して自
己整合的に、ｎ３型のソース領域９及びトレイン領域１
０が形成されている。そしてワード線ＷＬ、ソース領域
９及びドレイン領域１０によりスイーソチ用ＭＯＳ Ｆ
Ｅ ＴＱ３ 、 Ｑ４が、ゲート電極７、ソース領域
９及びドレイン領域１０により〜１０５ＦＥＴＱＩが、
ゲート電極８、ソース領域９及びドレイン領域ｌＯによ
りＭ ＯＳ Ｆ Ｅ ”Ｉ” Ｑ ２かそれぞれ構成さ
れている。なお前記ＭＯ３ＦＥＴＱ＋のトレイン領域１
０と前記ＭＯ５ＦＥＴＱ４のソース領域９とは共通にな
っている。またこれらのＭ ＯＳ Ｆ Ｅ Ｔ Ｑ １
〜Ｑ４はいずれもいわゆるＬＤＤ （Ｌｉｇｈｊｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ） ＋１！７ｉ告を有し、前記
ソース領域９及びドレイン領域１０は、ワード線ＷＬ及
びゲート電極７，８の側面に例えばＳｉＣ２から成る側
壁１１を形成する前後の２段階に分けて半導体基板１中
に不純物導入を行うことにより形成される。
１例えばＳｉＯ２膜のようなゲート絶秋膜４が設けられ
ている。このゲート絶縁膜４及びフィールド絶縁膜２の
上には１例えば多結晶５ｉｌｌ１５と高融点金属シリサ
イド膜６との二層膜、すなわちポリサイド膜から成る所
定形状のワード線ＷＬ、ゲート電極７．８及び接地線（
ソース線）ＳＬがそれぞれ設けられている。またフィー
ルド絶縁膜２で囲まれた前記各活性領域には、前記ワー
ド線ＷＬ、ゲート電極７．８及び接地線ＳＬに対して自
己整合的に、ｎ３型のソース領域９及びトレイン領域１
０が形成されている。そしてワード線ＷＬ、ソース領域
９及びドレイン領域１０によりスイーソチ用ＭＯＳ Ｆ
Ｅ ＴＱ３ 、 Ｑ４が、ゲート電極７、ソース領域
９及びドレイン領域１０により〜１０５ＦＥＴＱＩが、
ゲート電極８、ソース領域９及びドレイン領域ｌＯによ
りＭ ＯＳ Ｆ Ｅ ”Ｉ” Ｑ ２かそれぞれ構成さ
れている。なお前記ＭＯ３ＦＥＴＱ＋のトレイン領域１
０と前記ＭＯ５ＦＥＴＱ４のソース領域９とは共通にな
っている。またこれらのＭ ＯＳ Ｆ Ｅ Ｔ Ｑ １
〜Ｑ４はいずれもいわゆるＬＤＤ （Ｌｉｇｈｊｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ） ＋１！７ｉ告を有し、前記
ソース領域９及びドレイン領域１０は、ワード線ＷＬ及
びゲート電極７，８の側面に例えばＳｉＣ２から成る側
壁１１を形成する前後の２段階に分けて半導体基板１中
に不純物導入を行うことにより形成される。
こ九らのＭ ＯＳ Ｆ Ｅ Ｔ Ｑ Ｉ−Ｑ４の上には
１例えば５１０２膜のような層間絶縁膜１２が設けられ
ている。なお第１図においては１図面をわかりやすくす
るために、この層間絶８膜１２の図示を省略した。この
層間絶縁膜１２の表面には、例えばヒ素のような不純物
が例えば深さ数１００人程度まで選択的に導入された領
域が設けられ、この不純物導入領域により抵抗Ｒｒ 、
Ｒ２が構成されている。さらにこの層間絶縁膜１２の
上には、例えば所定形状のｎ゛型多結晶Ｓｉ膜から成る
配線層１３が設けらオシ、この配線層１３に前記抵抗Ｒ
＋、Ｒ２が接続されている。なおこの配線層１３は、例
えばポリサイド膜により形成することも可能である。ま
た前記配ａ層１３は、層間絶縁膜１２及びゲートＦａ
Ｊｊｉ膜４に設けられたコンタクトホール１４を通して
それぞれＭ ＯＳ Ｆ Ｅ Ｔ Ｑｓ 、 Ｑａのソー
ス領域９にコンタクトしている。
１例えば５１０２膜のような層間絶縁膜１２が設けられ
ている。なお第１図においては１図面をわかりやすくす
るために、この層間絶８膜１２の図示を省略した。この
層間絶縁膜１２の表面には、例えばヒ素のような不純物
が例えば深さ数１００人程度まで選択的に導入された領
域が設けられ、この不純物導入領域により抵抗Ｒｒ 、
Ｒ２が構成されている。さらにこの層間絶縁膜１２の
上には、例えば所定形状のｎ゛型多結晶Ｓｉ膜から成る
配線層１３が設けらオシ、この配線層１３に前記抵抗Ｒ
＋、Ｒ２が接続されている。なおこの配線層１３は、例
えばポリサイド膜により形成することも可能である。ま
た前記配ａ層１３は、層間絶縁膜１２及びゲートＦａ
Ｊｊｉ膜４に設けられたコンタクトホール１４を通して
それぞれＭ ＯＳ Ｆ Ｅ Ｔ Ｑｓ 、 Ｑａのソー
ス領域９にコンタクトしている。
前記抵抗Ｒ１，Ｒ２は１層間絶縁膜１２に例えばイオン
打ち込みにより例えばヒ素を例えばエネルギー８０ｋｅ
Ｖ、ドーズ量１０”／ｃａｔ程度の条件で導入すること
により形成することができる。
打ち込みにより例えばヒ素を例えばエネルギー８０ｋｅ
Ｖ、ドーズ量１０”／ｃａｔ程度の条件で導入すること
により形成することができる。
これによって、不純物導入前の層間絶縁膜１２の抵抗率
が例えば１０２０Ωｍ程度以上であるのに対して、この
不純物導入領域の抵抗率は例えば１０１５Ωｍ程度とな
る。この抵抗率は、真性多結晶Ｓｉの抵抗率が１０４〜
１０５Ωｍ程度であるのに対して極めて高い値である。
が例えば１０２０Ωｍ程度以上であるのに対して、この
不純物導入領域の抵抗率は例えば１０１５Ωｍ程度とな
る。この抵抗率は、真性多結晶Ｓｉの抵抗率が１０４〜
１０５Ωｍ程度であるのに対して極めて高い値である。
このため、抵抗Ｒ１、Ｒ２の抵抗値を高くすることがで
きるので、Ｉｓｏを例えば１ＡＬＡ程度以下に低減する
ことができる。なお１層間絶縁膜１２に導入する不純物
としては、ヒ素以外にリンやホウ素等の各種不純物を用
いることができ、また打ち込みのエネルギー、ドーズ量
等も必要に応じて変更可能である。
きるので、Ｉｓｏを例えば１ＡＬＡ程度以下に低減する
ことができる。なお１層間絶縁膜１２に導入する不純物
としては、ヒ素以外にリンやホウ素等の各種不純物を用
いることができ、また打ち込みのエネルギー、ドーズ量
等も必要に応じて変更可能である。
この不純物導入条件の選定により、抵抗率の制御が可能
であり、従って抵抗Ｒ４，Ｒ２の抵抗値の制御が可能で
ある。
であり、従って抵抗Ｒ４，Ｒ２の抵抗値の制御が可能で
ある。
さらに、従来は十分な抵抗値を得るために高抵抗多結晶
Ｓ１抵抗Ｒ１，Ｒ２の長さを例えば４〜５μＩｎ程度に
する必要があったが１本実施例によれば、上述のように
不純物を層間絶縁膜１２に導入することにより抵抗Ｒ＋
、 Ｒ２を形成しているので、抵抗値の著しい増大に
より３抵抗Ｒ１，Ｒ２の長さを著しく低減することが可
能となる。従って、この分だけメモリセル１個当たりの
占有面積を小さくすることができるので、集積密度の増
大を図ることができる。
Ｓ１抵抗Ｒ１，Ｒ２の長さを例えば４〜５μＩｎ程度に
する必要があったが１本実施例によれば、上述のように
不純物を層間絶縁膜１２に導入することにより抵抗Ｒ＋
、 Ｒ２を形成しているので、抵抗値の著しい増大に
より３抵抗Ｒ１，Ｒ２の長さを著しく低減することが可
能となる。従って、この分だけメモリセル１個当たりの
占有面積を小さくすることができるので、集積密度の増
大を図ることができる。
さらに本実施例によるスタチックＲ，ＡＭにおいては、
虹記配線層１３、抵抗Ｒ１，Ｒ２等を覆うように１例え
ばＰＳＧ膜のような層間絶縁膜１５が設けられ、この層
間絶縁膜１５の上にＡ１膜から成るデータ線ＤＬ、ＤＬ
が設けられている。これらのデータ線ＤＬ、ＤＬは、層
間絶縁膜１２．１５及びゲート絶縁膜４に設けられたコ
ンタクトホー ／Ｌ７１６ ’：ｙ： ｍ シテソ、ｈ
ぞｔＬＭｏ Ｓ Ｆ Ｅ ＴＱ３ 、 Ｑ４のトレイン
領域１０にコンタクトしている。なお第１図においては
、図面をわかりやすくするためにデータ線ＤＬ、Ｄ〒を
一点鎖線で示し、また二層目の層間絶縁膜１５の図示は
省略した。
虹記配線層１３、抵抗Ｒ１，Ｒ２等を覆うように１例え
ばＰＳＧ膜のような層間絶縁膜１５が設けられ、この層
間絶縁膜１５の上にＡ１膜から成るデータ線ＤＬ、ＤＬ
が設けられている。これらのデータ線ＤＬ、ＤＬは、層
間絶縁膜１２．１５及びゲート絶縁膜４に設けられたコ
ンタクトホー ／Ｌ７１６ ’：ｙ： ｍ シテソ、ｈ
ぞｔＬＭｏ Ｓ Ｆ Ｅ ＴＱ３ 、 Ｑ４のトレイン
領域１０にコンタクトしている。なお第１図においては
、図面をわかりやすくするためにデータ線ＤＬ、Ｄ〒を
一点鎖線で示し、また二層目の層間絶縁膜１５の図示は
省略した。
次に」二連の実施例によるスタチックＲＡＭの製造方法
につき説明する。まず第１図及び第２図に示すようにＭ
ＯＳ Ｆ Ｅ Ｔ Ｑ ＋〜Ｑ４、ワード線ＷＬ、接
地線ＳＬ等を形成し、これらの上に層間絶縁膜１２を形
成した後、コンタクトホール１４を形成する。次に第３
図に示すように、フォトリンクラフイーにより層間絶縁
膜１２上に所定形状のフォトレジスト膜１７を形成した
後、このフォトレジスト膜１７をマスクとして層間絶縁
膜１２中に例えばヒ素を選択的にイオン打ち込みするこ
とにより抵抗Ｒ１、Ｒ２（第３図においては艮、のみ示
す）を形成する。次にフォトレジスト膜１７を除去した
後、第・１図に示すように、配線層形成用の真性多結晶
Ｓｉ膜１８を全面に形成する。次にこの真性多結晶Ｓｉ
膜１８の全面し；例えばリンのイオン打ち込み、拡散等
を行うことにより、この多結晶Ｓｉｌσ１８を低拡抗化
する。次にこの多結晶Ｓｉ膜１８を所定形状にパターン
ニンクすることによリ、第５図に示すように、例えばリ
ンの導入によりｎ゛型化れた多結晶Ｓｉ膜から成る低抵
抗の配線層１３を形成する。この後、第１図及び第２図
に示すように層間絶縁膜１５、コンタクトホール１６及
びデータ線ＤＬ、 Ｄ′Ｔ−を形成して、目的とするス
タチックＲＡＭを完成させる。
につき説明する。まず第１図及び第２図に示すようにＭ
ＯＳ Ｆ Ｅ Ｔ Ｑ ＋〜Ｑ４、ワード線ＷＬ、接
地線ＳＬ等を形成し、これらの上に層間絶縁膜１２を形
成した後、コンタクトホール１４を形成する。次に第３
図に示すように、フォトリンクラフイーにより層間絶縁
膜１２上に所定形状のフォトレジスト膜１７を形成した
後、このフォトレジスト膜１７をマスクとして層間絶縁
膜１２中に例えばヒ素を選択的にイオン打ち込みするこ
とにより抵抗Ｒ１、Ｒ２（第３図においては艮、のみ示
す）を形成する。次にフォトレジスト膜１７を除去した
後、第・１図に示すように、配線層形成用の真性多結晶
Ｓｉ膜１８を全面に形成する。次にこの真性多結晶Ｓｉ
膜１８の全面し；例えばリンのイオン打ち込み、拡散等
を行うことにより、この多結晶Ｓｉｌσ１８を低拡抗化
する。次にこの多結晶Ｓｉ膜１８を所定形状にパターン
ニンクすることによリ、第５図に示すように、例えばリ
ンの導入によりｎ゛型化れた多結晶Ｓｉ膜から成る低抵
抗の配線層１３を形成する。この後、第１図及び第２図
に示すように層間絶縁膜１５、コンタクトホール１６及
びデータ線ＤＬ、 Ｄ′Ｔ−を形成して、目的とするス
タチックＲＡＭを完成させる。
上述のような製造方法によれば、Ｉｓｓが極めて小さい
スタチックＲＡ Ｍを簡単なプロセスにより製造するこ
とができる。
スタチックＲＡ Ｍを簡単なプロセスにより製造するこ
とができる。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて１種々変形し得ることは勿論である。
基づき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて１種々変形し得ることは勿論である。
例えば、上述の実施例においては本発明をスタチックＲ
ＡＭに適用した場合につき説明したが、本発明は、高抵
抗の抵抗を有する各種半導体集積回路装置に適用するこ
とが可能である。
ＡＭに適用した場合につき説明したが、本発明は、高抵
抗の抵抗を有する各種半導体集積回路装置に適用するこ
とが可能である。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、極めて高抵抗の抵抗を得ることが可能となる
。
。
第１図は、本発明の一実施例によるスタチックＲＡＭの
要部平面図。 第２図は、第１図のＡ−Ａ線断面図、 第３図〜第５図は、第１図及び第２図に示すスタチック
ＲＡＭの製造方法の一例を工程順に説明するための要部
断面図、 第６図は、高抵抗多結晶Ｓｉ負荷型メモリセルの回路構
成を示す回路図である。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
、３・・・チャネルストッパ領域、４・・・ゲート絶縁
膜。 ７．８・・ゲート電極、９・・・ソース領域、１ｏ・・
・ドレイン領域、１２．１５・・・層間絶縁膜、１３・
・・配線層、１７・・・フォトレジスト膜、１８・・真
性多結晶Ｓｉ膜、Ｒ１，Ｒ２・・・抵抗、ＷＬ・・・ワ
ード線、ＤＬ、百■・・・データ線、ＳＬ・・・接地線
である。
要部平面図。 第２図は、第１図のＡ−Ａ線断面図、 第３図〜第５図は、第１図及び第２図に示すスタチック
ＲＡＭの製造方法の一例を工程順に説明するための要部
断面図、 第６図は、高抵抗多結晶Ｓｉ負荷型メモリセルの回路構
成を示す回路図である。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
、３・・・チャネルストッパ領域、４・・・ゲート絶縁
膜。 ７．８・・ゲート電極、９・・・ソース領域、１ｏ・・
・ドレイン領域、１２．１５・・・層間絶縁膜、１３・
・・配線層、１７・・・フォトレジスト膜、１８・・真
性多結晶Ｓｉ膜、Ｒ１，Ｒ２・・・抵抗、ＷＬ・・・ワ
ード線、ＤＬ、百■・・・データ線、ＳＬ・・・接地線
である。
Claims (1)
- 【特許請求の範囲】 １、高抵抗の抵抗を有する半導体集積回路装置であって
、前記抵抗を不純物が導入された絶縁物により構成した
ことを特徴とする半導体集積回路装置。 ２、前記絶縁物が二酸化シリコンであることを特徴とす
る特許請求の範囲第１項記載の半導体集積回路装置。 ３、前記不純物がヒ素であることを特徴とする特許請求
の範囲第１項又は第２項記載の半導体集積回路装置。 ４、前記抵抗が層間絶縁膜に設けられていることを特徴
とする特許請求の範囲第１項〜第３項のいずれか一項記
載の半導体集積回路装置。 ５、前記半導体集積回路装置がスタチックＲＡＭである
ことを特徴とする特許請求の範囲第１項〜第４項のいず
れか一項記載の半導体集積回路装置。 ６、前記抵抗が高抵抗負荷型メモリセルにおける抵抗で
あることを特徴とする特許請求の範囲第５項記載の半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61106646A JPS62263668A (ja) | 1986-05-12 | 1986-05-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61106646A JPS62263668A (ja) | 1986-05-12 | 1986-05-12 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62263668A true JPS62263668A (ja) | 1987-11-16 |
Family
ID=14438882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61106646A Pending JPS62263668A (ja) | 1986-05-12 | 1986-05-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62263668A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049970A (en) * | 1987-11-17 | 1991-09-17 | Sharp Kabushiki Kaisha | High resistive element |
| US5214497A (en) * | 1988-05-25 | 1993-05-25 | Hitachi, Ltd. | Polycrystalline silicon resistor for use in a semiconductor integrated circuit having a memory device |
| CN111696966A (zh) * | 2019-03-15 | 2020-09-22 | 东芝存储器株式会社 | 半导体装置 |
-
1986
- 1986-05-12 JP JP61106646A patent/JPS62263668A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049970A (en) * | 1987-11-17 | 1991-09-17 | Sharp Kabushiki Kaisha | High resistive element |
| US5214497A (en) * | 1988-05-25 | 1993-05-25 | Hitachi, Ltd. | Polycrystalline silicon resistor for use in a semiconductor integrated circuit having a memory device |
| CN111696966A (zh) * | 2019-03-15 | 2020-09-22 | 东芝存储器株式会社 | 半导体装置 |
| US10985237B2 (en) | 2019-03-15 | 2021-04-20 | Toshiba Memory Corporation | Semiconductor device |
| US11574994B2 (en) | 2019-03-15 | 2023-02-07 | Kioxia Corporation | Semiconductor device |
| CN111696966B (zh) * | 2019-03-15 | 2023-11-03 | 铠侠股份有限公司 | 半导体装置 |
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