KR0159940B1 - 반도체장치의 제조방법 및 그것에서 얻어진 반도체장치 - Google Patents

반도체장치의 제조방법 및 그것에서 얻어진 반도체장치 Download PDF

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미다 가쓰시게
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Abstract

내용없음.

Description

반도체장치의 제조방법 및 그것에서 얻어진 반도체장치
제1a도∼제1g도 및 제2a도∼제2g도는 본 발명의 제1실시예에 의한 반도체장치의 제조방법을 도시한 반도체기판의 주요부 단면도.
제3도는 본 발명이 적용되는 반도체기판의 평면도.
제4도는 제3도에 도시된 반도체기판의 주요부 확대평면도.
제5도는 본 발명의 제2실시예에 의한 반도체 집적회로장치의 반도체기판의 주요부 확대평면도.
제6a도∼제6g도 및 제7a도∼제7g도는 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도.
제8도는 본 발명의 다른 실시예에 의한 반도체 집적회로장치의 반도체기판의 주요부 단면도.
본 발명은 일반적으로 반도체장치의 제조방법 및 그것에 의해 얻어진 반도체장치에 관한 것으로서, 특히 마스크 ROM(Read Only Memory) 등을 갖는 반도체 집적회로장치의 제조공정중에 데이터를 라이트하는 마스크ROM장치에 적용해서 유효한 기술에 관한 것이다.
종래, 메모리셀을 공핍형(depletion type) 절연게이트 전계효과 트랜지스터(D-MOSFET)와 엔한스먼트형(enhancement type) 절연게이트 전계효과 트랜지스터(E-MOSFET)로 구성하고, 이온주입에 의해 결정된 트랜지스터의 임계값전압(Vth)을 제어하는 것에 의해 데이터의 라이트를 실행하는 방식의 마스크ROM(이하, E/D-MOS방식이라 한다)이 알려져 있다. 대용량을 갖는 이러한 방식의 마스크ROM은 용이하게 제조할 수 있으므로, 마이크로컴퓨터의 고정프로그램 기억용 메모리 등에 널리 이용되고 있었다. 이와 같은 E/D-ROM방식의 마스크ROM에 대해서는 예를 들면 일본국 특허공개공보 소화53-41188호(1987년 1월 16일 공개)에 기재되어 있다.
종래의 상기 E/D-ROM방식의 마스크ROM의 제조공정에서는 개발기간(Turn Around Time)의 단축을 도모하기 위해서, 모든 채널영역으로 미리 기판과는 다른 도전형의 불순물이온을 주입해서 전체메모리셀을 D-MOSFET로 한 후, 라이트될 데이터의 미리 정해진(임의의) 어드레스의 D-MOSFET의 게이트전극상에서 그의 채널영역으로 상기 도전형과는 다른 도전형의 불순물이온을 주입해서 E-MOSFET를 형성하고 있었다.
그런데, 이와 같은 E/D-MOSFET의 제조방법은 임계값전압(Vth)를 제어하는 것이 곤란하며, 특히 D-MOSFET의 임계값전압(절대값)을 크게 하는 것이 곤란하였다. 이 때문에, 메모리셀(센스회로)의 동작전원전압 범위를 넓게 할 수 없어 별도의 센스앰프회로를 마련하지 않으면 안된다는 문제점이 있었다.
이러한 문제를 해결하기 위해서 미리 전체의 메모리셀을 E-MOSFET로 한후, 임의의(미리 정해진) 어드레스의 메모리셀의 게이트전극상에서 그의 채널영역으로 기판과는 다른 도전형의 불순물이온을 주입해서 D-MOSFET를 형성하는 방법이 제안되었다. 이 방법에 의하면, D-MOSFET의 임계값전압을 크게 하는 것이 가능하게 되어 메모리셀의 동작전원전압 범위를 넓게 할 수 있으므로, 센스앰프회로가 불필요하게 된다. 또한, 종래에는 전체메모리셀을 D-MOSFET화하고, 그 후 임의의 메모리셀을 E-MOSFET로 변환하기 위해 2개의 마스크를 필요로 했지만, 이 방법에 의하면 E-MOSFET를 D-MOSFET로 변환하는데 1개의 마스크만을 사용해도 된다는 이점도 있다.
그러나, 본 발명자들의 검토에 의하면, E-MOSFET상에서 그의 채널영역으로 기판과는 다른 도전형의 불순물을 주입해서 D-MOSFET를 형성하는 상기한 방법에서는 인접하는 메모리셀 사이에서 누설전류가 발생하기 쉽다는 문제점이 있다는 것을 발견하였다.
특히, 상기 이온주입공정에서는 먼저 기판포면상에 퇴적된(피착된) 포토레지스트의 일부를 에칭해서 채널영역상의 게이트전극을 노출시킨 후, 이 포토레지스트를 마스크로 사용해서 불순물이온을 고에너지로 주입한다. 이 때, 포토레지스트 마스크에 맞춤어긋남이 발생한 경우에는 태널영역뿐만 아니라 인접한 메모리셀끼리를 분리하는 필드절연막(분리영역)상으로도 불순물이온이 주입된다.
주입된 불순물이온의 일부가 필드절연막을 통과해서 아래쪽의 기판에 도달한다. 그러면, 이 불순물이온이 누설경로를 형성하여 메모리셀 사이에서 누설전류가 발생한 결과, 동작전원전압의 마진을 저하시키거나 메모리셀의 오동작을 일으킨다는 문제점이 있었다.
본 발명의 목적은 레지스트마스크의 맞춤어긋남에 기인해서 발생하는 장치의 특성저하를 경감시킬 수 있는 반도체 집적회로장치의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 마스크ROM내의 전체메모리셀을 미리 E-MOSFET로 한 후 임의의 메모리셀의 게이트전극상에서 그의 채널영역으로 이 채널영역과는 다른 도전형의 불순물이온을 주입해서 D-MOSFET를 형성할 때, 이 불순물이 필드절연막 아래쪽의 기판에 도달하는 것을 방지할 수 있는 기술을 제공하는 것이다.
본 발명의 하나의 측면에 의하면, 반도체장치의 제조방법은 주표면을 갖는 반도체기판을 준비하는 공정, 기판의 주표면에 분리영역을 형성하여 소자영역을 규정하는 공정, 기판의 주표면을 도프해서 기판의 주표면내의 소자영역에 제1도 전형(예를 들면 p형)의 도프층을 형성하는 공정, 기판의 주표면상에 도체패턴을 형성하는 공정, 상기 도프층의 도체패턴으로 덮여 있는 부분이 제 1불순물로 도프되지 않고 제1도전형의 도전영역으로서 남도록 해서 분리영역과 도체패턴을 마스크로 사용하여 기판을 제1불순물로 도프하고 제2도전형(예를 들면 n형)의 도프영역을 형성하는 공정, 그의 적어도 1개의 도전영역의 일부분을 제 2불순물로 도프해서 적어도 1개의 도전영역의 일부분의 도전율을 수정하고 기판의 주표면과 평행한 면에서 보아 적어도 1개의 도전영역에 도전율 수정영역을 형성하는 공정을 포함한다.
본 발명의 다른 하나의 측면에 의하면, 반도체마스크ROM장치는 주표면을 갖는 반도체기판, 소자영역을 규정하기 위해 기판의 주표면상에 형성된 실질적으로 평행한 분리영역, 기판의 주표면내의 소자영역의 제1부분에 형성된 제1도전형(예를 들면 p형)의 채널도프층, 기판의 주표면내의 소자영역의 제2부분에 형성된 제1도전형(예를 들면 p형)의 채널도프층, 기판의 주표면내의 소자영역의 제2 부분에 형성된 제2도전형(예를 들면 n형)의 소스/드레인 도프영역, 공핍형 절연게이트 전계효과 트랜지스터를 구성하기 위해 상기 채널도프층중의 적어도 1개의 일부에 형성된 제2도전형의 채널도프영역, 엔한스먼트형 절연게이트 전계효과 트랜지스터를 구성하는 다른 채널도프층 및 절연층을 기판의 주표면과 도전패턴 사이에 개재해서 소자영역의 제1부분상에 형성된 도체패턴을 포함하고, 상기 도체패턴은 미리 정해진 폭을 갖고 분리영역을 대략 횡단하고 있으며 절연게이트 전계효과 트랜지스터의 게이트 및 워드선으로서 작용하며, 상기 각 채널도프영역은 도체패턴의 미리 정해진 폭방향에서 측정한 제1 치수가 미리 정해진 폭이상이고, 이 미리 정해진 폭과 실질적으로 수직인 방향에서 측정한 제2치수가 인접하는 2개의 분리영역사이의 거리보다 작게 되어 있다.
본 발명의 또 다른 측면에 의하면, 반도체마스크ROM장치는 주표면을 갖는 반도체기판, 소자영역을 규정하기 위해 반도체기판의 주표면상에 형성된 실질적으로 평행한 분리영역, 기판의 주표면내의 소자영역의 제1부분에 형성된 제2도전형(예를 들면 n형)의 소스/드레인 도프영역, 공핍형 절연게이트 전계효과 트랜지스터를 구성하기 위해 채널도프층중의 적어도 1개의 일부에 형성된 제2도전형의 채널도프영역, 엔한스먼트형 절연게이트 전계효과 트랜지스터를 구성하는 다른 채널도프층, 절연층을 기판의 주표면과 도전패턴 사이에 개재해서 소자영역의 제1부분상에 형성된 도체패턴 및 분리영역의 적어도 일부의 상부에 형성된 이온주입 저지재료층 패턴을 포함하고, 상기 도체패턴은 미리 정해진 폭을 갖고 분리영역을 대략 횡단하고 있으며 절연게이트 전계효과 트랜지스터의 게이트 및 워드선으로서 작용하고, 상기 각 채널도프영역은 도체패턴의 미리 정해진 폭방향에서 측정한 제1치수가 미리 정해진 폭이상이고, 이 미리 정해진 폭과 실질적으로 수직인 방향에서 측정한 제2치수는 이온주입 저지재료층 패턴에 의해 규정된다.
본 발명의 제1실시예에 있어서는 미리 형성된 1개 이상의 E-MOSFET의 게이트전극상에서 그의 채널영역으로 이 채널영역과는 다른 도전형의 불순물이온을 주입해서 1개 이상의 D-MOSFET로 변환할 때, 이 불순물이온을 각 채널영역의 일부의 영역으로 주입하도록 하고 있다.
본 발명의 제2실시예에 있어서는 미리 형성된 1개 이상의 E-MOSFET의 게이트전극상에서 그의 채널영역으로 이 채널영역과는 다른 도전형의 불순물이온을 주입해서 1개 이상의 D-MOSFET로 변환할 때, 먼저 E-MOSFET끼리를 전기적으로 분리하는 필드절연막상에 이온주입 저지재료층을 형성한 후 불순물이온을 주입하도록 하고 있다.
일본국 특허공개공보 소화63-3451호(1988년 1월 8일 공개)에는 마스크ROM장치의 제조방법에 있어서 2중층 구조의 게이트 전극패턴이 필드산화막상에서 그것과 교차해서 연장 형성되고, 이 2중층 구조의 게이트전극의 위쪽을 일부분 제거해서 하층의 일부를 노출시키고, 이 노출된 게이트전극의 하층부분을 통해서 기판의 도전형 또는 각 셀을 구성하는 MOSFET의 채널영역의 도전형과 동일한 도전형의 이온을 주입하는 것이 개시되어 있다.
또한, 일본국 특허공개공보 소화 62-8558호(1987년 1월 16일 공개)에는 MISFET를 각각의 셀로 하는 종형마스크ROM장치에 있어서 메모리셀행에 접속되는 데이터(비트)선을 MISFET의 채널영역의 상부 이외인 필드절연막의 상부에 형성하는 것이 개시되어 있다.
그러나, 상기 일본국 특허공개공보에는 마스크간의 위치어긋남에 기인해서 발생하는 반도체장치의 특성저하를 어떻게 해결할 것인가라는 문제점에 대해서 전혀 언급하고 있지 않다.
이하, 본 발명의 제1실시예에 대해서 도면을 참조해서 상세하게 설명한다.
제3도에는 본 발명의 1실시예에 의한 반도체 집적회로장치의 반도체기판이 평면도로 도시되어 있으며, 이 장치는 예를 들면 단결정실리콘으로 이루어지는 반도체기판(칩)(1)상에 집적회로를 갖는 1칩 마이크로컴퓨터이다.
이 기판(1)의 주변부에는 다수의 본딩패드(2)가 배치되어 있고, 이 주변부의 내측에는 입출력회로영역I/O가 배치되어 있다. 이 입출력회로영역I/O의 내측에는 중앙처리장치(CPU), 이 CPU를 제어하기 위한 데이터를 기억하는 ROM(μROM), 직렬커뮤니케이션 인터페이스(SCI), 아날로그/디지탈(A/D) 변환회로, 듀얼(이중포트)RAM, RAM, ROM, 타이머 I, 타이머 II 및 타이머 III 등의 회로구성요소를 포함하는 마이크로컴퓨터를 구성하는 각종 논리 LSI나 메모리LSI가 마련되어 있다.
상기 기판(1)상의 μROM 또는 ROM은 예를 들면 4메가비트(Mbit)의 집적도를 갖는 마스크 ROM장치로 구성되어 있다.
제4도에 도시한 바와 같이, 이 마스크ROM 장치의 각 메모리셀은 제4도의 횡(좌우)방향(이하 행방향이라고 한다)으로 미리 정해진 폭을 갖고 실질적으로 평행하게 연장하는 분리영역(예를 들면 실질적으로 평행한 필드절연막)(3)에 의해서 서로 분리되어 규정된 임의의 소자영역(예를 들면 활성영역)내에 형성된 예를 들면 n채널의 절연게이트 전계효과 트랜지스터(이하, MOSFET라 한다)를 포함하고, 각 행의 MOSFET(Q11∼Q14,Q21∼Q24, ···)가 직렬로 접속되고, 또 이 n채널 MOSFET( Q11∼Q44)의 각 열의 게이트전극으로서 작용하는 워드선WL이 필드절연막(3)과 교차하는 방향 또는 직교하는 방향으로 연장되어 소위 종형ROM구조로 되어 있다.
이 마스크ROM장치는 메모리셀을 구성하는 임계값전압(Vth)의 고저에 따라서 데이터의 리드/라이트를 실행하는 E/D-ROM방식으로 구성되어 있다. 데이터를 기억하고나 라이트하기 위해서, MOSFET(Q11∼Q44)의 일부(예를 들면 Q12, Q14, Q21, Q23, Q24, Q33, Q41, Q44)는 D-MOSFET로 구성되고, 그 나머지 부분은 E-MOSFET로 구성되어 있다. D-MOSFET는 MOSFET의 채널영역(게이트전극(4a)의 아래쪽영역)의 일부분으로 기판의 도전형 또는 E-MOSFET의 채널영역의 도전형과는 다른 도전형의 불순물이온을 주입하는 것에 의해 도전율 수정영역 또는 도전형 반전영역(예를 들면 확산층)(5a)를 형성한 MOSFET이다. 이와 같이 확산층(5a)를 갖지 않는 E-MOSFET에 비해서 D-MOSFET의 임계값전압은 낮게 되어 있다.
도면중 (17a)는 절연층(20a)(제1g도 또는 제2g도 참조)를 개재해서 각 소자영역(활성영역)의 상부에 형성된 비트선(데이타선)을 나타낸다.
다음에, 상기 마스크 ROM장치의 제조방법의 1예를 제1a도∼제1g도 및 제2a도∼제2g도를 참조해서 설명한다. 또한, 제1a도∼제1g도는 상기 도 4의 I-I선에 있어서의 기판(1)의 단면을 도시한 것이고, 제2a도~제2g도는 도 4의 II-II선에 있어서의 가판(1)의 단면을 도시한 것이다.
먼저, p형 단결정실리콘으로 이루어지는 기판(1)내로 BF2이온을 주입해서 p웰(6)을 형성한다. 그 후, BF2이온의 주입수단과 선택산화법(LOCOS법)에 의해서 기판(1)의 주표면에 미리 정해진(임의의) 부분에 p형의 채널스토퍼영역(7)과 미리 정해진 폭의 SiO2로 이루어지는 필드절연층(3)을 형성하고 소자영역(활성영역)을 규정한다(제1a도 및 제2a도).
다음에, 기판(1)을 열산화해서 소자영역(활성영역)의 표면상에 SiO2로 이루어지는 게이트절연막(8)을 형성한 후, 필드절연막(3)을 마스크로 사용해서 활성영역을 도프하고 도프층(9)를 형성한다. 이것은 절연막(3)을 마스크로 사용해서 BF2이온을 기판(1)내로 주입하는 것에 의해 달성되며, 그 결과 활성영역에 p형의 채널도프층(9)를 형성한다. 상기 이온주입은 MOSFET의 임계값전압을 제어하기 위한 것이다.(제1b도 및 제2b도)
계속해서, CVD법을 이용해서 기판(1)의 표면성에 다결정실리콘을 퇴적(피착)한다. 이 다결정실리콘을 인으로 도프해서 그의 저항값을 미리 정해진 값(예를 들면 40∼50Ω/□)으로 설정한 후, CVD법을 이용해서 도프된 다결정실리콘상에 실리사이드(WSi2, MoSi2등)을 퇴적한다. 그 후, 상기 다결정실리콘과 실리사이드를 동시에 에칭하여 폴리사이드구조 즉 패턴화되고 도프된 다결정실리콘층(4a1)과 패턴화된 실리사이드층(4a2)를 갖는 미리 정해진 폭의 게이트전극(4a)를 형성한다. 또한, 이 게이트전극패턴(4a)는 워드선WL로서도 작용한다(제1c도 및 제2c도).
다음에, 각 MOSFET의 소스/드레인영역을 LDD(Lightly Doped Drain)구조로 하기 위해서(이것은 본 발명과 관계없는 것이지만), 게이트전극패턴을 마스크로 사용해서 기판(1)내로 인(P)이온을 주입(도입)해서 게이트전극(4a)의 양측에 자기정합적으로 n형 확산층(10)을 형성하였다. 그 후, CVD법을 이용해서 기판(1)의 표면(게이트절연막(8) 및 게이트전극(4a)) 상부에 SiO2로 이루어지는 절연막을 퇴적한다. 이 절연층을 막(8)상 및 전극(4a)으 정상부상의 SiO2가 제거될 때까지 이방성에칭하고, 게이트전극(4a)의 측벽에 스페이서(11)을 형성한다. 그후, 얇은 SiO2막을 막(8) 및 전극(4a)상에 형성한다(제1d도 및 제2d도).
계속해서, 게이트전극패턴(4a) 및 필드절연막(3)을 마스크로 사용해서 기판(1)을 n형 불순물로 도프하고 n+도프영역을 형성한다. 이것은 패턴(4a) 및 막(3)을 마스크로 사용해서 기판(1)내로 비소이온을 주입해서 실행되며, 스페이서(11)사이에 자기정합적으로 n확산층(12)를 형성하는 것에 의해 E-MOSFET를 형성한다. 이 때, 게이트전극패턴(4a)의 하부에 있어서의 채널도프층(9)는 비소가 도프되지 않고 p형의 도전영역으로서 남는다(제1e도 및 제2e도).
상기한 방법과 같이 해서 일단 모든 메모리셀을 E-MOSET로 형성한 후, 라이트데이타에 따른 특정(particular) 어드레서의 E-MOSFET만을 D-MOSFET로 변환한다.
즉, 상기한 공정을 거쳐 얻어진 기판(1)의 주표면상에 마스크재료 예를 들면 포토레지스트(13a)를 퇴적한 후, 임의의 1개의 E-MOSFET(또는 적어도 1개의 E-MOSFET)의 채널영역의 상측부분을 선택적으로 에칭하여 하부의 게이트전극(4a)를 노출시켜 개구(opening)(14a)을 형성한다. 이 때, 워드선 WL이 연장하는 방향을 따른 개구(14a)의 치수(지름)(d)를 활성영역의 폭(A) 즉 인접하는 2개의 필드절연막(3) 사이의 거리보다 작게 규정한다. 예를 들면, A=2μm일 때 d=1
Figure kpo00002
1μm정도로 한다.(제1f도). 한편, 필드절연막(3)이 연장하는 방향 즉 워드선WL의 폭방향을 따른 개구(13)의 치수(d')는 d보다 크게 설정되어도 좋고 워드선WL의 미리 정해진 폭 이상일 필요가 있다(제2f도).
계속해서, 개구(14a)를 갖는 포토레지스트(13a)를 마스크로 사용해서 기판(1)내로 예를 들면 300KeV의 고에너지에 의해 인(P)이온을 주입하고, 미리 정해진 E-MOSFET의 각각의 채널영역(As에 의해 도프되지 않은 도전영역)의 일부분에 도전율이 수정된 영역 또는 n+확산층(도전형 반전영역)(5a)를 형성하는 것에 의해서 1개 이상의 D-MOSFET를 형성한다. 영역(5a)를 형성하기 위해 사용된 불순물이온은 화합물이온보다 단일체(simple substance)이온이 바람직하다(제1g도 및 제2g도).
이상 기술한 바와 같이, 본 실시예에서는 포토레지스트(13a)내의 개구(14a)의 치수(d)를 활성영역의 폭(A)보다 작게 즉 인접하는 2개의 게이트절연막(3)사이의 거리보다 작게 규정하는 것에 의해서, n+확산층(도전형 반전영역)5a)를 채널영역(As에 의해 도프되지 않는 도전영역의 일부분에 형성하도록 했다. 이것에 의해, 개구(14a)를 형성할 때의 포토레지스트 마스크의 맞춤어긋남이 발생한 경우에 있어서도 필드절연막(3)에 인이온이 주입되는 일은 없다. 즉, 인이온이 필드절연막(3)을 통과해서 그의 아래쪽의 기판(1)에 도달하는 일이 없으므로, 인접하는 2개의 메모리셀 사이에 바람직하지 않는 누설경로가 형성되는 것을 방지할 수 있다. 따라서, 누설전류에 의해 발생하는 동작전원전압의 마진저하나 메모리셀의 오동작을 유효하게 방지할 수 있다. 그 결과, 마스크ROM장치의 제조효율이 향상된다.
또, 본 실시예에서는 n+확산층(도전율 수정영역 또는 도전형 반전영역)(5a)를 채널영역의 일부영역에 한정해서 형성한 것에 의해서, 필드절연막(3) 아래쪽의 p형 채널스토퍼영역(7)과 n+확산층(5a) 사이에 형성되는 기생용량이 저감되므로 데이터선에서의 지연이 저감되고, 그 결과 회로의 고속화가 실현된다.
이하, 본 발명의 제2실시예를 설명한다. 제2실시예에 의한 반도체 집적회로장치는 상기 제1실시예와 마찬가지로 E/D-MOS방식의 마스크ROM장치를 내장한 1칩 마이크로컴퓨터이다. 이 칩상에 형성된 각종 논리 LSI나 메모리LSI의 배치는 상기 제1실시예(제3도)와 동일하므로, 이 배치에 대한 설명은 생략한다.
본 실시예의 마스크ROM장치의 각 메모리셀은 제5도에 도시한 바와 같이 제5도의 횡(좌우)방향(이하, 행방향이라고도 한다)으로 미리 정해진 폭을 갖고 실질적으로 평행하게 연장하는 분리영역(예를 들면 필드절연막)(3)에 의해서 서로 분리되어 규정된 1개의 소자영역(예를 들면 활성영역)내에 형성된 예를 들면 n채널 MOSFET(Q'11∼Q'44)를 포함하고, 각 행의 MOSFET(Q'11∼Q'14, Q'21∼Q'24, ···)가 직렬로 접속되고, 이들 n채널 MOSFET(Q'11∼Q'44)의 각 열의 게이트전극으로 서도 작용하는 워드선WL'가 필드절연막(3)과 교차하는 방향 또는 직교하는 방향으로 연장되어 소위 종형ROM구조로 되어 있다. 필드절연막(3)의 적어도 일부영역에는 이 필드절연막(3)을 따라서 이온주입 저지재료층 예를 들면 전기적 접속기능을 갖지 않는 플로팅상태의 도전층(15)가 형성되어 있다. 이 도전층(15)는 예를 들면 다결정실리콘이나 폴리사이드 등으로 구성되어 있다.
제5도에 있어서 MOSFET(Q'11∼Q'44)의 일부(예를 들면, Q'12, Q'14, Q'21, Q'23, Q'24, Q'33, Q'41, Q'44)는 D-MOSFET로 구성되고, 그의 나머지부분은 E-MOSFET로 구성되어 있다. D-MOSFET는 MOSFET의 채널영역(게이트전극(4b)의 아래쪽영역)의 일부분내로 기판의 도전형 또는 E-MOSFET의 채널영역의 도전형과는 다른 도전형의 불순물이온을 주입하는 것에 의해 도전율 수정영역 또는 도전형 반전영역(예를 들면 확산층)(5b)를 형성한 MOSFET이다. 이와 같이 확산층(5b)를 갖지 않는 E-MOSFET에 비해서 상기 D-MOSFET의 임계값전압은 낮게 되어 있다.
도면중 (17b)는 절연층(20b)(제6g도 또는 제7g도 참조)을 개재해서 각 소자영역(활성영역)의 상부에 형성된 비트선(데이타선)을 나타낸다.
다음에, 마스크ROM장치의 제조방법의 1예를 제6a도∼제6g도 및 제7a도∼제7g도를 참조해서 설명한다. 또한, 제6a도∼제6g도는 상기 제5도의 VI-VI선에 있어서의 기판(1)의 단면을 도시한 것이고, 제7a도∼제7g도는 제5도의 VII-VII선에 있어서의 기판(1)의 단면을 도시한 것이다.
제6a도 및 제7a도는 상기 마스크ROM장치의 제조공정의 도중단계에 있어서의 기판(1)을 도시한 것으로서, 상기 제1b도 및 제2b도에 각각 대응하고 있다. 즉, 지금까지의 공정은 상기 제1실시예와 마찬가지이다. 제6a도 및 제7a도에 있어서 (3)은 필드절연막, (6)은 p웰, (7)은 채널스토퍼영역, (8)은 게이트절연막, (9)는 채널도프층을 각각 나타내고 있다.
먼저, CVD법을 이용해서 기판(1)의 주표면상에 다결정실리콘을 퇴적(피착)한다. 그 후, 이 다결정실리콘을 예를 들면 인으로 도프하여 그의 저항값을 미리 정해진 값으로 설정하고, 다음에 이 저저항의 다결정실리콘을 에칭하여 게이트전극(4b)(워드선WL')를 형성한다(제6b도 및 제7b도).
다음에, 각 MOSFET의 소스/드레인영역을 LDD구조로 하기 위해서(이것은 본 발명과 관계없는 것이지만), 상기 제1d도 및 제2d도에 대해서 설명한 것과 마찬가지로 해서 게이트전극(4b)의 측벽에 스페이서(11)을 형성한다(제6c도 및 제7c도)
계속해서, 게이트전극패턴(4b) 및 필드절연막(3)을 마스크로 사용해서 기판(1)내로 예를 들면 비소이온을 주입시킨 후, 스페이서(11) 사이에 자기정합적으로 n+확산층(12)를 형성한다. 이 때, 게이트전극패턴(4b)의 하부에 있어서의 채널도프층(9)는 비소가 도프되지 않고 p형의 도전영역으로서 남는다(제6d도 및 제7d도).
이와 같이 해서 일단 모든 메모리셀을 E-MOSFET로 형성한 후, 라이트 데이터에 따른 특정 어드레스의 E-MOSFET만을 D-MOSFET로 변환한다.
즉, CVD법을 이용해서 기판의 주표면상에 이온주입 저지재료층 예를 들면 제2다결정실리콘층을 퇴적(피착)한다. 이 다결정실리콘을 선택적으로 에칭하여 필드절연막(3)의 적어도 일부분상에 플로팅상태의 도전층패턴(15)를 형성한다(제6e도 및 제7e도). 이 도전층(15)는 예를 들면 기판(1)상의 마스크(ROM)장치 이외의 영역(예를 들면 RAM, ROM)에 있어서 도전층(예를 들면 SRAM의 다결정실리콘저항이나 EPROM의 컨트롤게이트 등)을 형성하기 위해 제2층째의 다결정실리콘을 퇴적할 때 동시에 형성하면 좋다. 이 도전층(15)는 다결정실리콘 이외에도 폴리사이드로 형성해도 좋다.
다음에, 기판(1)의 표면상에 마스크재료 예를 들면 포토레지스트(13b)를 퇴적한다. 임의의 1개의 E-MOSFET(또는 적어도 1개의 E-MOSFET)의 채널 영역 상부에 있는 포토레지스트를 에칭해서 하부의 게이트전극(4b)를 노출시키는 개구(14b)를 형성한다. 이 개구(14b)는 필드절연막(3)의 연장방향 즉 게이트전극패턴(4b)의 폭방향에서 측정한 치수가 게이트전극패턴(4b)의 미리 정해진 폭 이상이다(제6f도 및 제7f도).
계속해서, 그의 내부에 개구(14b)가 형성된 포토레지스트(13b) 및 이온주입저지재료층(15)를 거쳐서 기판(1)내로 예를 들면 300KeV정도의 고에너지로 인이온을 주입하고, 임의의 각 E-MOSFET의 채널영역(As에 의해 도프되지 않은 도전영역)의 일부분에 도전을 수정영역 또는 n+확산층(도전형 반전영역)(5b)를 형성하는 것에 의해서, 1개 이상의 D-MOSFET를 형성한다. 포토레지스트(13b)를 제거한 후, 절연층(20b)를 거쳐서 비트선(17b)가 각 활성영역 상부에 형성된다(제6g도 및 제7g도).
이와 같이, 제2실시예에서는 필드절연막(3)상의 적어도 일부분에 플로팅상태의 도전층패턴(15)를 형성하고 그 후 불순물이온을 주입하도록 했다. 따라서, 개구(14b)를 형성할 때의 포토레지스트마스크에 맞춤어긋남이 발생하여 필드 절연막(3) 위쪽으로 인이온이 주입된 경우에도, 인이온은 이 도전층(15)에 의해서 차단되기 때문에 필드절연막(3) 아래쪽의 기판(1)까지 도달하는 일은 없다. 즉, 필드절연막(3) 아래쪽의 기판(1)에 누설경로가 형성되는 일이 없으므로, 누설전류의 발생에 의한 동작전원전압의 마진저하나 메모리셀의 오동작이 유효하게 방지된다. 따라서, 마스크ROM장치의 제조효율이 향상된다.
이상, 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.
제6a도∼제6g도 및 제7a도∼제7g도에 도시한 바와 같은 제2실시예에서는 예를 들면 제1층째의 다결정실리콘으로 게이트전극패턴을 형성하고 제2층째의 다결정실리콘으로 플로팅상태의 도전층패턴(이온주입 저지재료층패턴)을 형성했다.
그러나, 이것 대신에 제8도에 도시한 바와 같이 필드절연막(3)상에 제1층째의 다결정실리콘층으로 플로팅상태의 도전층패턴(15c)를 형성한 후, 제2층째의 다결정실리콘으로 게이트전극패턴(4c)를 형성해도 좋다. 또, 플로팅상태의 도전층패턴(15c)는 필드절연막상의 전체표면에 형성하지 않으면 안되는 것은 아니며, 부분적으로 즉 D-MOSFET의 주위에만 형성해도 좋다.

Claims (20)

  1. 주표면을 갖는 반도체기판을 준비하는 공정, 상기 기판의 주표면에 실질적으로 평행한 분리영역을 형성하고 그들 사이에 소자영역을 규정하는 공정, 상기 기판의 주표면을 도프해서 상기 기판의 주표면내의 상기 소자영역에 제1도전형의 도프층을 형성하는 공정, 상기 기판의 주표면상에 미리 정해진 폭을 갖고 상기 분리영역을 횡단해서 연장하는 도체패턴을 형성하는 공정, 상기 도프층의 상이 도체패턴으로 덮여 있는 부분이 상기 제1불순물로 도프되지 않고 제1도전형의 도전영역으로서 남도록 해서 상기 분리영역과 상기 도체패턴을 마스크로하여 상기 기판을 제1불순물로 도프하고 제2도전형의 도프영역을 형성하는 공정, 상기 제1불순물 도프 공정후에 상기 기판의 주표면 상부에 마스크재료층을 형성하는 공정, 상기 도전영역중의 적어도 1개의 일부분의 상부에 있어서의 상기 마스크재료층에 개구를 형성하는 공정 및 상기 마스크재료층의 상기 개구를 통해서 상기 기판내로 제2불순물을 도입해서 상기 적어도 1개의 도전영역의 상기 일부분의 도전율을 변경하고 상기 기판의 주표면과 평행한 면에서 보아 상기 적어도 1개의 도전영여역에 도전율 수정영역을 형성하는 공정을 포함하고, 상기 개구는 상기 도체패턴의 상기 미리 정해진 폭방향에서 측정한 제1치수가 상기 미리 정해진 폭 이상이고, 상기 미리 정해진 폭과 실질적으로 수직인 방향에서 측정한 제2치수가 인접하는 2개의 분리영역사의 거리보다 작은 반도체장치의 제조방법.
  2. 주표면을 갖는 반도체기판을 준비하는 공정, 상기 기판의 주표면에 실질적으로 평행한 분리영역을 형성하고 그들사이에 소자영역을 규정하는 공정, 상기 기판의 주표면을 도프해서 상기 기판의 주표면내의 상기 소자영역에 제1도전형의 도프층을 형성하는 공정, 상기 기판의 주표면상에 미리 정해진 폭을 갖고 상기 분리영역을 횡단해서 연장하는 도체패턴을 형성하는 공정, 상기 도프층의 상기 도체패턴으로 덮여 있는 부분이 상기 제1불순물로 도프되지 않고 제1도전형의 채널영역으로서 남도록 해서 상기 분리영역과 상기 도체패턴을 마스크로하여 상기 기판을 제1불순물로 도프하고 제2도전형의 소스/드레인 도프영역을 형성하고, 이것에 의해 엔한스먼트형 절연게이트 전계효과 트렌지스터를 형성하는 공정, 상기 제1불순물 도프 공정후에 상기 기판의 주표면 상부에 레지스트재료층을 형성하는 공정, 상기 채널영역중의 적어도 1개의 일부분의 상부에 있어서의 상기 레지스트재료층에 개구를 형성하는 공정 및 상기 레지스트재료층의 상기 개구를 통해서 상기 기판내로 제2불순물을 도입하여 상기 적어도 1개의 채널영역의 상기 일부분의 도전형을 제1도전형에서 제2도전형으로 변경하고 상기 기판의 주표면과 평행한 면에서 보아 제1도전형의 상기 적어도 1개의 채널영역에 도전형 반전채널영역을 형성하며, 이것에 의해 상기 도전형 반전채널영역을 갖는 적어도 1개의 엔한스먼트형 절연게이트 전계효과 트랜지스터의 각각이 공핍형 절연게이트 전계효과 트랜지스터로 변환되는 공정을 포함하고, 상기 도체패턴은 절연게이트 전계효과 트랜지스터의 게이트로서 작용하고, 상기 개구는 상기 도체패턴의 상기 밀 정해진 폭방향에서 측정한 제1치수가 상기 미리 정해진 폭이상이고, 상기 미리 정해진 폭과 실질적으로 수직인 방향에서 측정한 제2치수가 인접하는 2개의 분리영역사이의 거리보다 작은 반도체장치의 제조방법.
  3. 주표면을 갖는 반도체기판을 준비하는 공정, 상기 기판의 주표면에 분리영역을 형성하여 소자영역을 규정하는 공정, 상기 기판의 주표면을 도프해서 상기 기판의 주표면내의 상기 소자영역에 제1도전형의 도프층을 형성하는 공정, 상기 기판의 주표면상에 미리 정해진 폭의 도체패턴을 형성하는 공정, 상기 도프층의 상기 도체패턴으로 덮여 있는 부분이 상기 제1불순물로 도프되지 않고 제1도전형의 도전영역으로서 남도록 해서 상기 분리영역과 상기 도체패턴을 마스크로하여 상기 기판을 제1불순물로 도프하고 제2도전형의 도프영역을 형성하는 공정,상기 분리영역중의 적어도 일부분상에 이온주입 저지재료층 패턴을 형성하는 공정, 상기 이온주입 저지재료층 형성공정후에 상기 기판의 주표면 상부에 마스크재료층을 형성하는 공정, 상기 도전영역중의 적어도 1개의 일부분의 상부에 있어서의 상기 마스크 재료층에 개구를 형성하는 공정 및 상기 마스크재료층의 상기 개구를 통해서 또 그의 하부에 있는 상기 이온주입 저지재료층패턴을 통해서 상기 기판내로 제2불순물을 도입하여 상기 적어도 1개의 도전영역의 상기 일부분의 도전율을 수정하고 상기 기판의 주표면과 평행한 면에서 보아 상기 적어도 1개의 도전영역에 도전율 수정영역을 형성하는 공정을 포함하고, 상기 개구는 상기 도체패턴의 상기 미리 정해진 폭방향에서 측정한 치수가 상기 미리 정해진 폭 이상인 반도체장치의 제조방법.
  4. 제3항에 있어서, 상기 이온주입 저지재료층은 실리사이드 및 폴리사이드로 이루어지는 군에서 선택된 재료로 형성되는 반도체장치의 제조방법
  5. 주표면을 갖는 반도체기판을 준비하는 공정, 상기 기판의 주표면에 분리영역을 형성해서 소자영역을 규정하는 공정, 상기 기판의 주표면을 도프해서 상기 기판의 주표면내의 상기 소자영역에 제1도전형의 도프층을 형성하는 공정, 상기 기판의 주표면상에 미리 정해진 폭의 도체패턴을 형성하는 공정, 상기 도프층의 상기 도체패턴으로 덮여 있는 부분이 상기 제1불순물로 도프되지 않고 제1도전형의 도전영역의 채널영역으로서 남도록 해서 상기 분리영역과 상기 도체패턴을 마스크로하여 상기 기판을 제1불순물로 도프하고 제2도전형의 소스/드레인 도프영역을 형성하고, 이것에 의해 엔한스먼트형 절연게이트 전계효과 트랜지스터를 형성하는 공정, 상기 분리영역중의 적어도 일부분상에 이온주입 저지재료층 패턴을 형성하는 공정, 상기 이온주입 저지재료층 형성공정후에 상기 기판의 주표면 상부에 레지스트재료층을 형성하는 공정, 상기 채널영역중의 적어도 1개의 일부분의 상부에 있어서의 상기 레지스트재료층에 개구를 형성하는 공정 및 상기 레지스트재료층의 상기 개구를 통해서 또 그의 하부에 있는 상기 이온주입 저지재료층패턴을 통해서 상기 기판내로 제2불순물을 도입하여 상기 적어도 1개의 채널영역의 상기 일부분의 도전형을 제1도전형에서 제2도전형으로 변경하고 상기 기판의 주표면과 평행한 면에서 보아 제1도전형의 상기 적어도 1개의 채널영역에 도전형 반전채널영역을 형성하고, 이것에 의해 상기 도전형 반전채널영역을 갖는 적어도 1개의 엔한스먼트형 절연게이트 전계효과 트랜지스터의 각각이 공핍형 절연게이트 전계효과 트랜지스터로 변환되는 공정을 포함하고, 상기 도체패턴은 절연게이트 전계효과 트랜지스터의 게이트로서 작용하고, 상기 개구는 상기 도체패턴의 상기 미리 정해진 폭방향에서 측정한 치수가 상기 미리 정해진 폭이상인 반도체장치의 제조방법.
  6. 제5항에 있어서, 상기 이온주입 저지재료층은 실리사이드 및 폴리사이드로 이루어지는 군에서 선택된 재료로 형성되는 반도체장치의 제조방법.
  7. 주표면을 갖는 반도체기판을 준비하는 공정 상기 기판의 주표면에 분리영역을 형성해서 소자영역을 규정하는 공정, 상기 기판의 주표면을 도프해서 상기 기판의 주표면내의 상기 소자영역에 제1도전형 도프층을 형성하는 공정, 상기 분리영역중의 적어도 일부분상에 이온주입 저지재료층 패턴을 형성하는 공정, 상기 이온주입 저지재료층패턴 형성공정후에 상기 기판의 주표면 상부에 미리 정해진 폭의 도체패턴을 형성하는 공정, 상기 도프층의 상기 도체패턴으로 덮여 있는 부분이 상기 제1불순물로 도프되지 않고 제1도전형의 도전영역으로서 남도록 해서 상기 분리영역과 상기 도체패턴을 마스크로하여 상기 기판을 제1불순물로 도프하고 제2도전형의 도프영역을 형성하는 공정, 상기 제1불순물 도프공정후에 상기 기판의 주표면 상부에 마스크재료층을 형성하는 공정, 상기 도전영역중의 적어도 1개의 일부분의 상부에 있어서의 상기 마스크 재료층에 개구를 형성하는 공정 및 상기 마스크재료층의 상기 개구를 통해서 또 그의 하부에 있는 상기 이온 주입 저지재료층패턴을 통해서 상기 기판내로 제2불순물을 도입하여 상기 적어도 1개의 도전영역의 상기 일부분의 도전율을 수정하고 상기 기판의 주표면과 평행한 면에서 보아 상기 적어도 1개의 도전영역에 도전율 수정영역을 형성하는 공정을 포함하고,상기 개구는 상기 도체패턴의 상기 미리 정해진 폭방향에서 측정한 치수가 상기 미리 정해진 폭이상인 반도체장치의 제조방법.
  8. 제7항에 있어서, 상기 이온주입 저지재료층은 실리사이드 및 폴리사이드로 이루어지는 군에서 선택된 재료로 형성되는 반도체장치의 제조방법.
  9. 주표면을 갖는 반도체기판을 준비하는 공정, 상기 기판의 주표면에 분리영역을 형성해서 소자영역을 규정하는 공정, 상기 기판의 주표면을 도프해서 상기 기판의 주표면내의 상기 소자영역에 제1도전형의 도프층을 형성하는 공정, 상기 분리영역중의 적어도 일부분상에 이온주입 저지재료층패턴을 형성하는 공정, 상기 이온주입 저지재료층패턴 형성공정후에 상기 기판의 주표면상에 미리 정해진 폭의 도체패턴을 형성하는 공정, 상기 도프층의 상기 도체패턴으로 덮여 있는 부분이 상기 제1불순물로 도프되지 않고 제1도전형의 채널영역으로서 남도록 해서 상기 분리영역과 상기 도체패턴을 마스크로하여 상기 기판을 제1불순물로 도프하고 제2도전형의 소스/드레인 도프영역을 형성하고, 이것에 의해 엔한스먼트형 절연게이트 전계효과 트랜지스터를 형성하는 공정,상기 제1불순물 도프공정후에 상기 기판의 주표면 상부에 레지스트재료층을 형성하는 공정, 상기 채널영역중의 적어도 1개의 일부분의 상부에 있어서의 상기 레지스트재료층에 개구를 형성하는 공정 및 상기 레지스트재료층의 상기 개구를 통해서 또 그의 하부에 있는 상기 이온주입 저지재료층패턴을 통해서 상기 기판내로 제2불순물을 도입하여 상기 적어도 1개의 채널영역의 상기 일부분의 도전형을 제1도전형에서 제2도전형으로 변경하고 상기 기판의 주표면과 평행한 면에서 보아 제1도전형의 상기 적어도 1개의 채널영역에 도전형 반전채널영역을 형성하고, 이것에 의해 상기 도전형 반전채널영역을 갖는 적어도 1개의 엔한스먼트형 절연게이트 전계효과 트랜지스터의 각각이 공핍형 절연게이트 전계효과 트랜지스터로 변환되는 공정을 포함하고, 상기 도체패턴은 절연게이트 전계효과 트랜지스터의 게이트로서 작용하고, 상기 개구는 상기 도체패턴의 상기 미리 정해진 폭방향에서 측정한 치수가 상기 미리 정해진 폭이상인 반도체장치의 제조방법.
  10. 제9항에 있어서, 상기 이온주입 저지재료층은 실리사이드 및 폴리사이드로 이루어지는 군에서 선택된 재료로 형성되는 반도체장치의 제조방법.
  11. 주표면을 갖는 반도체기판, 그들 사이에 소장영역을 규정하기 위해 상기 기판의 주표면상에 형성된 실질적으로 평행한 분리영역, 상기 기판의 주표면내의 상기 소자영역의 제1부분에 형성된 제1도전형의 채널도프층, 상기 기판의 주표면내의 상기 소자영역의 제2부분에 형성된 제2도전형의 소스/드레인 도프영역, 공핍형 절연게이트 전계효과 트랜지스터를 구성하기 위해 상기 채널도프층중의 적어도 1개의 일부에 형성된 제2도전형의 채널도프영역, 엔한스먼트형 절연게이트 전계효과 트랜지스터를 구성하는 다른 채널도프층 및 절연층을 상기 기판의 주표면과 도전패턴 사이에 개재해서 상기 소자영역의 상기 제1부분상에 형성된 도체패턴을 포함하고, 상기 도체패턴은 미리 정해진 폭을 갖고 상기 분리영역을 횡단하고 있으며 절연게이트 전계효과 트랜지스터의 게이트 및 워드선으로서 작용하고, 상기 각 채널도프영역은 상기 도체패턴의 상기 미리 정해진 폭방향에서 측정한 제1치수가 상기 미리 정해진 폭이상이고, 상기 미리 정해진 폭과 실질적으로 수직인 방향에서 측정한 제2치수는 인접하는 2개의 분리영역사이의 거리보다 작은 반도체 마스크ROM장치.
  12. 제11항에 있어서, 다른 절연층을 개재해서 상기 소자영역 상부에 형성되어 비트선으로서 작용하는 다른 도체패턴을 더 포함하는 반도체 마스크ROM장치.
  13. I/O유닛, 중앙처리유닛 및 메모리유닛을 모두 단일의 반도체기판에 형성해서 구비한 1칩 마이크로컴퓨터로서, 상기 메모리유닛은 주표면을 갖는 반도체기판, 그들 사이에 소자영역을 규정하기 위해 상기 기판의 주표면상에 형성된 실질적으로 평행한 분리영역, 상기 기판의 주표면내의 상기 소자영역의 제1부분에 형성된 제1도전형의 채널도프층, 상기 기판의 주표면내의 상기 소자영역의 제2부분에 형성된 제2도전형의 소스/드레인 도프영역, 공핍형 절연게이트 전계효과 트랜지스터를 구성하기 위해 상기 채널도프층중의 적어도 1개의 일부에 형성된 제2도전형의 채널도프영역, 엔한스먼트형 절연게이트 전계효과 트랜지스터를 구성하는 다른 채널도프층 및, 절연층을 상기 기판의 주표면과 도전패턴 사이에 개재해서 상기 소자영역의 상기 제1부분상에 형성된 도체패턴을 포함하고, 상기 도체패턴은 미리 정해진 폭을 갖고 상기 분리영역을 횡단하고 있으며 절연게이트 전계효과 트랜지스터의 게이트 및 워드선으로서 작용하고, 상기 각 채널도프영역은 상기 도체패턴의 상기 미리 정해진 폭방향에서 측정한 제1치수가 상기 미리 정해진 폭이상이고, 상기 미리 정해진 폭과 실질적으로 수직인 방향에서 측정한 제2치수는 인접하는 2개의 분리영역사이의 거리보다 작은 반도체 마스크ROM장치를 포함하는 1칩 마이크로컴퓨터.
  14. 주표면을 갖는 반도체기판, 그들 사이에 소자영역을 규정하기 위해 상기 기판의 주표면상에 형성된 실질적으로 평행한 분리영역, 상기 기판의 주표면내의 상기 소자영역의 제1부분에 형성된 제1도전형의 채널도프층, 상기 기판의 주표면내의 상기 소자영역의 제2부분에 형성된 제2도전형의 소스/드레인 도프영역, 공핍형 절연게이트 전계효과 트랜지스터를 구성하기 위해 상기 채널도프층중의 적어도 1개의 일부에 형성된 제2도전형의 채널도프영역, 엔한스먼트형 절연게이트 전계효과 트랜지스터를 구성하는 다른 채널도프층, 절연층을 상기 기판의 주표면과 도전패턴 사이에 개재해서 상기 소자영역의 상기 제1부분상에 형성된 도체패턴 및 상기 분리영역중의 적어도 일부분의 상부에 형성된 이온주입 저지재료층 패턴을 포함하고, 상기 도체패턴은 미리 정해진 폭을 갖고 상기 분리영역을 횡단하고 있으며 절연게이트 전계효과 트랜지스터의 게이트 및 워드선으로서 작용하고, 상기 각 채널도프영역은 상기 도체패턴의 상기 미리 정해진 폭방향에서 측정한 제1치수가 상기 미리 정해진 폭이상이고, 상기 미리 정해진 폭과 실질적으로 수직인 방향에서 측정한 제2치수는 상기 이온주입 저지재료층패턴에 의해 규정되는 반도체 마스크ROM장치.
  15. 제14항에 있어서, 다른 절연층을 개재해서 상기 소자영역 상부에 형성되어 비트선으로서 작용하는 다른 도체패턴을 더 포함하는 반도체 마스크ROM장치.
  16. I/O유닛, 중앙처리유닛 및 메모리유닛을 모두 단일의 반도체기관에 형성해서 구비한 1칩 마이크로컴퓨터로서, 상기 메모리유닛은 주표면을 갖는 반도체기판, 그들사이에 소자영역을 규정하기 위해 상기 기판의 주표면상에 형성된 실질적으로 평행한 분리영역, 상기 기판의 주표면내의 상기 소자영역의 제1부분에 형성된 제1도전형의 채널도프층, 상기 기판의 주표면내의 상기 소자영역의 제2부분에 형성된 제2도전형의 소스/드레인 도프영역, 공핍형 절연게이트 전계효과 트랜지스터를 구성하기 위해 상기 채널도프층중의 적어도 1개의 일부에 형성된 제2도전형의 채널도프영역, 엔한스먼트형 절연게이트 전계효과 트랜지스터를 구성하는 다른 채널도프층, 절연층을 상기 기판의 주표면과 도전패턴 사이에 개재해서 상기 소자영역의 상기 제1부분상에 형성된 도체패턴 및 상기 분리영역중의 적어도 일부분의 상부에 형성된 이온주입 저지재료층패턴을 포함하고, 상기 도체패턴은 미리 정해진 폭을 갖고 상기 분리영역을 횡단하고 있으며 절연게이트 전계효과 트랜지스터의 게이트 및 워드선으로서 작용하고, 상기 각 채널도프영역은 상기 도체패턴의 상기 미리 정해진 폭방향에서 측정한 제1치수가 상기 미리 정해진 폭이상이고, 상기 미리 정해진 폭과 실질적으로 수직인 방향에서 측정한 제2치수는 상기 이온주입 저지재료층패턴에 의해 규정되는 반도체 마스크ROM장치를 포함하는 1칩 마이크로컴퓨터.
  17. 제1항에 있어서, 상기 분리영역은 필드절연막이고, 상기 제1도전형은 p도전형이고, 상기 제2도전형은 n도전형이며, 상기 반도체장치는 마스크ROM인 반도체장치의 제조방법.
  18. 제2항에 있어서, 상기 분리영역은 필드절연막이고, 상기 제1도전형은 p도전형이고, 상기 제2도전형은 n도전형이며, 상기 절연게이트 전계효과 트랜지스터는 마스크ROM의 메모리셀인 반도체장치의 제조방법.
  19. 주표면을 갖는 반도체기판을 준비하는 공정,상기 기판의 주표면에 분리영역을 형성하여 소자영역을 규정하는 공정, 상기 기판의 주표면을 도프해서 상기 기판의 주표면내의 상기 소자영역에 제1도전형의 도프층을 형성하는 공정, 상기 기판의 주표면상에 도체패턴을 형성하는 공정, 상기 도프층의 상기 도체패턴으로 덮여 있는 부분이 상기 제1불순물로 도프되지 않고 제1도전형의 도전영역으로서 남도록 해서 상기 분리영역과 상기 도체패턴을 마스크로하여 상기 기판을 제1불순물로 도프하고 제2도전형의 도프영역을 형성하는 공정,상기 도전영역중의 적어도 1개의 일부분으로 제2불순물을 도입해서 상기 적어도 1개의 도전영역의 상기 일부분의 도전율을 수정하고 상기 기판의 주표면과 평행한 면에서 보아 상기 적어도 1개의 도전영역에 도전율 수정영역을 형성하는 공정을 포함하는 반도체장치의 제조방법.
  20. 제19항에 있어서, 상기 분리영역 형성공정과 상기 주표면 도프공정 사이에 상기 기판의 주표면성에 절연층을 형성하는 공정을 더 포함하고, 상기 주표면도프공정은 상기 분리영역을 마스크로 해서 상기 절연층을 거쳐 이온주입하는 것에 의해 실행되는 반도체장치의 제조방법.
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