KR910008128B1 - 초고집적 반도체 메모리소자 및 그 제조방법 - Google Patents

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KR910008128B1 KR1019890007493A KR890007493A KR910008128B1 KR 910008128 B1 KR910008128 B1 KR 910008128B1 KR 1019890007493 A KR1019890007493 A KR 1019890007493A KR 890007493 A KR890007493 A KR 890007493A KR 910008128 B1 KR910008128 B1 KR 910008128B1
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김광호
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    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G11C17/126—Virtual ground arrays

Abstract

내용 없음.

Description

초고집적 반도체 메모리소자 및 그 제조방법
제1도는 종래의 ROM셀 어레이 구조의 부분구성도.
제2도는 제1도의 부분 등가회로도.
제3도는 본 발명에 의한 새로운 ROM셀 어레이 구조의 부분 구성도.
제4도는 제3도의 부분 등가회로도.
제5도 내지 제9도는 본 발명에 의한 ROM셀 어레이 구조를 실현하는데 바람직한 일 실시예의 제조 공정 순서도로서, 각도의 a도는 제3도의 A-A선 단면에 있어서의 공정순서도이고, 각도의 b도는 제3도의 B-B선 단면에 있어서의 공정순서도이다.
* 도면의 주요부분에 대한 부호의 설명
10, 10a, 10b, 10c, 10d : 확산층 또는 확산영역
11 : 게이트전극층 또는 게이트영역
11a1ROM11a3: 제1게이트전극층 11b1,11b2: 제2게이트전극층
12 : 드레인부분 13 : 소오스부분
14 : 이온주입영역 15 : 콘택트영역
15a : 콘택트홀 16 : 겹쳐지지 않은 얇은 게이트전극층
17 : 겹쳐지는 두터운 게이트전극층 20 : 반도체기판
21 : 포토레지스터 22 : 제1게이트산화막
23 : 제2게이트산화막 23a : 제1 및 제2게이트전극층간의 절연막
24 : 포토레지스터 25 : 제1절연막
26 : 제2절연막 27 : 금속층
본 발명은 초고집적 반도체 메모리소자 및 그 제조방법에 관한 것으로, 특히 리드 온리 메모리(ROM)소자의 집적도를 향상시킬 수 있도록 메모리 셀부의 면적을 최소화한 새로운 ROM셀 어레이 구조 및 그 제조방법에 관한 것이다.
반도체장치의 제조기술, 특히 미세 사진식각기술 및 회로설계 기술등의 진보로 반도체장치의 칩면적당 집적도가 대단히 향상되어 가고 있다. 특히 반도체 칩면적당 집적도의 향상은 제조 코스트면에서 경제적일 뿐만 아니라 메모리 소자의 경우 대용량화가 가능하게 된다.
반도체 메모리소자에 있어서, 리드 온리 메모리(이하 ROM이라 표기함)소자는 주변회로가 간단하고 메모리 셀 구조가 특별한 제조공정을 필요로 하지 않으므로 가장 대용량화가 진행되고 있다.
종래의 오아(OR)형 스레쉬 홀드전압 조정방식 ROM에 있어서, 셀 어레이는 두개의 셀당 하나의 비트라인 콘택트가 있어야 하며 인접한 또 하나의 셀과는 확산층으로 형성되는 공통 소오스라인을 가지고 있다.
따라서 단위셀은 비트라인 콘택트영역, 상기 콘택트영역과 전기적으로 결합된 드레인영역 그리고 공통 소오스라인영역 및 워드라인으로 제공되는 게이트폴리 아래의 채널형성영역을 가지며, 인접하는 셀사이에는 채널저지를 위한 두터운 필드산화막 영역을 가진다. 따라서 상기 비트라인 콘택트 및 필드산화막 영역들은 셀의 특성저하 및 공정의 한계등에 부딪혀 그 면적들을 줄이는데 큰 어려움이 따르게 된다. 따라서 이러한 점이 단위 면적당 셀의 집적도를 향상시키는데에 커다란 제한적 요소로 작용하게 된다.
따라서 본 발명의 목적은 상기와 같은 종래의 기술의 문제점을 해결하여 메모리 셀부의 면적을 최소화할 수 있는 새로운 초고집적 반도체 메모리소자를 제공하는데 있다.
본 발명의 다른 목적은 ROM소자의 집적도를 향상시킬 수 있는 초고집적 반도체 메모리소자를 제공하는 데 있다.
본 발명의 또다른 목적은 상기 메모리소자를 제조하는데 적합한 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은; 제1전도형의 반도체기판상에 종방향으로 길게 연장되어 형성되는 제2전도형의 확산층을 횡방향으로 일정간격을 유지해서 반복 배치하고, 상기 확산층을 포함하는 상기 반도체기판상에 절연층을 개재하여 횡방향으로 길게 연장되어 형성되는 게이트전극층을 종방향으로 서로 전기적 절연상태가 유지되도록 반복 배치하여서, 하나의 셀 트랜지스터는 상기 어떤 하나의 게이트전극층의 어떤 아래부분에서 교차되는 상기 어떤 하나의 확산층 영역을 드레인으로 가지고, 또한 이 확산층과 인접하고 이 게이트전극층의 다른 아래부분에서 교차되는 상기 다른 하나의 확산층 영역을 소오스로 가지며, 상기 어떤 하나 및 다른 하나의 확산층 영역들 사이의 상기 게이트전극층의 아래부분에 불순물 이온의 주입여부에 따른 스레쉬 홀드전압의 조정에 따라 각각 정보의 "1" 또는 "0"을 대응하도록 하는 것을 특징으로 한다.
여기서 확산층은 각 셀 트랜지스터의 드레인 또는 소오스로 제공되고 동시에 비트라이 또는 소오스라인으로 제공되게 된다. 게이트전극층은 워드라인으로 제공된다.
상기 게이트전극층의 가장자리 부분은 서로 전기적 절연상태를 유지하면서 겹쳐지는 구조로 하는 것이 바람직하다. 이 가장자리 부분의 겹쳐지는 구조는 인접하는 셀간의 분리구조로 제공된다. 즉 게이트전극층을 통하여 채널형성을 위한 불순물 이온 주입시 이온은 두터운 겹친부분 쪽이 아닌 얇은 게이트전극층 쪽으로만 침투하게 된다.
상술한 이유로 본 발명에서는 별도의 비트라인 콘택트 영역 및 셀간 분리영역등이 필요없게 되므로 메모리셀부의 면적을 최소화할 수 있게 된다.
상기 게이트전극층의 : 부분의 겹침구조를 얻기 위하여는 제1게이트전극층을 먼저 일정간격으로 배열되도록 형성한 다음 제1게이트전극층들의 사이에 제2게이트전극층을 형성하여 이 제2게이트전극층의 가장자리부분이 제1게이트전극층의 가장자리 부분의 위에 겹쳐지도록 하는 것이 바람직하다. 여기서 제1 및 제2게이트전극층은 절연막을 통하여 서로 전기적으로 절연되게 된다.
상기 확산층은 저항을 감소시키기 위해 전도도가 우수한 다른 물질을 확산층 상부에 이 확산층을 따라 길게 연장해서 형성하고, 이 전도도가 우수한 물질을 일정한 간격의 콘택트를 통해 확산층과 서로 전기적으로 결합되도록 하여 저 저항화하는 것이 바람직하다.
상술한 본 발명의 구조를 실현하는데 가장 적합한 제조방법은; 제1전도형의 반도체기판상에 제1마스크를 적용해서 불순물 이온을 선택적으로 주입하여 제2전도형의 확산층을 형성하는 제1단계; 상기 확산층이 형성된 반도체기판상에 제1게이트산화막을 성장시키고 제2마스크를 적용해서 제1게이트전극층을 형성하는 제2단계; 상기 제1게이트전극층이 형성된 반도체기판상에 제2게이트산화막을 성장시키고, 제3마스크를 적용해서 상기 제1게이트전극층과 교대로 배열되고 그의 가장자리 부분이 제1게이트전극층의 가장자리 부분위에 겹쳐지도록 제2게이트전극층을 형성하는 제3단계; 상기 제1 및 제2게이트전극층상에 상기 제1 및 제2게이트전극층들의 가장자리의 겹쳐지는 부분을 충분히 포함하여 이온주입 영역의 경계를 정하는 제4마스크를 적용해서 불순물 이온을 주입하여 선택된 셀의 스레쉬 홀드전압을 조정하는 제4단계; 상기 선택된 셀의 스레쉬 홀 : 을 조정한 연후에 적어도 한층 이상의 절연막을 증착시키고, 그 위에 제5마스크를 적용해서 콘택트홀을 통한 상기 확산층에 콘택트영역을 형성하는 제5단계; 그리고 상기 콘택트 홀을 형성한 후에 제6마스크를 적용해서 상기 확산층의 저항을 감소시키기 위해 콘택트홀을 통하여 확산층과 전기적으로 결합되는 금속층을 형성하는 제6단계로 이루어지는 것을 특징으로 한다.
첨부한 도면을 통하여 본 발명을 보다 상세하게 설명하면 다음과 같다.
제1도는 종래의 ROM셀 어레이의 부분구성도이다.
제1도에 있어서, 횡방향으로 길게 연장되는 제1확산영역(1)은 종방향으로 일정간격을 유지하면서 반복배열되고, 종방향으로 길게 연장되는 제2확산영역(2)은 횡방향으로 일정간격을 유지하면서 반복 배열되고 이들 확산영역들(1)(2)은 교차되는 부분에서 서로 연결된다. 제1확산영역(1)은 공통소오스로 제공되고 제2확산영역(2)은 : 인접하는 제1확산영역들사이의 중간부분에서 비트라인 콘택트영역(3)을 가진다.
이 콘택트영역(3)과 인접하는 제1확산영역(1)과의 사이에는 횡방향으로 길게 연장되는 게이트전극층(4)이 배치된다. 이 게이트전극층(4)이 워드라인으로 제공된다. 상기 제2확산영역(2)상에 겹쳐지도록 비트라인(5)이 형성되게 된다. 이 비트라인(5)과 제2확산영역(2)의 중간부분은 비트라인 콘택트영역(3)을 통하여 결합된다. 따라서 제1도의 ROM셀 어레이 구조는 게이트전극층(4)과 제2확산영역(2)과의 교차되는 영역(점선으로 둘러싸인 영역)(6)에 불순물 이온의 주입에 의한 스레쉬 홀드전압조정에 따라 각각 정보 "1" 또는 "0"에 대응되게 되는 것이다. 또한, 횡방향으로 인접하는 셀영역을 분리하기 위해 두터운 필드산화막 영역(7)을 가진다.
제2도는 제1도의 부분 등가회로도이다. 제2도에 있어서, 제1 및 제2MOS트랜지스터(M1)(M3)는 이들의 드레인이 제1도의 콘택트접점(3a)(3c)를 통해서 제1비트라인(5a)에 각각 연결되고 이들의 소오스는 공통소오스 라인(1b)에 제1도의 제1확산영역(1b)과 제2확산영역(2a)의 교차되는 부분(8a)에서 공통 연결된다. 이들의 게이트는 제1 및 제2워드라인(4b)(4c)과 각각 결합된다. 제3 및 제4MOS트랜지스터(M2)(M4)는 이들의 드레인이 제1도의 콘택트접점(3b)(3d)를 통해서 제2비트라인(5b)에 각각 연결되고 이들의 소오스는 공통 소오스라인(1b)에 제1도의 제1확산영역(1b)과 제2확산영역(2b)의 교차되는 부분(8b)에서 공통 연결된다. 이들의 게이트는 제1 및 제2워드라인(4b)(4c)과 각각 결합된다.
상술한 종래의 ROM셀 어레이구조는 제1도의 점선부분에 불순물 이온을 주입을 시키느냐 그렇지 않느냐에 따라서 스레쉬 홀드전압이 조정되게 되고 이에 대응하여 각 셀에 정보 "1" 또는 "0"을 기억시키게 된 것이다. 따라서 이러한 구조는 두개의 셀당 공유하는 하나의 비트라인 콘택트영역을 가지게 되고 또한 인접하는 셀간에 채널지지를 위한 두터운 산화막영역(7)을 반드시 구비하여야 하므로 단위 면적당 셀의 집적도를 향상시키는 것이 제한적일 수 밖에 없었다.
제3도는 본 발명에 의한 ROM셀 어레이 구조의 부분 구성도이다. 제3도에 있어서, 반도체기판상에 종방향으로 길게 연장되어 형성되는 확산영역(10)을 횡방향으로 일정간격을 유지해서 반복 배치하고, 이 확산영역(10)을 포함하는 상기 반도체 기판상에 절연막을 개재하여 횡방향으로 길게 연장되어 형성되는 게이트영역(11)을 종방향으로 서로 전기적 절연상태를 유지하면서 가장자리 부분이 서로 겹치게 반복 배치하여서 된 것이다.
여기서 하나의 셀 트랜지스터는 하나의 게이트영역(11a1)의 아래부분에서 교차되는 하나의 확산영역(10a)의 부분(12)을 드레인으로 가지고, 이 확산영역(10a)과 인접하고 이 게이트영역(11a1)의 다른 아래부분에서 교차되는 다른 하나의 확산영역(10b)의 부분(13)을 소오스로 가지며, 상기 드레인부분(12)과 소오스부분(13)의 사이에 있는 게이트영역(11a1)의 부분(14)이 게이트로 제공되며, 이 게이트부분(14)의 아래부분(제3도의 빗금친 부분)에 불순물 이온의 주입여부에 의한 스레쉬 홀드전압의 조정에 따라 각각 정보의 "1"과 "0"을 대응하도록 된 것이다.
상기에서 확산영역(10)들은 드레인 및 비트라인 또는 소오스 및 소오스라인으로 제공되고 게이트영역(11)들은 워드라인으로 제공되게 된다.
상기 비트라인으로 제공되는 확산영역(10)은 저항을 감소시키기 위해 전도도가 우수한 다른 물질 예컨대, 금속(미도시)을 확산영역(10)의 상부에 확산영역(10)을 따라 길게 연장해서 형성하고 : 전도도가 우수한 물질은 일정한 간격으로 콘택트(15)를 통해 확산영역(10)과 전기적으로 결합되도록 해서, 이 전도도가 우수한 물질을 비트라인으로 제공하는 것이 바람직하다.
상기 게이트영역(11)은 인접하는 게이트영역들끼리 가장자리 부분이 서로 겹쳐지도록 하여 겹쳐지지 않은 부분(16)과 겹쳐지는 부분(17)과의 두께를 서로 다르게 한다. 이러한 구조는 인접하는 셀간의 채널저지를 위한 분리구조로 제공된다. 즉 제3도의 빗금친 부분(14)의 게이트영역을 통하여 채널형성을 위한 불순물 이온 주입시 이온은 두터운 겹쳐진 부분(17)쪽이 아닌 얇은 겹쳐지지 않은 부분(16)쪽으로만 셀프 얼라인되어 침투하게 된다.
상술한 이유로 인하여 본 발명에서는 별도의 비트라인 콘택트영역 및 셀간 필드산화막 영역등이 필요없게 되므로 메모리 셀부의 면적을 최소화할 수 있다. 그러므로 단위 면적당 메모리 셀의 집적도를 대폭 향상시킬 수 있게 되므로 대용량의 ROM소자를 제공할 수 있게 된다.
제4도는 제3도의 부분 등가회로도이다. 제4도에 있어서, 제1 및 제2MOS트랜지스터(M1)(M2)는 이들의 드레인 또는 소오스가 제1비트라인(10a)에 연결되고 이들의 소오스 또는 드레인이 제2비트라인(10b)에 연결되며 제3 및 제4MOS트랜지스터(M3)(M4)는 이들의 드레인 또는 소오스가 제2비트라인(10b)에 연결되고, 이들의 소오스 또는 드레인이 제3비트라인(10c)에 연결된다. 상기 제1 및 제3MOS트랜지스터(M1)(M3)의 게이트는 제1워드라인(11a1)에 연결되고, 상기 제2 및 제4MOS트랜지스터(M2)(M4)의 게이트는 제2워드라인(11b1)에 연결된다.
상기 제1 및 제2비트라인(10a)(10b)은 제1센스앰프(S/A1)의 각 입력단에 연결되고, 제2 및 제3비트라인(10b)(10c)은 제2센스앰프(S/A2)의 각 입력단에 연결된다. 여기서 각 MOS트랜지스터는 그의 게이트 영역에 이온 주입이 되느냐 안되느냐에 따라 스레쉬 홀드전압의 차이로 정보 "1" 또는 "0"을 저장하게 된다. 외부의 어드레스 지정에 따라 하나의 비트라인과 워드라인이 선택되면 선택된 비트라인의 오른쪽 비트라인은 선택되어 접지되고, 선택되지 않은 나머지 비트라인들은 플로팅된다. 이때 선택된 워드라인에 적당한 전압이 인가되어 선택된 셀, 즉 MOS트랜지스터의 스레쉬 홀드전압에 따라 전류가 흐르거나 흐르지 않게 되어 선택된 비트라인과 접지된 비트라인간에 연결된 센스앰프가 이를 감지하고 "1" 또는 "0"의 데이터를 출력하게 되는 것이다.
제5도 내지 제9도는 본 발명에 의한 ROM셀 어레이 구조를 실현하는데 바람직한 일 실시예의 제조공정순서도이다. 제5도 내지 제9도의 각 (a)는 제3도의 A-A'선 단면에 있어서의 공정순서도이고, 각 (b)는 제3도의 B-B'선 단면에 있어서의 공정순서도를 나타낸다.
제5도 (a),(b)에서는 p형 반도체기판(20)상에 제1포토레지스트 마스크(21)로 비트라인 확산영역의 경계를 정하고, 도우너이온, 예컨대 비소이온을 확산하여 n형 확산층(10)을 형성한다.
제6도 (a),(b)에서는 상기 n형 확산층(10)을 포함하는 p형 반도체기판상에 얇은 제1게이트산화막(22)을 성장시킨 후, 다결정 실리콘을 증착하고 전도도를 높이기 위해 불순물 이온을 주입하고, 제2포토레지스트 마스크로 불필요한 부분의 경계를 정하고 에칭하여 제1다결정실리콘 게이트전극층(11a)을 남긴다. 여기서 셀 트랜지스터의 스레쉬 홀드전압을 조정하기 위하여 게이트전극층의 형성전에 반도체기판의 전면에 불순물을 주입할 수도 있다.
제7도 (a),(b)에서는 상기 제1게이트전극층(11a)이 형성된 반도체기판(20)상에 제2게이트산화막(23)을 성장시킨 후, 다결정실리콘을 증착하고 전도도를 높이기 위해 불순물 이온을 주입하고, 제3포토레지스트 마스크로 불필요한 부분의 경계를 정하고 에칭하여 제2다결정 실리콘 게이트전극층(11b)을 남긴다. 여기서 제2다결정 실리콘 게이트전극층(11b)은 그의 가장자리 부분이 상기 제1게이트전극층(11a)의 가장자리부분에 겹쳐지도록 형성한다.
제8도 (a),(b)에서는 상기 제1 및 제2게이트전극층(11a)(11b)상에 제4포토레지스트(24)로 스레쉬홀드 전압을 조정할 셀의 이온주입영역(14)의 경계를 정하고 억셉터이온, 예컨대 붕소이온을 제1 또는 제2게이트전극층 및 제1 또는 제2게이트산화막층을 통해서 주입한다. 여기서는 이온주입영역(14)의 경계가 제1 및 제2게이트전극층(11a)(11b)의 겹쳐지는 두터운 부분을 충분히 포함하도록 되어야 한다.
제9도 (a),(b)에서는 상기 이온주입을 통하여 선택된 셀의 스레쉬홀든 전압조정이 끝난 제1 및 제2게이트전극층(11a)(11b)의 위에 얇은 제1절연막(25) 및 두터운 제2절연막(26)을 차례로 증착한 다음, 제5포토레지스트 마스크로 콘택트영역(15)의 경계를 정하고 에칭하여 콘택트홀(15a)을 형성한 다음, 전도도가 우수한 물질, 예컨대 알루미늄과 같은 금속을 증착하고 제6포토레지스트 마스크로 불필요한 금속 부분의 경계를 정하고 에칭하여 상기 비트라인 확산층상에 이 확산층을 따라 길게 연장되는 금속층(27)을 남긴다.
이상과 같은 공정을 통하여 본 발명의 ROM셀 어레이 구조를 얻을 수 있다. 상기 공정을 통하여 게이트 전극층의 두터운 겹쳐지는 부분을 손쉽게 얻을 수 있고, 또한 이 겹쳐지는 부분으로 인하여 셀의 스레쉬 홀드 전압조정을 위한 불순물 주입시 이온주입 영역이 셀프얼라인 되기 때문에 인접하는 셀영역에 미치는 영향을 방지할 수 있게 되는 것이다.
이상과 같이 본 발명에서는 종래의 ROM셀 어레이 구조에서 집적도를 향상시키는데 제한적 요인으로 작용되 : 트라인 콘택트영역 및 셀간 분리를 위한 필드산화막 영역이 필요없게 된다.
즉, 본 발명에서는 셀의 드레인이 동시에 비트라인으로 제공되고, 셀의 소오스가 동시에 소오스라인으로 제공되며, 셀간 분리영역으로 인접하는 게이트전극층의 가장자리 부분의 겹쳐지는 구조로 제공되기 때문에 메모리 셀부의 면적을 최소화시킬 수 있다. 또한 워드라인으로 제공되는 게이트전극층이 그의 인접하는 게이트전극층과 서로 가장자리 부분이 겹쳐지는 구조가 최대로 조밀하게 형성되기 때문에 적은 면적에 보다 많은 수의 메모리 셀을 집적시킬 수 있게 되는 것이다.
상기 명세서에서는 실시예를 통하여 본 발명의 기술적 사상을 설명하기 위한 것으로 본 발명은 이 실시예로만 한정되는 것이 아니다. n형 반도체기판에 억셉터 이온을 확산하여 비트라인 확산영역을 구성할 수도 있다. 게이트전극층은 다결정 실리콘과 동등이상의 전도도를 가지는 물질, 예컨대 실리사이드등으로 구성할 수도 있다.

Claims (11)

  1. 제1전도형의 반도체기판상에 종방향으로 길게 연장되어 형성되는 제2전도형의 확산층을 횡방향으로 일정간격을 유지해서 반복 배열하고, 상기 확산층을 : 하는 반도체기판상에 게이트산화막을 개재하여 횡방향으로 길게 연장되어 형성되는 게이트전극층 : 방향을 서로 전기적 절연상태가 유지되도록 반복 배치하여서, 하나의 셀 트랜지스터는 상기 어떤 하나의 게이트전극층의 어떤 아래부분에서 교차되는 상기 어떤 하나의 확산층의 부분을 드레인으로 가지고, 또한 이 확산층과 인접하고 상기 어떤 하나의 게이트전극층과 다른 아래부분에서 교차되는 상기 다른 하나의 확산층의 부분을 소오스로 가지며, 상기 드레인 및 소오스사이의 상기 어떤 하나의 게이트전극층의 아래부분에 불순물 이온의 주입에 의한 스레쉬 홀드 : 의 조정에 따라 각각 정보 "1" 또는 "0"에 대응하도록 된 것을 특징으로 하는 초고집적 반도체 메모리소자.
  2. 제1항에 있어서, 상기 확산층들은 각 셀 트랜지스터의 드레인 또는 소오스로 제공됨과 동시에 비트라인 또는 소오스라인으로 제공되며 상기 게이트전극층들을 워드라인으로 제공되는 것을 특징으로 하는 초고집적 반도체 메모리소자.
  3. 제2항에 있어서, 상기 비트라인 또는 소오스라인으로 제공되는 확산층의 저항을 감소시키기 위해 전도도가 우수한 물질을 확산층 상부에 이 확산층을 따라 길게 연장해서 형성하고, 이 전도도가 우수한 물질과 상기 확산층과는 일정 간격의 콘택트홀을 통해 서로 전기적으로 결합되도록 한 것을 특징으로 하는 초고집적 반도체 메모리소자.
  4. 제3항에 있어서, 상기 게이트전극층들은 등간격으로 반복 배열되는 제1게이트전극층과, 이 제1게이트전극층들의 간격내에 반복 배열되고 그의 가장자리 부분이 인접하는 좌, 우의 제1게이트 전극층의 가장자리 부분위에 겹쳐지도록 된 제2게이트전극층으로 된 것을 특징으로 하는 초고집적 반도체 메모리소자.
  5. 제4항에 있어서, 상기 제1 및 제2게이트전극층들은 다결정 실리콘으로 구성하는 것을 특징으로 하는 초고집적 반도체 메모리소자.
  6. 제4항에 있어서, 상기 제1 및 제2게이트전극층들은 다결정 실리콘과 동등 이상의 전도도를 가지는 물질, 예컨대 실리사이드등으로 구성하는 것을 특징으로 하는 초고집적 반도체 메모리소자.
  7. 제2항에 있어서, 외부 어드레스 신호에 따라 상기 하나의 비트라인과 워드라인이 결정되면, 상기 하나의 비트라인의 인접한 비트라인은 소오스라인으로 결정되고, 나머지 비트라인들은 플로팅되도록 되며, 이때 선택된 워드라인에 인가된 전압에 따라 선택된 셀의 드레인 소오스간에 전류가 흐르거나 흐르지 않게 되어 선택도니 상기 비트라인과 상기 소오스라인으로 결정되는 비트라인간에 연결되는 센스앰프로 이를 감지하고 "1" 또는 "0"의 데이터를 출력하도록 된 것을 특징으로 하는 초고집적 반도체 메모리소자.
  8. 제1항 내지 제7항 중의 어느 한 항에 있어서, 상기 제1전도형은 p형이고 제2전도형은 n형인 것을 특징으로 하는 초고집적 반도체 메모리소자.
  9. 제1항 내지 제7항 중의 어느 한 항에 있어서, 상기 제1전도형은 n형이고 제2전도형은 p형인 것을 특징으로 하는 초고집적 반도체 메모리소자.
  10. 제1전도형의 반도체기판상에 비트라인 영역의 경계를 정하는 제1마스크를 적용해서 불순물이온을 선택적으로 주입하여 제2전도형의 확산층을 형성하는 제1단계; 상기 확산층을 포함하는 반도체기판상에 제1게이트산화막을 성장시키고 제1게이트영역의 경계를 정하는 제2마스크를 적용해서 제1게이트전극층을 형성하는 제2단계; 상기 제1게이트전극층이 형성된 기판상에 제2게이트산화막을 성장시키고, 제2게이트영역의 경계를 정하는 제3마스크를 적용해서 상기 제1게이트전극층과 교대로 배열되고 그의 가장자리 부분이 인접하는 상기 제1게이트전극층의 가장자리 부분위에 겹쳐지도록 제2게이트전극층을 형성하는 제3단계; 상기 제1 및 제2게이트전극층상에 상기 제1 및 제2게이트층들의 가장자리의 겹쳐지는 부분을 충분히 포함하여 불순물 이온 주입영역의 경계를 정하는 제4마스크를 적용해서 불순물 이온을 주입하여 선택된 셀의 스레쉬 홀드전압을 조정하는 제4단계; 상기 스레쉬 홀드전압을 조정한 연후에 적어도 한층 이상의 절연막을 증착시키고, 그 위에 콘택트홀 영역의 경계를 정하는 제5마스크를 적용해서 상기 확산층에 콘택트영역을 형성하는 제5단계; 그리고 상기 콘택트영역이 형성된 상기 콘택트영역이 형성된 상기 절연막 상에 상기 확산층의 상부를 따라 길게 연장되는 금속층 영역의 경계를 정하는 제6마스크를 적용해서 금속층을 형성하는 제6단계로 이루어지는 것을 특징으로 하는 초고집적 반도체 메모리소자의 제조방법.
  11. 제10항에 있어서, 상기 제2단계의 게이트산화막을 성장시킨 후, 제1게이트전극층을 형성하기 전에 셀 트랜지스터의 스레쉬 홀드전압을 조정하기 위한 불순물을 주입하는 것을 특징으로 하는 초고집적 반도체 메모리소자의 제조방법.
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