JPH03112166A - 不揮発性の半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、Ｅ　Ｅ　Ｐ　ＲＯＭ　（［！１ｅｃｔｒｉｃ
ａｌｌｙ　Ｂｒａｓ−ａｂｌｅ　＆　Ｐｒｏｇｒａｍｍ
ａｂｌｅ　Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）　の半
導体記憶装置及びその製造方法に関するもので、特に、
側壁スペーサ（Ｓｉｄｅ　ｗａｌｌ　５ｐａｃｅｒ）ゲ
ート構造を有する新たな不揮発性（ｎｏｎｖｏｌａｔｉ
ｌｅ）　　半導体記憶装置及びその製造方法に関する。

〔従来の技術〕

データ処理システムにおいて、情報を貯蔵するための記
憶装置は、非常に重要性を持っている。

半導体記憶装置は、電源供給が中断すれば記憶内容を喪
失する揮発性（ｖｏｌａｔｉｌｅ）記憶装置と、引き続
き貯蔵する不揮発性記憶装置とがある。

不揮発性記憶装置は、貯蔵されたデータの内容を変える
ことができる能力や、これを使用するに当たって、操作
上の制限等の種々の実際的な難点のためにその活用が制
限されてきた。

しかしながら、ＭＯ８浮動ゲート構造を採用した不揮発
性記憶装置は、広く使用されている。このような装置は
、サブストレートと電気的に絶縁させた伝導性物質から
なる浮動ゲートを使用するが、このゲートはサブストレ
ートと容量結合されているので、浮動ゲートの荷電状態
を感知するＭＯＳ）ランジスタを形成するようになる。

浮動ゲートの存在如何によっては、該ＭＯＳトランジス
タは伝導状態（ＯＮ）又は非伝導状態（ＯＦＦ）にある
ようになり、データ“１”又は“０２を貯蔵するように
なる。浮動ゲートに電荷を注入させて除去させるメカニ
ズムとしてはアバランシェ降伏（＾ｖａｌａｎｃｈｅ　
ｂｒｅａｋｄｏｗｎ）　　によって生成される熱電子（
ｈｏｔ　ｅｌｅｃｔｒｏｎ）及びターナリング効果等が
用いられる。

このような不揮発性半導体記憶装置中でも、電気的にデ
ータを消去し、プログラムし得るＥＥＰＲＯＭの需要が
増大されている。

１９Ｂ７年ｆ　ＥＥＦ−固体回路国際会議のダイジェス
ト、　ｐｐ、７ロー７７に２層多結晶シリコン技術を用
いた１２８に７ラツシ：Ｌ（ｆｌａｓｈ）　ＥＥＰＲＯ
Ｍ半導体託憶装置が紹介されている。

従来のフラッジ、ＥＥＰＲＯＭのセル構造は、第１図及
び第２図に図示したように、ドレイン領域３とソース領
域２との間にあるドレイン領域付近のサブストレート１
上に電気的に絶縁された第１多結晶シリコン層４を浮遊
ゲートとして具備する。また、ドレイン領域付近では、
上記第１多結晶シリコン層４上に積層され、ソース領域
付近ではサブストレート１上を覆った第２多結晶シリコ
ン層５を具備する。上記第２多結晶シリコン層５の第１
多結晶シリコン層４上に積層された部位は、コントロー
ルゲートとして提供され、ソース領域付近のサブストレ
ート１上にある部位はセレクトゲートとして提供される
。このようなコントロールゲートとセレクトゲートとの
一体構造は、プログラムやリード（ｒｅａｄ）のとき効
率をよくし、消去時浮遊ゲートから過度に電子が放出し
ても、セレクトゲートによりリードのときコントロール
させるので、消去電圧の変化に敏感でなく、１チツプ（
ｃｈｉｐ）内のセル間の差異さか発生され得る問題をな
くす長所がある。

しかし、上言己構造は、第２多結晶シリコン層が第１多
結晶シリコン層によって段差構造を形成するために、製
造工程時、ミスアラインメント（ｍｉｓ−ａｌｉｇｎｍ
ｅｎｔ）等を考慮して第２多結晶シリコン層の幅を充分
に広くしなければならなかった。従って、相対的にセル
面積が大きくなる短所を有している。

このような短所は、フラッジｘ　Ｅ　Ｅ　Ｐ　ＲＯＭの
大容量化を阻害する要所として作用する。

また、上記構造は、ドレイン領域において、第２多結晶
シリコン層が第１多結晶シリコン層の外を覆わなければ
ならないので、これを考慮して製造工程のときセルファ
ライン（ｓｅｌｆ　ａｌｉｇｎ）エツチングを行うが、
ソース領域のサブストレートが蝕刻される短所がある。

また、このような短所を回避するために、ドレイン領域
側とソース領域側とを別途にエツチングする場合には、
セルの面積を一層広く設計しなければならない。

〔発明の目的〕

従って、本発明の目的は、上記のような従来技術の問題
点を解決するために、側壁スペーサー構造の新たなセレ
クトゲート構造を有する不揮発性半導体記憶装置を提供
することにある。

本発明の他の目的は、セルの面積を縮小させることがで
きる不揮発性半導体記憶装置を提供することにある。

本発明のまた他の目的は、上記半導体記憶装置を製造す
るのに、特に適合な製造方法を提供することにある。

〔発明の要約〕

上記目的を達成するために、本発明の装置は、ｎ形不純
物又はＰ形不純物でドーピングされた単結晶半導体サブ
ストレートと、該サブストレート上の電気的に互いに絶
縁されたゲート導体群から構成されている。上記ゲート
導体群は、浮遊ゲートとして提供される第１導体と、上
記第１導体上に積層されてコントロールゲートとして提
供される第２導体と、そして上記第１及び第２導体の積
層構造の１側壁に側壁スペーサーで形成され、セレクト
ゲートとして提供される第３導体を具備する。

上記コントロールゲートとして提供される第２導体と、
セレクトゲートして提供される第３導体は、セル間分離
領域であるフィールド酸化層上で互いに連結する。上記
第３導体を側壁スペーサー構造に提供するこにより、セ
ル面積を大幅に縮小させることができる。

〔実施例〕

本発明を添付の図面に基づいて詳述する。

第３ｖ！Ｊは本発明によるフラッジ−Ｅ　Ｅ　Ｐ　ＲＯ
Ｍ半導体記憶装置のセルアレイの一部を例示した平面図
である。

第３図のセルアレイは、横方向には４つのセルが、同じ
ワードライン１ｍ／Ｌ　に連結されている。ワードライ
ンＷ／Ｌ　は、セル領域において、コントロールゲート
として提供される第１ライン２０とセレクトゲートとし
て提供される第２ライン３０とを含む。上記第１ライン
２０と第２ライン３０は、中央の金属コンタクトホール
５０ａを通じて共通ソースラインＣ８と連結される金属
配線６０とが配置されているフィールド領域７０上でゲ
ートコンタクトホール４０を通じて相互に連結されてい
る。該ゲートコンタクトホール４０は、任意のセル数毎
にたとえば、セルの８個、１６個、３２個等の４の倍数
単位毎に備えることができる。横方向には、一対のセル
が金属コンタクトホール５０ｂ、５０ａをそれぞれを通
じてビットラインＢ／Ｌ　に連結されている。セル領域
において、第１ライン２０の下の斜線になった部分は、
浮遊ゲートとして提供される伝導層１０である。

第４図は、第３図のＢ−Ｂ線断面図である。第３図にお
いて、本発明のセル構造はｎ形又はＰ形不純物がドーピ
ングされたサブストレート１００　上に酸化シリコン（
Ｓ＋Ｏｈ）のごとき絶縁膜で絶縁された第１導体層１０
と、上記第１導体層１０上に積層された第２導体層２０
と、上記第１及び第２導体層１０、２０の積層構造の左
側面に側壁スペーサー構造からなった第３導体層３０を
具備する。これら導体群は、セル領域においては互いに
絶縁された多結晶シリコンに形成する。これら導体群の
両側に、サブストレート内にソース領域８０又はドレイ
ン領域９０がそれぞれ提供される。

ドレイン領域９０は、コンタクトホール５０ｄを通じて
ビットラインＢ／Ｌ　と連結されている。

第５図は第４図のトランジスタ等価回路図である。第５
図において、トランジスタＴ１　　は、セレクトトラン
ジスタであり、トランジスタＴ、はセルトランジスタで
ある。

トランジスタＴ１　　のソース電極は共通ソースライン
Ｃ８に連結し、トランジスタＴ、のドレイン電極は、ビ
ットラインＢ／Ｌ　に連結する。トランジスタＴ、　　
のドレイン電極はトランジスタＴ２のソース電極として
共有される。トランジスタＴ　１．　Ｔ　ｘのゲート電
極等は、ワードラインＷ／Ｌ　に連結する。

トランジスタＴ２　は浮遊ゲート電極を含む。上記浮遊
ゲート電極に電荷を注入させるか、消去させて、トラン
ジスタＴ２のスレッシニホールド電圧を変化させて、リ
ード時、トランジスタＴ２　の伝導状！！　（ＯＮ状態
）　又は非伝導状ｆｉ　（ＯＦＦ状態）に従って、デー
タ″０”又は“１”を貯蔵させることができる。

第６図は第４図のキャパシター回路図である。

第６図において、キャパシターＣ１はコントロールゲー
ト電極２０と浮遊ゲート電極１０との間の容量結合を表
し、キャパシター〇２　は浮遊ゲート電極１０とドレイ
ン電極９０との間の容量結合を表し、キャパシターＣ１
は浮遊ゲート電極１０とサブストレー［００との間の容
量結合を表し、キャパシターＣ４は浮遊ゲート電極ｌＯ
とセレクトゲート電極３０との間の容量結合を表し、キ
ャパシター〇、はセレクトゲート電極３０とサブストレ
ート１００　との間の容量結合を表し、キャパシターＣ
８はセレクトゲート電極３０とソース電極８０との間の
容量結合を表す。

上記コントロールゲート電極２０及びセレクトゲート電
極３０は、第３図のゲートコンタクトホール４０を通じ
て互いに連結され、ワードラインＷ／Ｌ　と結合される
。サブストレート１００　は接地Ｇされる。

上記のごとき容量結合を有する構造にデータをプログラ
ムする場合には、ビットラインＢ／Ｌ　に例えば、７〜
１２Ｖの電圧ＶＢＬを印加し、ワードラインＩＩ／Ｌ　
に８〜１５Ｖの電圧ＶＰＧを印加すれば次の式のように
、キャパシター容量比によってワードライン賀へ及びビ
ットラインＢ／Ｌ　に印加した電圧のうち一部が浮遊ゲ
ート電極１０に加えられるようになる。すなわち、浮遊
ゲート電圧ＶＩＯは、となる。

このとき、上記プログラムゲート電圧ＶＰＧ　によって
セレクトトランジスタＴ、　　は“オン”　され、適正
なＶＰＧ及びＶＢＬ　においてセルトランジスタＴ。

は飽和領域において動作するようになる。セルトランジ
スタＴ２のドレイン領域９０において、電界によってホ
ットキャリア（ｈｏｔ　ｃａｒｒｉｅｒ）　　が発生さ
れ、該キャリアである電子が浮遊ゲート２１に注入され
るようになる。従って、セルトランジスタＴ２（７）ス
Ｌ／ッシｘホールド電圧を上昇させ、セルのリード時に
は“オフ”動作される。従って、データ“１″′が貯蔵
される。

逆に、プログラムされたセルのデータを消去しようとす
るときには、ビットラインＢ／Ｌ　に１０〜１８Ｖ程度
の電圧を印加して、ドレイン領域９０と浮遊ゲート１０
との間の薄いゲート酸化膜を通じて電子をターナリング
させ、浮遊ゲート１０から電子を抜き出すことにより、
セルトランジスタＴ２　のスレッシュホールド電圧を下
げる。従って、セルのリード時には“オン”動作され、
データ“０”に読み出されるようになる。

上記セレクトトランジスタＴ１　は、プログラムのとき
に選ばれたビットラインＢ／Ｌ　に連結され、選ばれな
かったワードライン１１／ＬのセルがビットラインＢ／
Ｌ　に印加された電圧により“オン”　されても、セレ
クトトランジスタＴ、により電流の流れを遮断させるよ
うになる。従って、選ばれなかったセルのプログラムを
防ぐのみならず、選ばれたセルのプログラム効率を高め
る役割をする。

そして、過消去により、浮遊ゲート１０から過度に電子
がターナリングされ、セルトランジスタＴ２のスレッシ
−ホールド電圧が処女スレツシ二ホールド電圧（Ｖｉｒ
ｇｉｎ　Ｔｈｒｅｓｈｏｌｄ　Ｖｏｌｔａｇｅ）より低
くなる場合において、リードのときには低いワードライ
ン電圧にもセルが“オン″され、間違ったデータを読み
出すことをセレクトトランジスタＴ１が常に処女シニレ
ツシ二ホールド電圧を有するようになることにより防ぐ
役割をするようになる。

第７図（ａ）、（ハ）から、第１６図（ａ）、（ハ）ま
では、第３図のＢ−Ｂ線及びＣ−Ｃ線断面を、本発明に
よるフレッシ、ＥＥＰＲＯＭ半導体記憶装置の！Ｉ！造
工程順序により例示した断面図である。

第７図（ａ）、（５）は、Ｐ形不純物をドーピングした
サブストレート１００上にアクティブ領域を限定するた
めに、シリコン酸化膜１０１及び窒化膜１０２を順次に
覆い、アクティブマスクを適用してフィールド領域の酸
化膜及び窒化膜を除去する。その後にＰ形不純物を注入
させてフィールド領域に限定されたサブストレート１０
０　内にチャンネル阻止層を形成した工程までを示す。

第８図（ａ）、　　（ｂ）は、第７図の工程が終わった
あと厚いフィールド酸化膜７０を成長させてアクティブ
領域上のシリコン酸化膜１０１　及び窒化膜１０２を除
去した後の断面を示す。

第９ｍ（ａ）、　　υは、第８図の工程が終わった後、
第１ゲート酸化膜１０３を２００Å以下になるように成
長させて、トランジスタのスレッシ二ホールド電圧調整
のためにＰ形不純物を注入する工程までを示す。

第１０図（ａ）、　　（ｂ）は、第９図の工程が終わっ
た後、第１多結晶シリコン層ｌＯを覆い、該第１多結晶
シリコン層１０の伝導度を高めるために、たとえば、燐
（Ｐ）　のごとき不純物を注入した後、セルファライン
エツチングがされていない部分の第１多結晶シリコン層
をエツチングした後までの断面を示す。

第１１図（ａ）、　　（ｂ）は、第１０図の工程が終わ
った後、５ｉ０２　の如き第１中間絶縁’ｊｌ！、１０
４で第１多結晶シリコン層１０を電気的に絶縁されるよ
うに覆い、その上に第２多結晶シリコン２０を沈積させ
、該第２多結晶シリコン層２０の伝導度を高めるために
、たとえば、燐（Ｐ）のごとき不純物を注入し、５１０
２の如き第２中間絶縁Ｍ１０５で覆った工程までの断面
を示す。

第１２図（ａ）、　　（ｂｌは、第１１図の工程が終わ
った後、ワードラインを定義するためのセルアラインマ
スクを適用して第２中間絶縁膜１０５．第２多結晶シリ
コン膜２０．第１中間絶縁膜１０４．第１多結晶シリコ
ン膜までエツチングした後の断面を示す。

第１３図（ａ）、　　（ｂ）は、第１２図の工程が終わ
った後、第２ゲート酸化膜１０６　を成長させ、コント
ロールゲート導体とセレクトゲート導体を互いに連結す
るためのゲートコンタクトホール４０を形成するために
、ゲートコンタクトマスクを適用して第２中間絶縁膜１
０５をエツチングした工程までを示す。

第１４図（ａ）、ら）は、第１３図の工程が終わった後
、第３多結晶シリコン層を蒸着させ、伝導度を高めるた
めに、燐（Ｐ）を注入させた後にエッチバック（ｅａｃ
ｈ　ｂａｃｋ）　　工程を適用して、第３多結晶シリコ
ン層をエツチングして、側壁スペーサ（ｓｉｄｅ　ｗａ
ｌｌｓｐａｃｅｒ）　３０を形成する工程までを示す。

ここで、側壁スペーサ３０は第１及び第２多結晶シリコ
ン層１０、２０の側壁に沿って形成される。

第１５図（ａ）、ら）は、第１４図の工程が終わった後
、ドレイン領域９０の側壁スペーサ３０を除去し、アク
ティブ領域にソースドレイン形成のためＮ形不純物を注
入する工程までを示す。

第１６図（ａ）、　　（ｂ）は、第１５図の工程が終わ
った後、５１０２　の如き第３中間絶縁膜１０７　で覆
い、低い温度で硼素（Ｂ）及び燐（Ｐ）を含むＢＰＳＧ
　（ＢＰＳＧ＝ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔ
ｅ　ｇｌａｓｓ）酸化膜１０８を厚く成長させ、金属コ
ンタクトマスクを適用してコンタクトホール５０ｄを形
成した後、金属蒸着させ、金属マスクを適用して金属配
線工程を終わった後の断面を示す。

〔発明の効果〕

以上のように、本発明は、セレクトトランジスタを具備
したフレッシｊＥＥＦＲＯＭのセル面積を最小化するこ
とができ、ＥＥＰＲＯＭの大容量化を図ることができる
。

また、セルアラインエツチング時、構造的短所によるサ
ブストレート蝕刻問題を除去することができる。また、
製造工程時、側壁スペーサ構造をしたセレクトトランジ
スタと、２層多結晶シリコン構造をしたセルトランジス
タとのミスアラインメントをなくすことができる効果が
ある。

【図面の簡単な説明】

第１図は従来のフレッシ、ＥＥＰＲＯＭ半導体記憶装置
のセルアレイを例示した平面図、第２図は第１図Ａ−Ａ
線断面図、第３図は本発明によるフレッシ：ＬＥＥＰＲ
ＯＭ半導体記憶装置のセルアレイの一部を例示した平面
図、第４図は第３図のＢ−Ｂ線断面図、第５図は第４図
のトランジスタ等価回路図、第６図は第４図のキャパシ
タ等価回路図、第７図（ａ）、（ｂ）〜第１６図（ａ）
、　（ｂ）は第３図（７）Ｂ−Ｂ線及びＣ−Ｃ線断面を
、本発明によるフレッシュＥＥＰＲＯＭ半導体記憶装置
の製造工程順序によって例示した断面図である。 １０：第１半導体（第１多結晶シリコン層、浮遊ゲート
電極） ２０：第２半導体（第２多結晶シリコン層、コントロー
ルゲート電極） ３０：第３半導体（多結晶シリコン側壁スペーサ。 セレクトゲート電極） ４０：ゲートコンタクト　　５０：金属コンタクト６０
：共通ソース金属配線　７０：フィールド酸化層８０：
ソース領域　　　　　９０ニドレイン領域１００：サブ
ストレート　　　１０１：シリコン酸化層１０２：シリ
コン窒化層 １０４：第１中間絶縁膜 １０６：第２ゲート酸化膜 １０８：第４中間絶縁膜 １０９：ビットライン金属配線 １０３：第１ゲート酸化膜 １０５；第２中間絶縁膜 １０７：第３中間絶縁膜

Claims (1)

1. 【特許請求の範囲】 １、ｎ形又はＰ形不純物がドーピングされた単結晶半導
   体サブストレートと、該サブストレート上に電気的に互
   いに絶縁されたゲート導体群を具備し、上記ゲート導体
   群は、浮遊ゲートとして提供される第１導体と、上記第
   １導体上に積層されてコントロールゲートとして提供さ
   れる第２導体と、上記第１及び第２導体の積層構造の１
   側壁に沿って側壁スペーサ構造に形成され、セレクトゲ
   ートとして提供される第３導体とを具備し、上記第２及
   び第３導体は、メモリセルとセル間のフィールド酸化層
   上でコンタクトを形成して互いに連結したことを特徴と
   する不揮発性の半導体記憶装置。 ２、上記コンタクトは、任意のセルの数毎に１つずつ具
   備したことを特徴とする請求項１記載の不揮発性の半導
   体記憶装置。 ３、第１、第２又は第３導体は、多結晶シリコンから形
   成したことを特徴とする請求項１、２又は３記載の不揮
   発性の半導体記憶装置。 ４、Ｐ形単結晶シリコンサブストレート上に、選択的酸
   化を通じてセル分離用フィールド酸化層を成長させる第
   １段階、 上記第１段階以後、第１ゲート酸化膜を成長させて、そ
   の上に第１多結晶シリコン層を沈積させて、上記フィー
   ルド酸化層上の第１多結晶シリコン層をエッチングする
   第２段階、 上記第２段階以後、第１中間絶縁膜を覆い、その上に第
   ２多結晶シリコン層を沈積させて、第２中間絶縁膜を成
   長させる第３段階、 上記第３段階以後、ワードラインを定義するためのセル
   ファラインマスクを適用して、第２中間絶縁膜、第２多
   結晶シリコン層、第１中間絶縁膜、第１多結晶シリコン
   層までをエッチングする第４段階、 上記第４段階以後、第２ゲート酸化膜を成長させてゲー
   トコンタクトホールを限定するためのゲートコンタクト
   マスクを適用して、上記第２多結晶シリコン層のゲート
   コンタクト部位の第２中間絶縁膜をエッチングする第５
   段階、上記第５段階以後、第３多結晶シリコン層を沈積
   させて、エッチバック工程を適用して、第１及び第２多
   結晶シリコン側壁を沿って、側壁スペーサを残す第６段
   階、 上記第６段階以後、ドレイン領域の多結晶シリコン側壁
   スペーサを除去する第７段階、 上記第７段階以後、Ｎ形不純物を注入して、アクティブ
   領域にソース及びドレインを形成する第８段階、 上記第８段階以後、第３中間絶縁膜及び第４中間絶縁膜
   を順次覆い、金属コンタクトを定義するために金属コン
   タクトマスクを適用して、金属コンタクトホールを形成
   する第９段階、上記第９段階以後、金属を蒸着させて金
   属マスクを適用して金属配線を形成する第１０段階から
   なることを特徴とする不揮発性の半導体記憶装置の製造
   方法。 ５、上記第１段階において、フィールド酸化層を成長さ
   せる前にＰ形不純物を注入させて、フィールド臨界電圧
   を調節する段階を含むことを特徴とする請求項４記載の
   不揮発性の半導体記憶装置の製造方法。 ６、上記第２段階において、第１ゲート酸化膜を成長さ
   せる前又は後に、アクティブ領域にＰ形不純物を注入さ
   せ、スレッシュホールド電圧を調節する段階を含むこと
   を特徴とする請求項５記載の不揮発性の半導体記憶装置
   の製造方法。 ７、上記第１ゲート酸化膜は、２００Å以下の厚さに成
   長させることを特徴とする請求項６記載の不揮発性の半
   導体記憶装置の製造方法。 ８、第８段階において、第４中間絶縁膜は、弗素と燐を
   含有するＳｉＯ＿２酸化膜を低温で成長させることを特
   徴とする特許請求の範囲第７項記載の不揮発性の半導体
   記憶装置の製造方法。