JPH06204495A - 電気的に消去可能なプログラム可能読取り専用フラッシュ・メモリ - Google Patents
電気的に消去可能なプログラム可能読取り専用フラッシュ・メモリInfo
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】
【目的】 １２８メガ・ビット・メモリ・チップ用の電
気的に消去可能なプログラム可能読取り専用メモリの改
良形セルの提供。 【構成】 電気的に消去可能なプログラム可能読取り専
用メモリ・セルは、データを格納するフローティング・
ゲート１３０と、セルをアクセスする選択ゲート１２０
からなるデュアル・ゲート・トランジスタからなる。ゲ
ート１２０、１３０をそれぞれ多結晶シリコン製の側壁
から形成し、形成用の穴を持つ垂直多結晶シリコン製の
側壁上で酸化膜を成長させて形成した、薄い垂直酸化膜
メンバ２３１でゲート１２０、１３０を隔離する。 【効果】 フローティング・ゲートと選択ゲートゲート
が側壁であるため、光学的リソグラフィで得られるより
小さな寸法の最終構造が得られ、それゆえ光学的リソグ
ラフィで得られる寸法に制約されない。
気的に消去可能なプログラム可能読取り専用メモリの改
良形セルの提供。 【構成】 電気的に消去可能なプログラム可能読取り専
用メモリ・セルは、データを格納するフローティング・
ゲート１３０と、セルをアクセスする選択ゲート１２０
からなるデュアル・ゲート・トランジスタからなる。ゲ
ート１２０、１３０をそれぞれ多結晶シリコン製の側壁
から形成し、形成用の穴を持つ垂直多結晶シリコン製の
側壁上で酸化膜を成長させて形成した、薄い垂直酸化膜
メンバ２３１でゲート１２０、１３０を隔離する。 【効果】 フローティング・ゲートと選択ゲートゲート
が側壁であるため、光学的リソグラフィで得られるより
小さな寸法の最終構造が得られ、それゆえ光学的リソグ
ラフィで得られる寸法に制約されない。
Description
【０００１】
【産業上の利用分野】本発明は、セル・サイズが１平方
マイクロメートル以下の超高密度性を有した電気的に消
去可能なプログラム可能読取り専用メモリ・チップ（Ｅ
ＥＰＲＯＭ）の分野に関する。
マイクロメートル以下の超高密度性を有した電気的に消
去可能なプログラム可能読取り専用メモリ・チップ（Ｅ
ＥＰＲＯＭ）の分野に関する。
【０００２】
【従来の技術】従来のＥＥＰＲＯＭ技術では、集積回路
チップ上へより効率的にセルを充填するために、セル・
サイズを減少させればよいと長らく考えられてきた。米
国特許５、０４１、８８６では、フローティング・ゲー
トと制御ゲート両方を適切に置いて形成した、多結晶シ
リコンの側壁から形成された隣接選択ゲートを持つ、ス
タック・フローティング・ゲート制御形ゲート・システ
ムを有した、中密度（１２８キロビット）ＥＥＰＲＯＭ
セルを開示している。このセルにはセル面積サイズを減
少させる公知の利点があるが、その理由は側壁が従来の
スタック配列以下の面積を持つからである。上記特許で
は、選択ゲートと制御ゲートを同一のワード線により制
御する。
チップ上へより効率的にセルを充填するために、セル・
サイズを減少させればよいと長らく考えられてきた。米
国特許５、０４１、８８６では、フローティング・ゲー
トと制御ゲート両方を適切に置いて形成した、多結晶シ
リコンの側壁から形成された隣接選択ゲートを持つ、ス
タック・フローティング・ゲート制御形ゲート・システ
ムを有した、中密度（１２８キロビット）ＥＥＰＲＯＭ
セルを開示している。このセルにはセル面積サイズを減
少させる公知の利点があるが、その理由は側壁が従来の
スタック配列以下の面積を持つからである。上記特許で
は、選択ゲートと制御ゲートを同一のワード線により制
御する。
【０００３】高密度・高速動作用の補助ゲートを持つわ
ずか５ボルトの仮想接地フラッシュ・セルと題した、Ｉ
ＤＥＭ９１−３１９のＹａｍａｕｃｈｉらの記事は、側
壁形フローティング・ゲートに隣接した平面形選択ゲー
トを持つＥＥＰＲＯＭを開示している。
ずか５ボルトの仮想接地フラッシュ・セルと題した、Ｉ
ＤＥＭ９１−３１９のＹａｍａｕｃｈｉらの記事は、側
壁形フローティング・ゲートに隣接した平面形選択ゲー
トを持つＥＥＰＲＯＭを開示している。
【０００４】
【発明が解決しようとする課題】本発明の目的は、光学
的リソグラフィで得られるより小さな寸法の構造を持
つ、１２８メガ・ビット・メモリ・チップ用の改良形Ｅ
ＥＰＲＯＭセルを提供することである。
的リソグラフィで得られるより小さな寸法の構造を持
つ、１２８メガ・ビット・メモリ・チップ用の改良形Ｅ
ＥＰＲＯＭセルを提供することである。
【０００５】
【課題を解決するための手段】本発明では、フローティ
ング・ゲートと制御ゲート両方を多結晶シリコン（ｐｏ
ｌｙ）製の側壁から形成し、それ自体多結晶シリコン製
の側壁（ｓｉｄｅｗａｌｌ）の垂直エッジ上に形成した
薄い垂直の酸化膜メンバのみで隔離した、１２８メガ・
ビット・メモリ・チップ用の改良形ＥＰＲＯＭセルが提
供される。
ング・ゲートと制御ゲート両方を多結晶シリコン（ｐｏ
ｌｙ）製の側壁から形成し、それ自体多結晶シリコン製
の側壁（ｓｉｄｅｗａｌｌ）の垂直エッジ上に形成した
薄い垂直の酸化膜メンバのみで隔離した、１２８メガ・
ビット・メモリ・チップ用の改良形ＥＰＲＯＭセルが提
供される。
【０００６】
【実施例】ここで図１は、選択ゲート１２０、フローテ
ィング・ゲート１３０及び制御ゲート１４０からなるゲ
ート構造１００を集積回路のシリコン基板１０に形成し
た、ソース３０とドレイン２０の間に配置したデュアル
・ゲート金属酸化膜トランジスタの詳細を示している図
である。図の左側では、選択ゲート１２０がセルのアク
セスを許可する通常の電気動作を受け持つ。そのゲート
は、仮の支持メンバの垂直面及び斜面に境を接した垂直
面を持つ。図の右側では、フローティング・ゲート１３
０にはトランジスタをオン、オフする蓄積電荷があるた
め、ゲートの蓄積電荷はソース３０とドレイン２０間の
電気経路を存在させたり、封鎖したりする。そのゲート
も、構造中央にある垂直絶縁メンバ２３１の垂直面と傾
斜面に境を接した垂直面を持つ。その構造の上面では、
当該技術で公知のように、制御ゲート１４０がフローテ
ィング・ゲート１３０の電荷状態を制御している。
ィング・ゲート１３０及び制御ゲート１４０からなるゲ
ート構造１００を集積回路のシリコン基板１０に形成し
た、ソース３０とドレイン２０の間に配置したデュアル
・ゲート金属酸化膜トランジスタの詳細を示している図
である。図の左側では、選択ゲート１２０がセルのアク
セスを許可する通常の電気動作を受け持つ。そのゲート
は、仮の支持メンバの垂直面及び斜面に境を接した垂直
面を持つ。図の右側では、フローティング・ゲート１３
０にはトランジスタをオン、オフする蓄積電荷があるた
め、ゲートの蓄積電荷はソース３０とドレイン２０間の
電気経路を存在させたり、封鎖したりする。そのゲート
も、構造中央にある垂直絶縁メンバ２３１の垂直面と傾
斜面に境を接した垂直面を持つ。その構造の上面では、
当該技術で公知のように、制御ゲート１４０がフローテ
ィング・ゲート１３０の電荷状態を制御している。
【０００７】唯一の決定的なリソグラフィ・プロセス
が、制御ゲート１４０の寸法と位置を示すラベル２６０
の矢印で図示されたプロセスであることが本発明の有利
な特徴である。寸法２６０より小さいが、他の寸法は光
学的リソグラフィを必要とせず、側壁技術を使用して形
成される。ゲート構造の中心では、垂直酸化膜メンバ２
３０が選択ゲートをフローティング・ゲートより隔離し
ている。その垂直酸化膜メンバの形成に当り、選択ゲー
ト側壁の基礎として使用する多結晶シリコン製の仮の側
壁支持層を除去した後、多結晶シリコン製の側壁（選択
ゲート）の垂直面を酸化させる。その側壁支持層を除去
した後、垂直酸化膜メンバ２３１をフローティング・ゲ
ート側壁を形成させる垂直参照（ｖｅｒｔｉｃａｌ ｒ
ｅｆｅｒｅｎｃｅ）として使用し、第２の側壁（フロー
ティング・ゲート１３０）を形成する。酸化膜の異なる
型と厚さを以下で開示する。
が、制御ゲート１４０の寸法と位置を示すラベル２６０
の矢印で図示されたプロセスであることが本発明の有利
な特徴である。寸法２６０より小さいが、他の寸法は光
学的リソグラフィを必要とせず、側壁技術を使用して形
成される。ゲート構造の中心では、垂直酸化膜メンバ２
３０が選択ゲートをフローティング・ゲートより隔離し
ている。その垂直酸化膜メンバの形成に当り、選択ゲー
ト側壁の基礎として使用する多結晶シリコン製の仮の側
壁支持層を除去した後、多結晶シリコン製の側壁（選択
ゲート）の垂直面を酸化させる。その側壁支持層を除去
した後、垂直酸化膜メンバ２３１をフローティング・ゲ
ート側壁を形成させる垂直参照（ｖｅｒｔｉｃａｌ ｒ
ｅｆｅｒｅｎｃｅ）として使用し、第２の側壁（フロー
ティング・ゲート１３０）を形成する。酸化膜の異なる
型と厚さを以下で開示する。
【０００８】ここで図２は、互いに鏡像関係でソース３
０の反対側に置かれた２つのセル構造１００と１００’
からなり、このためこれら２つのセルが共通ソースを共
有する、１対のメモリ・セル３００の断面図を示してい
る。セル１個の寸法を矢印３０５で表し、図ではこの寸
法は１．１μｍ、チャネル長は０．５μｍ、ソース幅は
０．５μｍで、ドレイン幅は０．５μｍ若しくはレイア
ウト基準尺は０．５μｍである。共通ソースを共有する
セル・ペアの幅を矢印３１０で表す。
０の反対側に置かれた２つのセル構造１００と１００’
からなり、このためこれら２つのセルが共通ソースを共
有する、１対のメモリ・セル３００の断面図を示してい
る。セル１個の寸法を矢印３０５で表し、図ではこの寸
法は１．１μｍ、チャネル長は０．５μｍ、ソース幅は
０．５μｍで、ドレイン幅は０．５μｍ若しくはレイア
ウト基準尺は０．５μｍである。共通ソースを共有する
セル・ペアの幅を矢印３１０で表す。
【０００９】ここで図３は、本発明により組立てられた
メモリ配列の一部分の平面図を示しており、１対のセル
３００の寸法を右側の直交座標で測った括弧３１０、括
弧３２０で示している。図を単純にするため細部をいく
つか除いている。図３の対になる要素を図１、２と同様
な数字で指示している。図３の中央に括弧で表されたソ
ース３０は、２個のゲート選択ゲート１２０（右上がり
の網目状陰影で図示）間で図面の垂直方向に広がる。フ
ローティング・ゲートが隔離されている必要があり、か
つ隣接セルに接触できないため、フローティング・ゲー
ト１３０（右上がりの網目状陰影で図示）を、制御ゲー
ト１４０の定義中に図面の垂直方向に切除する。列をな
して水平に広がる制御ゲート１４０（まだら模様で図
示）は、ゲート１３０上に広がり、ゲート１２０の一部
の上にも広がる。そのゲート構造の左右に、ラベル２０
の括弧で示したドレイン２個を形成する。図３の左側に
数字７０のラベルの括弧で表されている領域は、電界酸
化膜若しくは薄い溝隔離領域である。右上角のラベル３
５０の括弧は、各セルのアクセス制御に使用する垂直選
択ゲート列１２０の接点を含んだ領域を示している。こ
の領域を図１０、１１、１２、１３により詳細に図示す
る。設計の代案として、より高い充填密度を達成するた
め、選択ゲートの接点パッドを配列の上面と底面間で交
換できる。
メモリ配列の一部分の平面図を示しており、１対のセル
３００の寸法を右側の直交座標で測った括弧３１０、括
弧３２０で示している。図を単純にするため細部をいく
つか除いている。図３の対になる要素を図１、２と同様
な数字で指示している。図３の中央に括弧で表されたソ
ース３０は、２個のゲート選択ゲート１２０（右上がり
の網目状陰影で図示）間で図面の垂直方向に広がる。フ
ローティング・ゲートが隔離されている必要があり、か
つ隣接セルに接触できないため、フローティング・ゲー
ト１３０（右上がりの網目状陰影で図示）を、制御ゲー
ト１４０の定義中に図面の垂直方向に切除する。列をな
して水平に広がる制御ゲート１４０（まだら模様で図
示）は、ゲート１３０上に広がり、ゲート１２０の一部
の上にも広がる。そのゲート構造の左右に、ラベル２０
の括弧で示したドレイン２個を形成する。図３の左側に
数字７０のラベルの括弧で表されている領域は、電界酸
化膜若しくは薄い溝隔離領域である。右上角のラベル３
５０の括弧は、各セルのアクセス制御に使用する垂直選
択ゲート列１２０の接点を含んだ領域を示している。こ
の領域を図１０、１１、１２、１３により詳細に図示す
る。設計の代案として、より高い充填密度を達成するた
め、選択ゲートの接点パッドを配列の上面と底面間で交
換できる。
【００１０】図４より以下の図は一連のプロセス・フロ
ーの断面図であり、プロセスの初期段階で図２に示した
セル３００と同一領域を図示している。シリコン基板１
０に関し、公称厚１２ｎｍのパッド酸化膜の層２０５の
次に、公称厚１００ｎｍの窒化膜２１０を形成する。ゲ
ート構造の高さを決定する、公称厚４００ｎｍの多結晶
シリコン若しくはアモルファス・シリコンの層２２０を
堆積させ、この層をパターン化して図の中央に穴２２２
を形成する。この穴の中に、選択ゲート１２０のゲート
酸化膜となる、厚さ１２ｎｍのゲート酸化膜１２５を成
長させる。同じ段階で、多結晶シリコン２２０の上面
と、穴２２２の多結晶シリコン垂直面のそれぞれに、熱
酸化膜２３０と２３２を成長させる。化学気相成長法
（ＣＶＤ）による多結晶シリコン１２０を、選択ゲート
１２０となる穴と多結晶シリコン２２０上に堆積させ
る。このとき、図１０、１１で示す接点パターン化段階
を実行する。
ーの断面図であり、プロセスの初期段階で図２に示した
セル３００と同一領域を図示している。シリコン基板１
０に関し、公称厚１２ｎｍのパッド酸化膜の層２０５の
次に、公称厚１００ｎｍの窒化膜２１０を形成する。ゲ
ート構造の高さを決定する、公称厚４００ｎｍの多結晶
シリコン若しくはアモルファス・シリコンの層２２０を
堆積させ、この層をパターン化して図の中央に穴２２２
を形成する。この穴の中に、選択ゲート１２０のゲート
酸化膜となる、厚さ１２ｎｍのゲート酸化膜１２５を成
長させる。同じ段階で、多結晶シリコン２２０の上面
と、穴２２２の多結晶シリコン垂直面のそれぞれに、熱
酸化膜２３０と２３２を成長させる。化学気相成長法
（ＣＶＤ）による多結晶シリコン１２０を、選択ゲート
１２０となる穴と多結晶シリコン２２０上に堆積させ
る。このとき、図１０、１１で示す接点パターン化段階
を実行する。
【００１１】ここで図５は、選択ゲートになる側壁１２
０を形成するため、反応イオン・エッチング（ＲＩＥ）
で覆ったエッチング・バック・プロセスで多結晶シリコ
ン１２０をエッチングする更なる段階の後の、２個のセ
ル３００の同一部分を図示している。多結晶シリコンス
ペーサ１２０を多結晶シリコン２２０表面下に隠して置
くため、テトラ・エチル・オルソ珪酸塩（ＴＥＯＳ）層
１２５をほぼそのスペーサ１２０の回りに形成できる点
が有利な点である。層２３０の表面下にスペーサ１２０
を隠して置いた、側壁スペーサ１２０を形成した後、オ
ーバ・エッチングを加える。次いで、公称厚２０ｎｍの
ドライ熱酸化膜１２２を選択ゲート上に成長させる。熱
酸化膜には、低い界面状態密度や高い降伏電圧といっ
た、優れた酸化膜特性があることは公知である。層１２
２を形成した後、厚さ１００ｎｍの化学気相成長法によ
るテトラ・エチル・オルソ珪酸塩（ＣＶＤ ＴＥＯＳ）
のより厚い層１２３を堆積させ、選択ゲート１２０を隔
離し保護する。
０を形成するため、反応イオン・エッチング（ＲＩＥ）
で覆ったエッチング・バック・プロセスで多結晶シリコ
ン１２０をエッチングする更なる段階の後の、２個のセ
ル３００の同一部分を図示している。多結晶シリコンス
ペーサ１２０を多結晶シリコン２２０表面下に隠して置
くため、テトラ・エチル・オルソ珪酸塩（ＴＥＯＳ）層
１２５をほぼそのスペーサ１２０の回りに形成できる点
が有利な点である。層２３０の表面下にスペーサ１２０
を隠して置いた、側壁スペーサ１２０を形成した後、オ
ーバ・エッチングを加える。次いで、公称厚２０ｎｍの
ドライ熱酸化膜１２２を選択ゲート上に成長させる。熱
酸化膜には、低い界面状態密度や高い降伏電圧といっ
た、優れた酸化膜特性があることは公知である。層１２
２を形成した後、厚さ１００ｎｍの化学気相成長法によ
るテトラ・エチル・オルソ珪酸塩（ＣＶＤ ＴＥＯＳ）
のより厚い層１２３を堆積させ、選択ゲート１２０を隔
離し保護する。
【００１２】次いで図６に図示しているように、フォト
レジスト層１２７を被膜し、この層をエッチング・バッ
クし、図の左右にある選択ゲート１２０間のくぼみに唯
一のフォトレジストが残るようにする。
レジスト層１２７を被膜し、この層をエッチング・バッ
クし、図の左右にある選択ゲート１２０間のくぼみに唯
一のフォトレジストが残るようにする。
【００１３】ゲート１２０のみを残す従来の選択性ウエ
ット・エッチング・プロセスまたは反応イオン・エッチ
ング・プロセスで、多結晶シリコン２２０とそのシリコ
ンに関連した層を除去する。残りのフォトレジストを除
去した後、熱酸化膜の層を選択ゲート１２０の垂直面に
再成長させ、次いで化学気相成長法による窒化膜ともう
１つの酸化プロセスを実行し、多結晶シリコン選択ゲー
ト１２０の垂直面上に最終の厚さが約２０ｎｍの垂直Ｏ
ＮＯ誘電体メンバ２３３を形成する。垂直ＯＮＯ誘電体
メンバ２３３（絶縁メンバまたはＯＮＯメンバとして交
換可能で参照予定）を形成した後で、しかもゲート１３
０を形成する前に、シリコン基板の水平面のうち２つの
選択ゲート１２０の左右を洗浄し、フローティング・ゲ
ート１３０用にトンネル酸化膜２３５を厚さ約６乃至８
ｎｍまで成長させる。
ット・エッチング・プロセスまたは反応イオン・エッチ
ング・プロセスで、多結晶シリコン２２０とそのシリコ
ンに関連した層を除去する。残りのフォトレジストを除
去した後、熱酸化膜の層を選択ゲート１２０の垂直面に
再成長させ、次いで化学気相成長法による窒化膜ともう
１つの酸化プロセスを実行し、多結晶シリコン選択ゲー
ト１２０の垂直面上に最終の厚さが約２０ｎｍの垂直Ｏ
ＮＯ誘電体メンバ２３３を形成する。垂直ＯＮＯ誘電体
メンバ２３３（絶縁メンバまたはＯＮＯメンバとして交
換可能で参照予定）を形成した後で、しかもゲート１３
０を形成する前に、シリコン基板の水平面のうち２つの
選択ゲート１２０の左右を洗浄し、フローティング・ゲ
ート１３０用にトンネル酸化膜２３５を厚さ約６乃至８
ｎｍまで成長させる。
【００１４】次いで、図７に示すように、多結晶シリコ
ン製の更にもう１つの層を堆積させ、再エッチングし
て、制御ゲート構造１４０の定義中にフローティング・
ゲート１３０を形成するために切除予定の、垂直ＯＮＯ
メンバ２３０上に多結晶シリコン製の側壁１３０を形成
する。
ン製の更にもう１つの層を堆積させ、再エッチングし
て、制御ゲート構造１４０の定義中にフローティング・
ゲート１３０を形成するために切除予定の、垂直ＯＮＯ
メンバ２３０上に多結晶シリコン製の側壁１３０を形成
する。
【００１５】図１２と図１３で図示され、以下で議論さ
れるように、台地の端で選択ゲートとフローティング・
ゲートを隔離する切除マスクを使用する。図８ではゲー
ト構造の基礎部分を形成した後、電源供給電圧と他の設
計パラメータに依存した適切な線量とエネルギーで、一
般に１平方センチメートル当り１０14から１０16イオン
の範囲のソース／ドレインの植込みを堆積させ、自ら配
列されたソースとドレインをメモリ・セルに形成する。
次に、図６に関して議論されたＯＮＯ層２３３と同様
に、選択ゲート１３０上にＯＮＯ層２３７を、基板の水
平面上にＯＮＯ層２３７’を形成する。
れるように、台地の端で選択ゲートとフローティング・
ゲートを隔離する切除マスクを使用する。図８ではゲー
ト構造の基礎部分を形成した後、電源供給電圧と他の設
計パラメータに依存した適切な線量とエネルギーで、一
般に１平方センチメートル当り１０14から１０16イオン
の範囲のソース／ドレインの植込みを堆積させ、自ら配
列されたソースとドレインをメモリ・セルに形成する。
次に、図６に関して議論されたＯＮＯ層２３３と同様
に、選択ゲート１３０上にＯＮＯ層２３７を、基板の水
平面上にＯＮＯ層２３７’を形成する。
【００１６】次に図９で図示するように、図２で図示し
た制御ゲート構造を形成するため、第４の多結晶シリコ
ン層１４０を堆積させ、その層をパターン化する。すで
に議論したように、プロセスで唯一の決定的なリソグラ
フィ段階は、残りのゲート構造に関する制御ゲート１４
０の寸法と配列である。図１と図２に図示したように、
制御ゲート１４０が選択ゲート１２０まで広がっている
ならば問題はない。その理由は、ＴＥＯＳ層１２３がト
ンネル酸化膜２３５やＯＮＯ層２３７より厚いため、フ
ローティング・ゲート１３０をプログラムするのに十分
に高い電圧を制御ゲート１４０に加えても選択ゲート１
２０には影響がないからである。このように、この配列
プロセスは比較的強固である。図１の寸法２６０は公称
値が０．５μｍである。図示した実施例では、ゲート１
４０の水平位置の許容差は±０．１５μｍであり、従来
技術で容易に達成できる。図３で図示したセル間の領域
で基板や電界酸化膜までエッチングしてフローティング
・ゲート１３０の切除効果を持たせたオーバ・エッチン
グにより、制御ゲート１４０のパターン化を行う。制御
ゲート１４０の公称厚は２５００オングストローム、フ
ローティング・ゲート１３０の公称厚は２０００オング
ストロームなので、選択ゲート１４０をパターン化した
後にセル間のフローティング・ゲート１３０を切除する
のに妥当なオーバ・エッチング量だけが必要である。図
示したエッチング手順は以下の通りである。最初に、制
御ゲート１４０をエッチングし、次いで多結晶シリコン
ＯＮＯ２３７を貫通させ、ＴＥＯＳ層１２５、表面酸化
膜２３７’及び表面酸化膜２３２内ではこれらの層がＯ
ＮＯ層２３７より厚くなるため停止させ、最後に選択性
多結晶シリコン・エッチング・プロセスを使用してフロ
ーティング・ゲート多結晶シリコンを切除エッチングす
る。
た制御ゲート構造を形成するため、第４の多結晶シリコ
ン層１４０を堆積させ、その層をパターン化する。すで
に議論したように、プロセスで唯一の決定的なリソグラ
フィ段階は、残りのゲート構造に関する制御ゲート１４
０の寸法と配列である。図１と図２に図示したように、
制御ゲート１４０が選択ゲート１２０まで広がっている
ならば問題はない。その理由は、ＴＥＯＳ層１２３がト
ンネル酸化膜２３５やＯＮＯ層２３７より厚いため、フ
ローティング・ゲート１３０をプログラムするのに十分
に高い電圧を制御ゲート１４０に加えても選択ゲート１
２０には影響がないからである。このように、この配列
プロセスは比較的強固である。図１の寸法２６０は公称
値が０．５μｍである。図示した実施例では、ゲート１
４０の水平位置の許容差は±０．１５μｍであり、従来
技術で容易に達成できる。図３で図示したセル間の領域
で基板や電界酸化膜までエッチングしてフローティング
・ゲート１３０の切除効果を持たせたオーバ・エッチン
グにより、制御ゲート１４０のパターン化を行う。制御
ゲート１４０の公称厚は２５００オングストローム、フ
ローティング・ゲート１３０の公称厚は２０００オング
ストロームなので、選択ゲート１４０をパターン化した
後にセル間のフローティング・ゲート１３０を切除する
のに妥当なオーバ・エッチング量だけが必要である。図
示したエッチング手順は以下の通りである。最初に、制
御ゲート１４０をエッチングし、次いで多結晶シリコン
ＯＮＯ２３７を貫通させ、ＴＥＯＳ層１２５、表面酸化
膜２３７’及び表面酸化膜２３２内ではこれらの層がＯ
ＮＯ層２３７より厚くなるため停止させ、最後に選択性
多結晶シリコン・エッチング・プロセスを使用してフロ
ーティング・ゲート多結晶シリコンを切除エッチングす
る。
【００１７】ここで図１０と図１１は、選択ゲートの接
点パッド間に不要な結合を与える残りの側壁構造を改良
した、多結晶シリコン層１２０より形成した接点パッド
３５２の形成段階を図示している。これらの接点パッド
を図３に括弧３５０で表された領域に形成する。多結晶
シリコン２２０から形成したパッドをパターン化し、図
１０の下の部分に長方形の島を形成する。選択ゲート１
２０の側壁を形成する段階で、層１１０の上に層１２０
が置かれている。フォトレジスト若しくは他の何か適切
な保護層より保護パッド１２１を形成する。図面に垂直
に広がっているように示された、側壁１２０を形成する
エッチング・プロセスでは、接点パッド３５２と、接点
パッド３５２を接続し短絡する不要な側壁小片３５４が
残る。数字７０でラベル付けされた長方形は、パッドの
パターン化中に隔離とエッチング停止層を供給するため
接点領域の支持として使用する浅い溝でできた隔離また
は電界酸化膜でできた隔離を表す。
点パッド間に不要な結合を与える残りの側壁構造を改良
した、多結晶シリコン層１２０より形成した接点パッド
３５２の形成段階を図示している。これらの接点パッド
を図３に括弧３５０で表された領域に形成する。多結晶
シリコン２２０から形成したパッドをパターン化し、図
１０の下の部分に長方形の島を形成する。選択ゲート１
２０の側壁を形成する段階で、層１１０の上に層１２０
が置かれている。フォトレジスト若しくは他の何か適切
な保護層より保護パッド１２１を形成する。図面に垂直
に広がっているように示された、側壁１２０を形成する
エッチング・プロセスでは、接点パッド３５２と、接点
パッド３５２を接続し短絡する不要な側壁小片３５４が
残る。数字７０でラベル付けされた長方形は、パッドの
パターン化中に隔離とエッチング停止層を供給するため
接点領域の支持として使用する浅い溝でできた隔離また
は電界酸化膜でできた隔離を表す。
【００１８】図１２と図１３では、フローティング・ゲ
ート１３０の側壁が置かれた後に、不要な側壁３５４を
切除する更なる段階を実行する。パッド３５２間の領域
を露光する切除マスク３６０を置き、複合構造１２０乃
至１３０を切断する。
ート１３０の側壁が置かれた後に、不要な側壁３５４を
切除する更なる段階を実行する。パッド３５２間の領域
を露光する切除マスク３６０を置き、複合構造１２０乃
至１３０を切断する。
【００１９】ここで図１４は、図３で図示したメモリ配
列と同一部分を図示しており、１対のセル３００が点線
内で図示されている。ラベルＶd とＶs の垂直線は、メ
モリ・セルのソースとドレインへの接続線である。ソー
スとドレインは、図３の括弧で表されたように基板に連
続して広がっている。金属または多結晶シリコン製の線
がドレイン上にあり、ビット線の接点を与えるため基板
まで至っている。ソースは信号を運ばず、図では基板に
共通して接地されている。
列と同一部分を図示しており、１対のセル３００が点線
内で図示されている。ラベルＶd とＶs の垂直線は、メ
モリ・セルのソースとドレインへの接続線である。ソー
スとドレインは、図３の括弧で表されたように基板に連
続して広がっている。金属または多結晶シリコン製の線
がドレイン上にあり、ビット線の接点を与えるため基板
まで至っている。ソースは信号を運ばず、図では基板に
共通して接地されている。
【００２０】Ｖsgでラベル付けされ、数字１２０’で表
される選択ゲートの制御線は、従来のゲート記号と数字
１２０の選択ゲートに接続されている。その図式表現で
は、実際の構造で多結晶シリコン製の側壁の連続片１個
の実体を図示するため、２つの異なる記号、線とゲート
を使用する。同様に、制御ゲート１４０とフローティン
グ・ゲート１３０を従来形の水平線記号で図示し、Ｖcg
でラベル付けされた水平線をワード線に使用する。メモ
リ配列のビット線はセルのドレインに接続するワイヤで
あり、隣どうしのトランジスタ・セル２個を隔離する。
メモリ・セルのワード線は制御ゲート間を接続する接続
線１４０’である。その共通ソースは基板を接続する拡
散性小片である。
される選択ゲートの制御線は、従来のゲート記号と数字
１２０の選択ゲートに接続されている。その図式表現で
は、実際の構造で多結晶シリコン製の側壁の連続片１個
の実体を図示するため、２つの異なる記号、線とゲート
を使用する。同様に、制御ゲート１４０とフローティン
グ・ゲート１３０を従来形の水平線記号で図示し、Ｖcg
でラベル付けされた水平線をワード線に使用する。メモ
リ配列のビット線はセルのドレインに接続するワイヤで
あり、隣どうしのトランジスタ・セル２個を隔離する。
メモリ・セルのワード線は制御ゲート間を接続する接続
線１４０’である。その共通ソースは基板を接続する拡
散性小片である。
【００２１】ここで図１５は、本発明で組立てられた集
積回路のＥＥＰＲＯＭ４００の図式表現であり、入出力
回路４１０、高電圧誘導回路４２０及び電荷ポンプ４３
０がそれらの従来機能を実行する。電荷ポンプ４３０が
書込みと消去動作を実行するのに必要な高電圧（１０ボ
ルト）を発生することで、わずか５ボルト（またはそれ
以下）で回路が動作することを可能にする。高電圧回路
４２０は、プログラミングと消去のため使用する＋１０
ボルトと−１０ボルトを扱えるよう、十分耐えられるよ
うな従来形で作成されたトランジスタである。
積回路のＥＥＰＲＯＭ４００の図式表現であり、入出力
回路４１０、高電圧誘導回路４２０及び電荷ポンプ４３
０がそれらの従来機能を実行する。電荷ポンプ４３０が
書込みと消去動作を実行するのに必要な高電圧（１０ボ
ルト）を発生することで、わずか５ボルト（またはそれ
以下）で回路が動作することを可能にする。高電圧回路
４２０は、プログラミングと消去のため使用する＋１０
ボルトと−１０ボルトを扱えるよう、十分耐えられるよ
うな従来形で作成されたトランジスタである。
【００２２】プログラミング手順では、選択ゲート１２
０をしきい値よりわずかに上にバイアスし、制御ゲート
１４０を高電圧（１０ボルト）でバイアスする。チャネ
ルからの熱電子をソースからフローティング・ゲート１
３０へ注入する。典型的なパラメータは、Ｖs ＝０．０
ボルト、Ｖd ＝５．０ボルト、Ｖsg＝１．５ボルト、Ｖ
cg＝１０．０ボルトである。
０をしきい値よりわずかに上にバイアスし、制御ゲート
１４０を高電圧（１０ボルト）でバイアスする。チャネ
ルからの熱電子をソースからフローティング・ゲート１
３０へ注入する。典型的なパラメータは、Ｖs ＝０．０
ボルト、Ｖd ＝５．０ボルト、Ｖsg＝１．５ボルト、Ｖ
cg＝１０．０ボルトである。
【００２３】消去手順では、トンネル酸化膜２３５を通
過するＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング
を、Ｖs ＝０．０ボルト、Ｖd ＝５．０ボルト、Ｖsg＝
０．０ボルト、Ｖcg＝−１０．０ボルトのパラメータで
使用する。
過するＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング
を、Ｖs ＝０．０ボルト、Ｖd ＝５．０ボルト、Ｖsg＝
０．０ボルト、Ｖcg＝−１０．０ボルトのパラメータで
使用する。
【００２４】トンネル酸化膜が８ｎｍで、選択ゲートの
酸化膜が１０ｎｍのとき、読取り電流の公称値１００μ
ｍが、３ボルトのゲート電圧、従来形のプロセス・パラ
メータ及び０．５μｍの設計則に使用されるであろう。
より大きな読取り電流（及び対応するより高速な動作）
が５ボルトのゲート電圧に対して得られるであろう。典
型的な読取りパラメータは、Ｖs ＝０．０ボルト、Ｖd
＝１．５ボルト、Ｖsg＝５．０ボルト、Ｖcg＝５．０ボ
ルトである。
酸化膜が１０ｎｍのとき、読取り電流の公称値１００μ
ｍが、３ボルトのゲート電圧、従来形のプロセス・パラ
メータ及び０．５μｍの設計則に使用されるであろう。
より大きな読取り電流（及び対応するより高速な動作）
が５ボルトのゲート電圧に対して得られるであろう。典
型的な読取りパラメータは、Ｖs ＝０．０ボルト、Ｖd
＝１．５ボルト、Ｖsg＝５．０ボルト、Ｖcg＝５．０ボ
ルトである。
【００２５】開示された実施例は当該技術の範囲で容易
に変更でき、本請求項の範囲は記載した実施例に限定さ
れることを意味するものではない。
に変更でき、本請求項の範囲は記載した実施例に限定さ
れることを意味するものではない。
【００２６】
【発明の効果】フローティング・ゲートと選択ゲートが
側壁であるため、光学的リソグラフィで得られるより小
さな寸法の最終構造が得られ、それゆえ光学的リソグラ
フィで得られる寸法に制約されない高密度の、電気的に
消去可能なプログラム可能読取り専用メモリ・チップが
得られる。
側壁であるため、光学的リソグラフィで得られるより小
さな寸法の最終構造が得られ、それゆえ光学的リソグラ
フィで得られる寸法に制約されない高密度の、電気的に
消去可能なプログラム可能読取り専用メモリ・チップが
得られる。
【図１】本発明による実施例の詳細な断面図である。
【図２】本発明による１対のメモリ・セルの断面図であ
る。
る。
【図３】メモリ配列の一部分の平面図である。
【図４】組立プロセス中のセルの断面図である。
【図５】組立プロセス中のセルの断面図である。
【図６】組立プロセス中のセルの断面図である。
【図７】組立プロセス中のセルの断面図である。
【図８】組立プロセス中のセルの断面図である。
【図９】組立プロセス中のセルの断面図である。
【図１０】接点パッドを形成する、中間段階での平面図
である。
である。
【図１１】接点パッドを形成する、中間段階での平面図
である。
である。
【図１２】不要な側壁を切除する、もう１つの中間段階
での平面図である。
での平面図である。
【図１３】不要な側壁を切除する、もう１つの中間段階
での平面図である。
での平面図である。
【図１４】本発明によるメモリ・セルを図解した回路図
である。
である。
【図１５】本発明により組立られた集積回路のメモリ・
チップの全体図である。
チップの全体図である。
１０ シリコン基板 ２０ ドレイン ３０ ソース １００、１００’ ゲート構造 １２０ 選択ゲート １２１ 保護パッド １２２ ドライ熱酸化膜 １２３ 化学気相成長法によるテトラ・エチル・オルソ
珪酸塩層 １２５ ゲート酸化膜 １２７ フォトレジスト １３０ フローティング・ゲート １４０ 制御ゲート ２１０ 窒化膜 ２２０ 多結晶シリコン ２３１ 垂直絶縁メンバ ２３３ 誘電体メンバ ２３５ トンネル酸化膜 ２３７、２３７’ ＯＮＯ層 ３００ １対のセル ３５２ 接点パッド ３６０ 切除マスク ４００ 電気的に消去可能なプログラム可能読取り専用
メモリ（ＥＥＰＲＯＭ） ４１０ 入出力回路 ４２０ 高電圧誘導回路 ４３０ 電荷ポンプ
珪酸塩層 １２５ ゲート酸化膜 １２７ フォトレジスト １３０ フローティング・ゲート １４０ 制御ゲート ２１０ 窒化膜 ２２０ 多結晶シリコン ２３１ 垂直絶縁メンバ ２３３ 誘電体メンバ ２３５ トンネル酸化膜 ２３７、２３７’ ＯＮＯ層 ３００ １対のセル ３５２ 接点パッド ３６０ 切除マスク ４００ 電気的に消去可能なプログラム可能読取り専用
メモリ（ＥＥＰＲＯＭ） ４１０ 入出力回路 ４２０ 高電圧誘導回路 ４３０ 電荷ポンプ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャンミン・ヒー アメリカ合衆国12524 ニューヨーク州、 フィッシュキル、スターミル・ロード 78 (72)発明者 セイキ・オグラ アメリカ合衆国12533 ニューヨーク州、 ホプウェル・ジャンクション、ロングヒ ル・ロード 50
Claims (7)
- 【請求項１】選択ゲートとフローティング・ゲートと該
フローティング・ゲートの上面に置かれた制御ゲートと
を有するデュアル・ゲート・トランジスタからなり、 該選択ゲート、該フローティング・ゲート及び該制御ゲ
ートはいずれもチャネルより上方に置かれ、かついずれ
もソースとドレインの間に置かれたゲートで、 該選択ゲートと該フローティング・ゲートはそれぞれ多
結晶シリコン製の側壁（ｓｉｄｅｗａｌｌ）より形成さ
れ、かつ薄い垂直絶縁メンバで水平方向に隔離されてお
り、 該制御ゲートは第２絶縁層で該フローティング・ゲート
から垂直方向に隔離されたゲートである、 ことを特徴とする電気的に消去可能なプログラム可能読
取り専用メモリ・セル。 - 【請求項２】該選択ゲートは該ソースに隣接して置かれ
ており、 該フローティング・ゲートは該ドレインに隣接して置か
れており、 該選択ゲートはゲート酸化膜で該チャネルから垂直に隔
離されており、 該フローティング・ゲートはトンネル酸化膜で該チャネ
ルより垂直に隔離されており、 該選択ゲートは第１の誘電体層で該制御ゲートから垂直
に隔離されており、 該フローティング・ゲートは第２の誘電体層、該ゲート
酸化膜及び該第１の誘電体層で該制御ゲートから隔離さ
れており、 該トンネル酸化膜と該第２の誘電体層は、該チャネルと
該フローティング・ゲート間で該トンネル酸化膜を経由
して電子をトンネリングさせるに十分な該制御ゲートの
所定のプログラム電圧を印加しても、該ゲート酸化膜を
経由して電子をトンネリングさせるには不十分な状態を
実現することを特徴とする請求項１記載のセル。 - 【請求項３】該選択ゲートは該垂直絶縁メンバと該垂直
絶縁メンバの反対側にある傾斜面に境を接した垂直面を
持ち、 該フローティング・ゲートは該垂直絶縁メンバと該垂直
絶縁メンバの反対側にある傾斜面に境を接した垂直面を
持ち、 該制御ゲートは少なくとも１個の該フローティング・ゲ
ートの所定の部分より上方に広がっているゲートであ
る、 ことを更にその特徴とする請求項１又は２記載の電気的
に消去可能なプログラム可能読取り専用メモリ・セル。 - 【請求項４】選択ゲートとフローティング・ゲートが、
ソースとドレイン間に並べて置かれ、 制御ゲートが、該フローティング・ゲートの電荷状態を
制御するため少なくとも該フローティング・ゲート上方
に置かれた、 ゲート構造をその上方に持つシリコン基板のチャネルを
覆っている該ソースと該ドレインを有するデュアル・ゲ
ート形電界効果トランジスタの形成方法であって、 該チャネル上でゲート酸化膜を成長させるゲート酸化膜
成長段階と、 該ゲート酸化膜上に多結晶シリコン製の側壁選択ゲート
を形成し、仮の側壁支持層をそれに接する段階と、 該側壁選択ゲート上の垂直媒介面を露光するため該側壁
支持層を除去する側壁支持層除去段階と、 該垂直媒介面上で側壁隔離誘電体を形成する側壁隔離誘
電体形成段階と、 該チャネル上方に、該側壁隔離誘電体に隣接してトンネ
ル酸化膜を成長させるトンネル酸化膜成長段階と、 該側壁隔離誘電体に隣接した側壁フローティング・ゲー
トを形成する側壁フローティング・ゲート形成段階と、
該側壁フローティング・ゲート形成段階により該側壁隔
離誘電体で隔離された該選択ゲート及び該フローティン
グ・ゲートからなるデュアル・ゲート構造を形成するデ
ュアル・ゲート構造形成段階と、 該デュアル・ゲート構造に自ら配列された該基板にソー
スとドレインを形成するソース・ドレイン形成段階と、 少なくとも該フローティング・ゲート上方に制御ゲート
を形成する制御ゲート形成段階の各段階から形成され
る、 デュアル・ゲート形電界効果トランジスタの形成方法。 - 【請求項５】該フローティング・ゲートの形成前に、該
選択ゲート上方に厚い保護層を形成する保護層形成段階
と、 該フローティング・ゲートを切り進んで該フローティン
グ・ゲートを切除するには十分だが、該厚い保護層を切
り進むには不十分で、それゆえ該選択ゲートが該フロー
ティング・ゲートの切除操作によっても影響を受けな
い、所定の量だけ該制御ゲートをオーバ・エッチングす
るエッチング段階と、 からなることを更にその特徴とする請求項５記載の形成
方法。 - 【請求項６】選択ゲートとフローティング・ゲートは、
ソースとドレイン間に並べて置かれたゲートで、 制御ゲートは、該フローティング・ゲートの電荷状態を
制御するため少なくとも該フローティング・ゲート上方
に置かれているゲートである、 ゲート構造をその上方に持つシリコン基板のチャネルを
覆っている該ソースと該ドレインをそれぞれ有するデュ
アル・ゲート電界効果トランジスタ配列からなり、 該デュアル・ゲート・トランジスタは、 該ソースと該ドレインが第１軸に沿った配列と、 該フローティング・ゲートが該第１軸に平行な配列と、 該選択ゲートが該第１軸に平行で、複数の該デュアル・
ゲート・トランジスタを通り、１組の接点で終端となる
配列と、 該制御ゲートが該第１軸に垂直な第２軸に沿った配列と
からなり、 該チャネル上でゲート酸化膜を成長させるゲート酸化膜
成長段階と、 該ゲート酸化膜上で多結晶シリコン製の側壁選択ゲート
を形成する側壁選択ゲート形成段階と、仮の側壁支持層
と境を接する接触段階と、 該側壁選択ゲート上の垂直媒介面を露光するため該側壁
支持層を除去する側壁支持層除去段階と、 該垂直媒介面上で側壁隔離誘電体を形成する側壁隔離誘
電体形成段階と、 該チャネル上方に、該側壁隔離誘電体に隣接してトンネ
ル酸化膜を成長させるトンネル酸化膜成長段階と、 該側壁隔離誘電体に隣接した側壁フローティング・ゲー
トを形成する側壁フローティング・ゲート形成段階と、
該側壁フローティング・ゲート形成段階により該側壁隔
離誘電体で隔離された該選択ゲート及び該フローティン
グ・ゲートからなるデュアル・ゲート構造を形成するデ
ュアル・ゲート構造形成段階と、 該デュアル・ゲート構造に自ら配列された該基板にソー
スとドレインを形成するソース・ドレイン形成段階と、 少なくとも該フローティング・ゲート上方に制御ゲート
を形成する制御ゲート形成段階と、 該側壁選択ゲート形成段階の前に、該側壁選択ゲートの
一部の材質をある接点パターンにパターン化する接点パ
ターン化段階と、該接点パターン化段階で該側壁選択ゲ
ートと同時に該接点を形成する接点形成段階の各段階か
らなる、 電気的に消去可能なプログラム可能読取り専用メモリ配
列の形成方法。 - 【請求項７】該電気的に消去可能なプログラム可能読取
り専用メモリよりデータを出入れする入出力手段と、 所定のプログラム電圧を発生させる電圧発生手段と、 所定のプログラム経路に沿って該プログラム電圧を指示
する電圧誘導手段と、 一組のデュアル・ゲート電界効果トランジスタのメモリ
・セルと、 からなり、 該デュアル・ゲート電荷効果トランジスタそれぞれはチ
ャネル上方で、しかも共通のソースとドレイン間に置か
れた、選択ゲート、制御ゲート及びフローティング・ゲ
ートを有するトランジスタで、 該選択ゲートと該フローティング・ゲートは各々垂直面
を持つ多結晶シリコン側壁から形成され、該選択ゲート
と該フローティング・ゲートに隣接する薄い垂直絶縁メ
ンバで水平に隔離されたゲートで、 該制御ゲートは第２絶縁層で該フローティング・ゲート
から垂直に隔離されたゲートである、 ことを特徴とする電気的に消去可能なプログラム可能読
取り専用メモリ用集積回路。
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