KR100754541B1 - 메모리 셀, 메모리, 메모리 셀 제조 방법, 메모리 제조방법, 메모리 셀의 프로그래밍 또는 디프로그래밍 방법 및메모리 셀 판독 방법 - Google Patents

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Abstract

본 발명은 메모리 셀에 관한 것으로서, (a) 제 1 및 제 2 확산층(8)을 구비한 반도체 기판(1); (b) 부동 게이트 절연막(9) 상의 부동 게이트(11); (c) 선택 게이트 절연막(2) 상의 선택 게이트(4); (d) 제어 게이트 절연막(12) 상의 제어 게이트(13)를 포함하며, (e) 제 1 및 제 2 확산층(8)은 전계 효과 트랜지스터 구조물의 소스 및 드레인으로서 구성되어 있고, 부동 게이트(11), 선택 게이트(4), 제어 게이트(13)는 전계 효과 트랜지스터 구조물의 직렬 전계 효과 게이트로서 구성되어 있다.

Description

메모리 셀, 메모리, 메모리 셀 제조 방법, 메모리 제조 방법, 메모리 셀의 프로그래밍 또는 디프로그래밍 방법 및 메모리 셀 판독 방법{VIRTUAL-GROUND, SPLIT-GATE FLASH MEMORY CELL ARRANGEMENTS}
본 발명은 스플릿 게이트(split-gate)를 구비하고 가상 접지 구조(a virtual ground arrangement)를 가진 플래시 메모리 셀 분야에 관한 것이다.
몇몇 특허, 예를 들어, US-A-5,268,585, US-A-5,338,952, US-A-5,414,286, US-A-5,587,332, US-A-5,614,747, WO99/13513 및 JP-A-07/130884는 플래시 메모리 셀에서 스플릿 게이트 구조를 이용하는 것을 제안하고 있다. 이들 종래 문헌 중에서, US-A-5,338,952도 이러한 스플릿 게이트 메모리 셀의 가상 접지 구조를 개시하고 있다. 이러한 기지의 가상 접지 구조를 아래에서 요약한다.
US-A-5,338,952의 도 7과 대응되는 도 1은 가상 접지 구조 내의 2 개의 스플릿 게이트 메모리 셀 C11, C12를 도시하고 있다. 메모리 셀 C11, C12는 p형 Si 기판상에 형성되어 있다. 3 개의 n+ 확산층(8)이 도시되어 있다. 좌측의 n+ 확산층(8)은 메모리 셀 C11에서 드레인 기능을 한다. 중앙의 확산층(8)은 메모리 셀 C11에서는 소스 기능을 하고, 메모리 셀 C12에서는 드레인 기능을 한다. 우측의 확산층(8)은 메모리 셀 C12에서 소스 기능을 한다(그리고, 도시되어 있지 않지만, 메모리 셀 C12의 우측에 있을 수 있는 또 다른 메모리 셀에서 드레인 기능을 할 수 있음). 인접하는 메모리 셀이 소스/드레인 확산층을 공유하기 때문에, 이러한 구조를 "가상 접지"라고 한다.
제 1 SiO2 게이트 산화물막(2)은 선택 게이트(4)와 기판(1) 사이에 있으며 기판(1) 상에 있다. SiO2 재질의 보다 두꺼운 제 2 절연층(5)은 선택 게이트(4)의 상부에 배치되어 있다. 부동 게이트(11)는 선택 게이트(4)에 인접하게 배치되어 있으며, SiO2 재질의 터널 산화막(9)에 의해 기판(1)과 분리되어 있다. 부동 게이트(11)의 주위에는, 다른 도전 소자로부터 그 부동 게이트를 절연시키는 절연막이 있다.
도 1에 도시된 바와 같이, 전체 구조의 최상부에는 제어 게이트(13)가 형성되어 있다.
US-A-5,338,952의 도 6과 대응하는 도 2는 가상 접지 접속 방법에서의 4 개의 메모리 셀 C11, C12, C21, C22의 등가 전기 회로를 도시하고 있다. 도 2에서, 다음의 참조 부호가 사용된다. 참조 부호 CG1은 도 1에 도시된 메모리 셀 C11, C12의 제어 게이트 (13)를 상호 접속하는 제어 게이트 라인을 지칭한다. 참조 부호 CG2는 메모리 셀 C21, C22의 제어 게이트를 상호 접속하는 제어 게이트 라인을 지칭한다. 참조 부호 SG1, SG2는 각각 메모리 셀 C11, C21과 메모리 셀 C12, C22의 선택 게이트를 상호 접속하는 선택 게이트 라인을 지칭한다. 참조 부호 BL1은 메모리 셀 C11, C21의 드레인을 상호 접속하는 비트 라인을 지칭한다. 참조 부호 BL2는 메모리 셀 C11, C21의 소스와 메모리 셀 C12, C22의 드레인을 모두 상호접속시키는 비트 라인을 지칭한다. 참조 부호 BL3는 메모리 셀 C12, C22의 소스를 상호접속하는 비트 라인을 지칭한다.
예를 들어, 메모리 셀 C21을 프로그래밍, 소거, 판독하는 경우에, 제어 게이트 라인 CG1, CG2, 선택 게이트 라인 SG1, SG2, 및 비트 라인 BL1, BL2, BL3에 대한 전압은 다음(표 1)과 같이 인가된다.
Figure 112001020707247-pct00001
도 2의 메모리 구조에 대한 기록, 소거, 판독 전압
"소스 사이드 주입(Source Side Injection: SSI)" 전류 메카니즘을 이용하여, 메모리 셀에 정보를 기록한다. 메모리 셀의 소거 동작은 "폴버-노르트하인(Folwer-Nordhein : FN) 터널링을 이용하여 행해진다.
앞서 언급한 US-A-5,338,952를 참조하면, 메모리 셀 C21을 판독하는 동안에, 메모리 셀 C11의 과잉 소거(over-erasure)로 인한 문제점이 발생할 수 있다. 메모리 셀 C11의 과잉 소거는 셀 C11을 소거하는 동안에 발생할 수 있으며, 소거 과정 후에, 부동 게이트(11)가 효과적으로 양의 값으로 충전되도록 과잉의 전자가 부동 게이트(11)로부터 제거되는 것을 말한다. 결과적으로, 메모리 셀 C21을 판독하는 동안에 제어 게이트 라인 CG1이 충전되지 않은 경우에도, 선택 게이트(4)는 선택 라인 SG1이 하이(high) 상태에 있음으로 인해 양으로 값으로 충전되기 때문에, 여전히, 메모리 셀 C11은 약간의 도전 상태가 될 수 있다. 따라서, 메모리 셀 C21을 판독하는 동안에, 비트 라인 BL1은 하이 상태이고, 비트 라인 BL2는 로우(low) 상태이기 때문에, 불필요한 누설 전류가 메모리 셀 C11에 흐를 수 있다.
이러한 과잉 소거 문제점을 해결하기 위해서, US-A-5,338,952에서는, 드레인 및 소스 라인이 서로 수직으로 뻗어 있어 적절한 드레인 및 소스 전압을 생성함으로써, 단 하나의 원하는 메모리 셀만을 선택할 수 있는 개별 메모리 셀이 제공된다.
발명의 개요
따라서, 본 발명의 목적은 과잉 소거의 문제점을 해결하고, 소스 및 드레인 라인이 서로 평행한 가상 접지 구조로 접속될 수 있는 스플릿 게이트 메모리 셀을 제공하는 것이다.
이러한 목적은 본 발명에 따른 메모리 셀에 의해서 이루어지며, 본 발명에 따른 메모리 셀은
(a) 기판 표면 상에 제 1 확산층과 제 2 확산층을 구비한 반도체 기판과,
(b) 기판 표면 상의 부동 게이트 절연막 및 그 부동 게이트 절연막 상의 부동 게이트와,
(c) 기판 표면 상의 선택 게이트 절연막 및 선택 게이트 절연막 상의 선택 게이트와,
(d) 기판 표면 상의 제어 게이트 절연막 및 제어 게이트 절연막 상의 제어 게이트
를 포함하고 있으며,
부동 게이트, 선택 게이트, 제어 게이트는 서로 전기적으로 절연되어 있으며, 제 1 및 제 2 확산층은 전계 효과 트랜지스터 구조물의 소스 및 드레인으로서 구성되어 있고, 부동 게이트와 선택 게이트는 전계 효과 트랜지스터 구조물의 직렬 전계 효과 게이트로서 구성되어 있으며, 제어 게이트는 전계 효과 트랜지스터 구조물의 또 다른 전계 효과 게이트로서 부동 게이트 및 선택 게이트 모두와 직렬로 배열되어 있다.
이러한 정의에서, "직렬(in series)"이라 함은, 상이한 게이트가 메모리 셀 트랜지스터 구조물의 드레인과 소스 사이에서 서로 직렬인 도전 채널을 형성할 수 있도록 배열되어 있다는 것을 말함을 알 수 있다.
이러한 메모리 셀은 "3 트랜지스터 플래시 메모리 셀(three transistor flash memory cell)" 또는 "이중 스플릿 게이트 플래시 메모리 셀(double-split-gate flash memory cell)"로 지칭될 수 있다. 이러한 메모리 셀의 장점은 과잉 소거된 부동 게이트에 의해 소스 및 드레인 확산층 사이에 도전 채널이 불필요하게 생성되지 않는다는 것이다. 선택 게이트 전압으로 인해 기판 내의 도전 채널과 직렬로 제어 게이트 아래에 기판 내의 도전 채널을 제공하기에 충분하도록 제어 게이트 전압을 높게 하는 것이 항상 필요하다.
바람직하게, 이러한 다수의 메모리 셀은 메모리에 적용될 수 있고, 여기서,
ㆍ 메모리 셀은, 행 방향으로 뻗어 있는 다수의 행과 열 방향으로 뻗어 있는 다수의 열로 배열되어 있으며,
ㆍ 제 1 확산층은 열 방향으로 뻗어 있어서, 열 방향의 메모리 셀의 인접 열의 상호 접속되고 결합된 소스 및 드레인을 형성하고,
ㆍ 제 2 확산층은 열 방향으로 뻗어 있어서, 상기 열 방향으로 메모리 셀의 인접 열의 상호 접속되고 결합된 소스 및 드레인을 형성하며,
ㆍ 하나의 열 내의 메모리 셀의 선택 게이트는 열 방향으로 뻗어 있는 선택 게이트 라인에 의해 상호접속되고,
ㆍ 하나의 행 내의 메모리 셀의 제어 게이트는 행 방향으로 뻗어 있는 제어 게이트 라인에 의해 상호 접속된다.
이러한 메모리에서, 하나의 열의 메모리 셀의 소스는 인접 열의 메모리 셀의 드레인이다. 따라서, 메모리는 가상 접지 구조를 갖는다. 더욱이, 제어 게이트 라인은 소스 및 드레인 라인과 수직인 방향으로 뻗어 있어서, 판독 동안에 임의의 메모리 셀을 단독으로 선택할 수 있으며, 도전 채널이 과잉 소거된 부동 게이트에 의해 소스 및 드레인 확산층 사이에 불필요하게 발생되는 것을 막을 수 있다. 각각의 개별 메모리 셀에 있어서, 제어 게이트 전압이 선택 게이트 전압으로 인해 기 판 내의 도전 채널과 직렬로 제어 게이트 아래에 기판내의 도전 채널을 제공하기에 충분히 높아야 한다는 것이 항상 필수적이다.
본 발명은 또한 메모리 셀 제조 프로세스에 관한 것이며, 그 프로세서는,
(a) 제 1 도전형의 반도체 기판을 마련하는 단계와,
(b) 기판 상에 선택 게이트 절연층을 형성하는 단계와,
(c) 선택 게이트 절연층 상에 제 1 도전층을 형성하는 단계와,
(d) 제 1 도전층 상에 추가 절연층을 형성하는 단계와,
(e) 그 추가 절연층, 제 1 도전층, 선택 게이트 절연층을 에칭하여, 선택 게이트 절연막에 의해 기판으로부터 분리되어 있으면서 그 상부에 추가 절연막을 가지고 있는 선택 게이트를 형성하는 단계와,
(f) 부동 게이트 절연층을 형성하는 단계와,
(g) 선택 게이트에 인접하면서 부동 게이트 절연층에 의해 선택 게이트로부터 분리되어 있는 측벽 스페이서(side wall spacer)를 형성하는 단계와,
(h) 측벽 스페이서와 추가 절연막을 확산 마스크로서 이용하여 제 2 도전형의 제 1 및 제 2 확산층을 기판 내에 제공하는 단계와,
(i) 선택 게이트의 한쪽에서 측벽 스페이서의 일부를 에칭하여, 선택 게이트의 다른 한쪽의 측벽 스페이서의 남은 일부로부터 부동 게이트를 형성하는 단계와,
(j) 제어 게이트 절연층을 형성하는 단계와,
(k) 제어 게이트 절연층 상에 제어 게이트를 형성하는 단계를 포함한다.
이러한 프로세스는 US-A-5,614,747의 도 3A-3E에 제시된 프로세스의 단순 대안이다. 선택 게이트의 한쪽에서 측벽 스페이서를 먼저 제거한 후, 확산층을 기판에 제공하는 대신에, 본 발명에 따른 프로세스는 제어 게이트의 일부가 부동 게이트와 선택 게이트에 의해 형성되는 전계효과 트랜지스터와 직렬로 전계 효과 트랜지스터 구조의 게이트를 형성하도록 이들 두 단계를 서로 교환한다.
마찬가지 방법으로, 본 발명은 메모리 셀을 구비한 메모리의 제조 방법을 제공하며, 이 메모리 셀은 행 방향으로 뻗어 있는 복수의 행과 열 방향으로 뻗어 있는 복수의 열로 배열되어 있으며,
(a) 제 1 도전형의 반도체 기판을 마련하는 단계와,
(b) 기판 상에 선택 게이트 절연층을 형성하는 단계와,
(c) 선택 게이트 절연층 상에 제 1 도전층을 형성하는 단계와,
(d) 제 1 도전층 상에 추가 절연층을 형성하는 단계와,
(e) 추가 절연층, 제 1 도전층, 선택 게이트 절연층을 에칭하여, 선택 게이트 절연막에 의해 기판으로부터 분리되어 있으면서 그 상부에 추가 절연막을 가지고 있는 선택 게이트를 형성하는 단계와,
(f) 부동 게이트 절연층을 형성하는 단계와,
(g) 선택 게이트에 인접하면서 부동 게이트 절연층에 의해 선택 게이트로부터 분리되어 있는 측벽 스페이서를 형성하는 단계와,
(h) 측벽 스페이서와 추가 절연막을 확산 마스크로서 이용하여, 제 2 도전형의 확산층을 기판 내에 제공하는 단계와,
(i) 선택 게이트의 제 1 측면의 측벽 스페이서의 일부를 에칭하여, 선택 게 이트의 제 1 측면에 대향하는 제 2 측면의 측벽 스페이서의 남은 일부로부터 부동 게이트를 형성하는 단계와,
(j) 제어 게이트 절연층을 형성하는 단계와,
(k) 제어 게이트 절연층 상에 제어 게이트층을 형성하는 단계와,
(l) 제어 게이트층 내에 제어 게이트를 형성하는 단계를 포함한다.
본 발명에 따른 메모리 셀은 바람직하게 모두 폴버-노르트하인 터널링 프로세스를 통해 프로그래밍 및 디프로그래밍(deprogrammed)될 수 있다. 이를 위해, 본 발명은 메모리 셀을 프로그래밍 또는 디프로그래밍하는 방법에 관한 것으로서, 메모리 셀은,
(a) 기판 표면 상에 제 1 확산층과 제 2 확산층을 구비한 반도체 기판과,
(b) 기판 표면 상의 부동 게이트 절연막 및 부동 게이트 절연막 상의 부동 게이트와,
(c) 기판 표면 상의 선택 게이트 절연막 및 선택 게이트 절연막 상의 선택 게이트와,
(d) 기판 표면 상의 제어 게이트 절연막 및 제어 게이트 절연막 상의 제어 게이트
를 포함하되,
부동 게이트, 선택 게이트, 제어 게이트는 서로 전기적으로 절연되어 있으며, 제 1 및 제 2 확산층은 전계 효과 트랜지스터 구조물의 소스 및 드레인으로서 구성되어 있고, 부동 게이트 및 선택 게이트는 전계 효과 트랜지스터 구조물의 직 렬 직렬 전계 효과 게이트로서 배열되어 있으며, 제어 게이트는 전계 효과 트랜지스터 구조물의 추가 전계 효과 게이트로서, 부동 게이트 및 선택 게이트 모두와 직렬로 배열되어 있고,
그 방법은
제어 게이트, 선택 게이트, 제 1 및 제 2 확산층에 사전결정된 전압을 인가하여 부동 게이트가 폴버-노르트하인 터널링에 의해 충전 또는 방전되도록 하는 단계를 포함한다.
메모리 셀을 판독하는 동안에, 메모리 셀은 제어 게이트에 의해 단독으로 어드레싱되기 때문에, 과잉 소거 문제점을 피할 수 있다. 이러한 점에서, 본 발명은 메모리 셀을 판독하는 방법에 관한 것으로서,
(a) 기판 표면상에 제 1 확산층과 제 2 확산층을 구비한 반도체 기판과,
(b) 기판 표면 상의 부동 게이트 절연막 및 부동 게이트 절연막 상의 부동 게이트와,
(c) 기판 표면 상의 선택 게이트 절연막 및 선택 게이트 절연막 상의 선택 게이트와,
(d) 기판 표면 상의 제어 게이트 절연막 및 제어 게이트 절연막 상의 제어 게이트를 포함하며,
부동 게이트, 선택 게이트 및 제어 게이트는 서로 전기적으로 절연되어 있으며, 제 1 및 제 2 확산층은 전계 효과 트랜지스터 구조물의 소스 및 드레인으로서 구성되어 있고, 부동 게이트 및 선택 게이트는 전계 효과 트랜지스터 구조물의 직 렬 전계 효과 게이트로서 배열되어 있으며, 제어 게이트는 전계 효과 트랜지스터 구조물의 추가 전계 효과 게이트로서 부동 게이트와 선택 게이트 모두와 직렬로 배열되어 있고,
이러한 방법은
제어 게이트, 선택 게이트, 제 1 및 제 2 확산층에 사전결정된 전압을 인가하여 기판 표면 내에서 도전 채널이 제 1 및 제 2 확산층 사이와 제어 게이트와 선택 게이트의 아래에 형성되도록 하는 단계를 포함한다.
본 발명은 본 발명을 추가로 설명하고 보호 범위를 제한하지 않도록 의도된 일부 도면을 기준으로 설명될 것이다. 본 발명의 범위는 첨부된 청구범위에 의해서만 제한된다.
도 1은 종래 기술의 가상 접지 구조의 2 개의 스플릿 게이트 메모리 셀을 도시하는 도면,
도 2는 종래 기술의 가상 접지 구조로 접속되어 있는 4 개의 스플릿 게이트 메모리 셀의 메모리 영역을 도시하는 도면,
도 3은 본 발명에 따른 2 개의 인접 메모리 셀의 단면도,
도 4는 어레이로 배열된 4 개의 메모리 셀의 평면도,
도 5는 도 4의 4 개의 메모리 셀의 등가 전기 회로도,
도 6a 및 도 6b는 메모리 셀의 제조 동안의 2 개의 중간 단계를 도시하는 도 면.
도 1과 도 2는 앞서 설명하였다.
도 3은 본 발명에 따른 2 개의 인접 메모리 셀을 도시하며, 메모리 셀은 가상 접지 구조로 접속되어 있다. 2 개의 메모리 셀은 도 1의 종래 기술로부터 알 수 있는 2 개의 메모리 셀과 매우 유사하다. 동일 참조 부호는 도 1의 동일 구성 요소를 지칭한다.
종래 기술의 메모리 셀과의 주요 차이점은 확산층(8)이 기판(1) 내에서, 소스 기능을 하는 메모리 셀의 선택 게이트(4)의 측벽 아래의 소정의 위치로 뻗어 있지 않다는 것이다. 대신에, 소스 및 선택 게이트 사이에 기판 표면을 따라 사전결정된 거리가 존재한다. 이러한 거리를 두고, 제어 게이트(13)가 적당한 사전결정된 전압이 인가될 때 도전 채널을 형성할 수 있는 영역(14)이 기판(1)의 표면에 존재한다. 따라서, 두 개의 인접 확산층(8) 사이에, 2 개의 직렬 전계 효과 트랜지스터 채널 대신에 3 개의 직렬 전계 효과 트랜지스터 채널이 있으며, 하나는 제어 게이트 전압에 의해 제어되는 영역(14) 내에 있고, 다른 하나는 선택 게이트(4) 아래에 있으며, 나머지 하나는 부동 게이트(11) 아래에 있다.
도 4는 4 개의 메모리 셀 어레이에 대한 도 3의 구조의 정면도이다. 하나의 열 내의 메모리 셀의 소스/드레인(8)은 비트 라인 BL1, BL2, BL3을 형성하는 단일 확산층을 통해 상호접속되어 있다. 하나의 열 내의 메모리 셀의 선택 게이트(4)는 폴리실리콘 라인 SG1, SG2를 통해 상호접속되어 있다. 하나의 행 내의 메모리 셀의 제어 게이트(13)는 제어 게이트 라인 CG1, CG2를 통해 상호접속되어 있다. 제어 게이트 라인 CG1, CG2는 워드 라인으로서 작용하고, 비트 라인 BL1, BL2, BL3에 그리고 선택 게이트 라인 SG1, SG2에 수직인 방향으로 뻗어 있다. 물론, 개별 메모리 셀의 부동 게이트 FG는 메모리 셀의 다른 도전 부분에 접속되어 있지 않다.
본 발명의 메모리 셀 구조의 장점은 도 5를 참고로 하여 가장 잘 설명될 수 있다. 도 5는 도 4의 메모리 구조의 등가 전기 회로도이다. 상술한 바와 같이, 종래 기술인 도 1과 도 2의 메모리 구조의 한가지 문제점은 판독 동안에 과잉 소거로 인하여 비어드레싱 메모리 셀(non-addressed memory cell)에 누설 전류가 흐를 가능성이 있다는 것이다. 예를 들어, 도 2에서, 메모리 셀 C21을 판독하는 동안에, 메모리 셀 C11은, 메모리 셀 C21만이 어드레싱되고 있음에도 불고하고, 약간 도전 상태가 될 것이다. 본 발명에 따른 구조에서는 이러한 것이 불가능하다. 메모리 셀 C21을 판독하는 동안에는 표 1에서와 같은 전압이 인가되고, C21의 부동 게이트가 충전되지 않을 경우에, 메모리 셀 C21 내의 3 개의 모든 직렬 전계 효과 트랜지스터는 도전 상태가 될 것이기 때문에, 판독 전류가 메모리 셀 C21에 흐를 것이다. 메모리 셀 C21의 부동 게이트가 음의 값으로 충전(프로그래밍 상태)되는 경우에, 부동 게이트에 의해 제어되는 전계 효과 트랜지스터는 도전 상태가 되지 않고 판독 전류가 흐르지 않을 것이다. 따라서, 메모리 셀의 상태, 즉, 프로그래밍 또는 디프로그래밍 상태가 판독될 것이다.
동시에, 메모리 셀 C11은 도전 상태가 되지 않을 것이다. CG1=0V이기 때문 에, 그 제어 게이트는 낮은 전압으로 유지될 것이다. 따라서, 메모리 셀 C11의 제어 게이트에 의해 제어되는 전계 효과 트랜지스터는 결코 도전 상태가 되지 않을 것이다. 결과적으로, 메모리 셀 C11의 부동 게이트가 과잉 소거되고 하이(high) 상태인 선택 게이트 라인 SG1에 의해 발생되는 도전 채널과 직렬인 도전 채널을 발생시킬 지라도, 메모리 셀 C11을 통해 비트 라인 BL1, BL2 사이에 누설 전류가 흐르지 않을 것이다.
도 6a 및 도 6b는 본 발명에 따른 일 실시예인 메모리 셀을 제조할 때의 두 개의 중간 단계를 도시하고 있다. 다음의 단계가 실행될 것이다.
제 1 도전형, 바람직하게 p형의 반도체 기판(1) 상에, 얇은 절연층(2)을 형성한다. 이러한 절연층은 나중에 선택 게이트의 게이트 산화물층이 될 것이다.
절연층(2) 상에는, 제 1 도전성 폴리실리콘층(4)을 증착한다. 다음에, 보다 두꺼운 절연층(5)을 제 1 폴리실리콘층(4) 상에 증착한다. 기존의 리소그래피 기술을 이용하여, 층(4, 5)을 패터닝하여 도 6a에 도시된 구조물을 형성한다. 바람직한 실시예에서, 층(4, 5)은 나중에 선택 게이트 라인 SG1, SG2와 그 최상부의 절연층을 형성하기 위해서, 도 6a의 표면에 수직인 방향으로 뻗어 있다.
다음에, 얇은 절연층(2)을 노출된 기판 표면으로부터 제거하고, 새로운 절연층(9)을 전체 구조물 위에 증착한다. 새로운 절연층(9)은 부동 게이트 산화물층이 될 것이다.
측벽 스페이서(11)를 폴리실리콘층(4)에 인접하게 형성하고, 절연층(9)에 의해 폴리실리콘 층(4)과 분리한다. 측벽 스페이서는 당업자가 알고 있는 이방성 에 칭 프로세스(anisotropic etching process)에 의해 형성할 수 있다.
자기 정렬 프로세스에서 측벽 스페이서(11)를 마스크의 경계로서 이용하여, 이온 주입 프로세스에 의해 기판(1) 내에 제 2 도전형, 바람직하게 n형의 확산층(8)을 형성한다.
다음에, 폴리실리콘층(4)의 한쪽에 있는 측벽 스페이서(11)의 일부를 에칭에 의해 제거한다. 따라서, 부동 게이트(11)는 폴리실리콘층(4)의 다른 한쪽에 있는 측벽 스페이서의 남은 일부로부터 형성한다.
절연층(9)의 노출된 부분이 제어 게이트 전계 효과 트랜지스터에서 필요한 원하는 두께를 가지고 있지 않을 경우에는 절연층(9)을 제거한다. 새로운 절연층(12)을 형성한다. 절연층(12) 상에는 폴리실리콘층(13)을 형성한다. 폴리실리콘층(13)과 부동 게이트(11)를 패터닝하여, 도 3과 도 4에 도시된 바와 같이, 평행의 제어 게이트 라인 CG1, CG2와 개별 부동 게이트(11)를 가진 구조물을 형성한다.
메모리 셀은 폴버-노르트하인 터널링 메카니즘에 의해 프로그래밍 및 디프로그래밍될 수 있다. 예를 들어, 표 2에 표시된 전압을 메모리 셀 C21을 기록, 소거, 판독하는 데 사용할 수 있다.
Figure 112001020707247-pct00002
기록 및 소거를 위해서 폴버-노르트하인 터널링을 이용한 도 5의 메모리 구조에 대한 기록, 소거, 판독 전압: Vpp=6.5-8V
상술한 메모리 구조를 이용하여, 집적 밀도가 상당히 향상될 수 있다. 대체로, 모든 메모리 셀은 적어도 4F2의 표면적을 차지할 수 있는데, 여기서, F는 사용된 기술에서의 최소 차수이고, 예를 들어, 두 개의 인접하는 폴리실리콘 라인간의 피치 거리(pitch distance)의 절반이다.
본 발명의 바람직한 실시예가 설명되었지만, 당업자라면, 본 발명의 범위를 벗어나지 않은 범위 내에서 여러 수정이 가능하다는 것을 알 수 있을 것이다. 예를 들어, 제어 게이트, 선택 게이트, 부동 게이트에 의해 각각 제어되는 3 개의 전계 효과 트랜지스터의 순서는 도면에 도시된 순서와 다를 수 있다. 더욱이, 메모리 셀의 특성을 향상시킬 필요가 있을 경우에, 추가 도핑 프로파일이 적용될 수 있다. 인접 열 내의 메모리 셀은 비트 라인을 기준으로 대칭적일 수 있다. 따라서, 하나의 비트 라인은 두 개의 인접 열에 대한 소스 라인일 수 있고, 다음 비트 라인은 두 개의 인접 열에 대한 드레인 라인일 수 있다.

Claims (9)

  1. (a) 기판 표면 상에 제 1 확산층(8)과 제 2 확산층(8)을 구비한 반도체 기판과,
    (b) 상기 기판 표면 상의 부동 게이트 절연막(9) 및 상기 부동 게이트 절연막(9) 상의 부동 게이트(11)와,
    (c) 상기 기판 표면 상의 선택 게이트 절연막(2) 및 상기 선택 게이트 절연막(2) 상의 선택 게이트(4)와,
    (d) 상기 기판 표면 상의 제어 게이트 절연막(12) 및 상기 제어 게이트 절연막(12) 상의 제어 게이트(13)
    를 포함하되,
    상기 부동 게이트(11), 상기 선택 게이트(4) 및 상기 제어 게이트(13)는 서로 전기적으로 절연되어 있으며,
    상기 제 1 및 제 2 확산층(8)은 전계 효과 트랜지스터 구조물의 소스 및 드레인으로서 구성되어 있고,
    상기 부동 게이트(11)와 상기 선택 게이트(4)는 상기 전계 효과 트랜지스터 구조물의 직렬 전계 효과 게이트로서 구성되어 있으며,
    상기 제어 게이트(13)는 상기 전계 효과 트랜지스터 구조물의 또 다른 전계 효과 게이트로서 상기 부동 게이트(11) 및 상기 선택 게이트(4) 모두와 직렬로 배열되어 있는
    메모리 셀.
  2. 제 1 항에 있어서,
    상기 부동 게이트(11)는 상기 선택 게이트(4)의 절연 측벽상의 측벽 스페이서인
    메모리 셀.
  3. 제 1 항 또는 제 2 항에 있어서,
    제 1 중간 절연막(5, 12)은 상기 선택 게이트(4)를 상기 제어 게이트(13)로부터 분리시키고, 제 2 중간 절연막(12)은 상기 부동 게이트(11)를 상기 제어 게이트(13)로부터 분리시키며, 상기 제 1 중간 절연막(5, 12)은 상기 제 2 중간 절연막(13)보다 더 두꺼운
    메모리 셀.
  4. 청구항 제 1 항 또는 제 2 항에 따라 각각이 구성되는 복수의 메모리 셀을 포함하는 메모리에 있어서,
    상기 메모리 셀은 행 방향으로 연장되는 다수의 행과 열 방향으로 연장되는 다수의 열로 배열되어 있으며,
    상기 제 1 확산층(8)은 상기 열 방향으로 연장되어, 상기 열 방향의 인접 열의 메모리 셀의 상호접속되고 결합된 소스 및 드레인을 형성하고,
    상기 제 2 확산층(8)은 상기 열 방향으로 연장되어 상기 열 방향의 인접 열의 메모리 셀의 상호접속되고 결합된 소스 및 드레인을 형성하며,
    하나의 열 내의 메모리 셀의 선택 게이트(4)는 상기 열 방향으로 연장하는 선택 게이트 라인(SG1, SG2, SG3)에 의해 상호접속되고,
    하나의 행 내의 메모리 셀의 제어 게이트(13)는 상기 행 방향으로 연장하는 제어 게이트 라인(CG1, CG2)에 의해 상호접속되는
    메모리.
  5. (a) 제 1 도전형의 반도체 기판(1)을 마련하는 단계와,
    (b) 상기 기판(1) 상에 선택 게이트 절연층(2)을 형성하는 단계와,
    (c) 상기 선택 게이트 절연층(2) 상에 제 1 도전층을 형성하는 단계와,
    (d) 상기 제 1 도전층 상에 추가 절연층을 형성하는 단계와,
    (e) 상기 추가 절연층, 상기 제 1 도전층 및 상기 선택 게이트 절연층을 에칭하여, 선택 게이트 절연막(2)에 의해 상기 기판으로부터 분리되면서 그 상부에 추가 절연막(5)을 가지고 있는 선택 게이트(4)를 형성하는 단계와,
    (f) 부동 게이트 절연층을 형성하는 단계와,
    (g) 상기 선택 게이트(4)에 인접하면서 상기 부동 게이트 절연층에 의해 상기 선택 게이트(4)로부터 분리되어 있는 측벽 스페이서(11)를 형성하는 단계와,
    (h) 상기 측벽 스페이서(11)와 상기 추가 절연막(5)을 확산 마스크로서 이용하여, 제 2 도전형의 제 1 및 제 2 확산층(8)을 상기 기판(1) 내에 제공하는 단계와,
    (i) 상기 선택 게이트(4)의 한쪽의 상기 측벽 스페이서의 일부를 에칭하여, 상기 선택 게이트(4)의 다른 한쪽의 상기 측벽 스페이서의 나머지 일부로부터 부동 게이트(11)를 형성하는 단계와,
    (j) 제어 게이트 절연층(12)을 형성하는 단계와,
    (k) 상기 제어 게이트 절연층(12) 상에 제어 게이트(13)를 형성하는 단계
    를 포함하는 메모리 셀 제조 방법.
  6. 행 방향으로 연장하는 다수의 행과 열 방향으로 연장하는 다수의 열로 배열되어 있는 메모리 셀을 구비한 메모리를 제조하는 방법에 있어서,
    (a) 제 1 도전형의 반도체 기판(1)을 마련하는 단계와,
    (b) 상기 기판(1) 상에 선택 게이트 절연층(2)을 형성하는 단계와,
    (c) 상기 선택 게이트 절연층(2) 상에 제 1 도전층을 형성하는 단계와,
    (d) 상기 제 1 도전층 상에 추가 절연층을 형성하는 단계와,
    (e) 상기 추가 절연층, 상기 제 1 도전층, 상기 선택 게이트 절연층을 에칭하여, 선택 게이트 절연막(2)에 의해 상기 기판으로부터 분리되면서 그 상부에 추가 절연막(5)을 가지고 있는 선택 게이트(4)를 형성하는 단계와,
    (f) 부동 게이트 절연층을 형성하는 단계와,
    (g) 상기 선택 게이트(4)에 인접하면서 상기 부동 게이트 절연층에 의해 상기 선택 게이트(4)로부터 분리되어 있는 측벽 스페이서(11)를 형성하는 단계와,
    (h) 상기 측벽 스페이서(11)와 상기 추가 절연막(5)을 확산 마스크로서 이용하여, 제 2 도전형의 확산층(8)을 상기 기판(1) 내에 제공하는 단계와,
    (i) 상기 선택 게이트(4)의 제 1 측면의 상기 측벽 스페이서의 일부를 에칭하여, 상기 선택 게이트(4)의 상기 제 1 측면에 대향하는 제 2 측면의 상기 측벽 스페이서의 나머지 부분으로부터 부동 게이트(11)를 형성하는 단계와,
    (j) 제어 게이트 절연층(12)을 형성하는 단계와,
    (k) 상기 제어 게이트 절연층(12) 상에 제어 게이트층(13)을 형성하는 단계와,
    (l) 상기 제어 게이트층 내에 제어 게이트(13)를 형성하는 단계
    를 포함하는 메모리 제조 방법.
  7. 제 6 항에 있어서,
    상기 열 방향의 인접 메모리 셀의 선택 게이트는 상호접속되어 선택 게이트 라인을 형성하며, 상기 확산층(8)과 상기 선택 게이트 라인은 상기 열 방향으로 연장하고, 상기 행 방향의 인접 메모리 셀의 제어 게이트(13)는 상기 행 방향으로 연장하는 제어 게이트 라인에 의해 상호접속되는
    메모리 제조 방법.
  8. 메모리 셀을 프로그래밍 또는 디프로그래밍(deprogramming)하는 방법에 있어서,
    상기 메모리 셀은
    (a) 기판 표면 상에 제 1 확산층(8)과 제 2 확산층(8)을 구비한 반도체 기판(1)과,
    (b) 상기 기판 표면 상의 부동 게이트 절연막(9) 및 상기 부동 게이트 절연막(9) 상의 부동 게이트(11)와,
    (c) 상기 기판 표면 상의 선택 게이트 절연막(2) 및 상기 선택 게이트 절연막(2) 상의 선택 게이트(4)와,
    (d) 상기 기판 표면 상의 제어 게이트 절연막(12) 및 상기 제어 게이트 절연막(12) 상의 제어 게이트(13)
    를 포함하되,
    상기 부동 게이트(11), 상기 선택 게이트(4), 상기 제어 게이트(13)는 서로 전기적으로 절연되어 있으며, 상기 제 1 및 제 2 확산층(8)은 전계 효과 트랜지스터 구조물의 소스 및 드레인으로서 구성되어 있고, 상기 부동 게이트(11) 및 상기 선택 게이트(4)는 상기 전계 효과 트랜지스터 구조물의 직렬 직렬 전계 효과 게이트로서 배열되어 있으며, 상기 제어 게이트(13)는 상기 전계 효과 트랜지스터 구조물의 추가 전계 효과 게이트로서, 상기 부동 게이트(11) 및 상기 선택 게이트(4) 모두와 직렬로 배열되어 있고,
    상기 방법은
    상기 제어 게이트(13), 상기 선택 게이트(4) 및 상기 제 1 및 제 2 확산층에 사전결정된 소정의 전압을 인가하여 상기 부동 게이트가 폴버-노르트하인 터널링에 의해 충전 또는 방전되도록 하는 단계를 포함하는
    메모리 셀의 프로그래밍 또는 디프로그래밍 방법.
  9. 메모리 셀을 판독하는 방법에 있어서,
    상기 메모리 셀은,
    (a) 기판 표면 상에 제 1 확산층(8)과 제 2 확산층(8)을 구비한 반도체 기판(1)과,
    (b) 상기 기판 표면 상의 부동 게이트 절연막(9) 및 상기 부동 게이트 절연막(9) 상의 부동 게이트(11)와,
    (c) 상기 기판 표면 상의 선택 게이트 절연막(2) 및 상기 선택 게이트 절연막(2) 상의 선택 게이트(4)와,
    (d) 상기 기판 표면 상의 제어 게이트 절연막(12) 및 상기 제어 게이트 절연막(12) 상의 제어 게이트(13)
    를 포함하되,
    상기 부동 게이트(11), 상기 선택 게이트(4) 및 상기 제어 게이트(13)는 서로 전기적으로 절연되어 있으며, 상기 제 1 및 제 2 확산층(8)은 전계 효과 트랜지스터 구조물의 소스 및 드레인으로서 구성되어 있고, 상기 부동 게이트(11) 및 상기 선택 게이트(4)는 상기 전계 효과 트랜지스터 구조물의 직렬 전계 효과 게이트로서 배열되어 있으며, 상기 제어 게이트(13)는 상기 전계 효과 트랜지스터 구조물의 추가 전계 효과 게이트로서, 상기 부동 게이트(11)와 상기 선택 게이트(4) 모두와 직렬로 배열되어 있고,
    상기 방법은
    상기 제어 게이트(13), 상기 선택 게이트(4) 및 상기 제 1 및 제 2 확산층에 사전결정된 전압을 인가하여 상기 기판 표면 내에서 도전 채널이 상기 제 1 및 제 2 확산층 사이와 상기 제어 게이트(13)와 상기 선택 게이트(4)의 아래에 형성되도록 하는 단계를 포함하는
    메모리 셀 판독 방법.
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