JPH07130884A - 不揮発性半導体メモリの製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 高集積化が可能な不揮発性半導体メモリを容
易に実現する製造方法を提供する。 【構成】 半導体基板上に絶縁膜１４を介して不揮発性
半導体メモリのセレクトゲート１７となる電極材料と保
護膜２０がパターニングされて形成される。次に、絶縁
膜１６を介してセレクトゲート１７の側壁にフローティ
ングゲート１５となる電極材料が、延在するように形成
される。そして、半導体基板１１、保護膜２０及びフロ
ーティングゲート１５上に、絶縁膜１８とコントロール
ゲート用電極材料１９とが積層される。その後、コント
ロールゲート用電極材料１９、絶縁膜１８、及びフロー
ティングゲート１５が、同時にパターニングされ、セレ
クトゲート１７を分断すること無く、フローティングゲ
ート１５が不揮発性半導体メモリのメモリセル毎に分断
される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、書込み及び消去用のセ
レクトゲートを備えた不揮発性半導体メモリ等の製造方
法に関するものである。

【０００２】

【従来の技術】従来電気的にデータの書替え可能なＲＯ
Ｍ（Read Only Memory）として各種のＥ² ＰＲＯＭ（El
ectrical Erasable and Programable ROM ）メモリセル
が提案されている。なかでも、半導体基板上に各メモリ
セルに対するセレクトゲート及びフローティングゲート
を近接させて形成したサイドウォール型Ｅ² ＰＲＯＭ
は、内部に電圧昇圧手段を必要とするが、外部の５Ｖ単
一電源でデータの書込み及び消去が可能となるので、有
望視されている。図２は、従来のサイドウォール型Ｅ²
ＰＲＯＭメモリセルの構造例を示す断面図である。図２
のメモリセルは、半導体基板１内に形成されたソース拡
散層２と、ドレイン拡散層３と、半導体基板１上に絶縁
膜４を介して形成されたフローティングゲート５と、そ
のフローティングゲート５の側壁に絶縁膜６を介して近
接配置されたサイドウォール型セレクトゲート７と、フ
ローティングゲート５の上部に絶縁膜８を介して形成さ
れたコントロールゲート９とを、備えている。図２のメ
モリセルが多数個半導体基板１上に配置され、マトリッ
クス状のメモリセルアレイが構成される。各メモリセル
のコントロールゲート９が、メモリセルアレイの行方向
に連結され、これによりワード線が形成される。各メモ
リセルのセレクトゲート７も同じ方向に連結される。ま
た、ドレイン拡散層は、隣接する２つのメモリセルで共
通とし、図示しないコンタクトを介して上部のＡｌ（ア
ルミニウム）等の金属配線に接続され、この金属配線が
メモリセルアレイの列方向に延ばされてビット線が形成
される。図２のメモリセルの製造工程は、例えば、シリ
コン（Ｓｉ）半導体基板上に膜厚５０〜１５０オングス
トローム程度のゲート酸化膜が形成され、その上にフロ
ーティングゲート５となる多結晶Ｓｉが形成される。さ
らに、その上に絶縁膜８を介して多結晶Ｓｉのコントロ
ールゲート９が設られ、その後、各ゲートと同じ多結晶
Ｓｉのサイドウォール型セレクトゲート７が、絶縁膜６
を介して形成される。セレクトゲート７は、フローティ
ングゲート５及びコントロールゲート９に対して自己整
合的に形成される。

【０００３】次に図２のメモリセルの動作を説明する。
図２のメモリセルの半導体基板を接地電位に設定し、ソ
ース拡散層２にソースバイアス電圧Ｖｓを０Ｖ、セレク
トゲート７に対してセレクトバイアス電圧Ｖｓｅｌを
１．５Ｖ、コントロールゲート９に対してコントロール
バイアスＶｃｇを１７Ｖ、及びドレイン拡散層３に対し
てドレインバイアス電圧Ｖｄを５Ｖそれぞれ印加する。
これにより、セレクトゲート７とフローティングゲート
５の境界面付近の下方でアバランシュ現象が発生し、キ
ャリアのホットエレクトロンがフローティングゲート５
に注入される。これによりデータの書込みが成される。
データの消去は、例えば、ドレインバイアス電圧Ｖｄを
１４Ｖ、コントロールバイアスＶｃｇを０Ｖ、セレクト
バイアス電圧Ｖｓｅｌを０Ｖをそれぞれ印加することに
より、ファウラーノルドハイムトンネル電流が流れ、デ
ータの消去を行うことができる。しかしながら、図２の
メモリセルにおいては、ドレイン−ソース間電流の流れ
方向に対してビット線が平行に配置される構造になるた
め、コンタクトを必要とする。その結果１ビットのセル
の占有する面積を小さくすることができなかった。ま
た、製造過程において、コンタクトとワード線とのマス
ク合わせに余裕度を確保する必要があり、メモリセルア
レイの面積が大きくなって大容量のメモリセルには、適
さなかった。

【０００４】そこで、本願出願人等は、特願平4-4581号
明細書（未公開）において次のような不揮発性半導体メ
モリを提案した（以下、先の提案という）。図３は、先
の提案のサイドウォール型Ｅ² ＰＲＯＭの構造例を示す
平面図である。図４は、図３中のＡ−Ａ断面、図５は、
図３中のＢ−Ｂ断面を示す断面図である。図３の不揮発
性半導体メモリは、複数のビット線ＢＬと、複数のワー
ド線ＷＬと、各ビット線ＢＬ及びワード線ＷＬに接続さ
れマトリックス状に配置されてメモリセルアレイを構成
する複数のメモリセル１０とを、有している。メモリセ
ル１０は、図４に示すように、半導体基板１１に形成さ
れたドレイン拡散層１２と、同様に基板１１に形成され
たソース拡散層と、基板１１上に絶縁膜１４を介して形
成されデータ保持用キャリアを充電するフローティング
ゲート１５と、フローティングゲート１５の側壁に絶縁
膜１６を介して形成され、そのフローティングゲート１
５に対して書込み用或いは消去用電圧を与えるセレクト
ゲート１７と、フローティングゲート１５及びセレクト
ゲート１７の上部に絶縁膜１８を介して形成されたコン
トロールゲート１９とを、備えている。メモリセル１０
のドレイン拡散層１３が、ドレイン−ソース間電流の流
れ方向に直交する方向に相互にれ連結され、図３中のビ
ット線ＢＬが構成される。また、ソース拡散層１２も同
様に連結されてソース線ＳＣＬとされる。コントロール
ゲート１９は、ビット線ＢＬ及びソース線ＳＣＬと直交
する方向、すなわちドレイン−ソース間電流の流れ方向
に平行に連結されてワード線ＷＬが形成される。また、
セレクトゲート１７は、ビット線ＢＬ及びソース線ＳＣ
Ｌに平行に相互に接続され図３中のセレクト線ＳＬとな
る。以上のように、不揮発性半導体メモリを構成するこ
とにより、コンタクトホールが不要となり、単位メモリ
セルの面積を小さくすることができる。また、セレクト
ゲート１７へ与える電位は、ビット線ＢＬ、ソース線Ｓ
ＣＬ及びワード線ＷＬとは独立してセレクト線ＳＬを介
して供給することができる。そのため、書込み或いは消
去といった動作時の自由度が高まり、不揮発性半導体メ
モリの高機能化が容易となる。

【０００５】次に、先の提案の不揮発性半導体メモリの
動作を説明する。メモリセル１０の半導体基板１１を接
地電位に設定し、ソース拡散層１２（ソース線ＳＣＬ）
にソースバイアス電圧Ｖｓを０Ｖ、セレクトゲート１７
（セレクト線ＳＬ）に対してセレクトバイアス電圧Ｖｓ
ｅｌを１．５Ｖ、コントロールゲート１９（ワード線Ｗ
Ｌ）に対してコントロールバイアスＶｃｇを１７Ｖ、及
びドレイン拡散層１３（ビット線ＢＬ）に対してドレイ
ンバイアス電圧Ｖｄを５Ｖそれぞれ印加する。これによ
り、セレクトゲート１７とフローティングゲート１５の
境界面付近の下方でアバランシュ現象が発生し、キャリ
アのホットエレクトロンがフローティングゲート１５に
注入される。これによりデータの書込みが成される。デ
ータの消去は、例えば、ドレインバイアス電圧Ｖｄを１
４Ｖ、コントロールバイアスＶｃｇを０Ｖ、セレクトバ
イアス電圧Ｖｓｅｌをオープン状態にする。これらによ
り、ファウラーノルドハイムトンネル電流が流れ、デー
タの消去を行うことができる。このメモリセル１０に記
憶されているデータを読み出す場合、例えば、ワード線
ＷＬに５Ｖ、ビット線ＢＬに１Ｖ、ソース線ＳＣＬに０
Ｖ、及びセレクト線ＳＬに５Ｖが、それぞれ印加され
る。これにより特定のメモリセル１０が選択される。こ
のとき、フローティングゲート１５中にキャリアの電子
が蓄えられているか否かで、ソース線ＳＣＬとビット線
ＢＬ間に流れる電流が変わり、データの“１”または
“０”が判断される。

【０００６】

【発明が解決しようとする課題】しかしながら、先の提
案の不揮発性半導体メモリの製造方法においては、次の
ような課題があった。即ち、セレクトゲート１７は、コ
ントロールゲート１９の下方であり、単結晶Ｓｉの半導
体基板１１状に隣接している必要がある。そのため、図
４に示すようにコントロールゲート１９とフローティン
グゲート１５を自己整合的にエッチングする場合、セレ
クト線ＳＬとしてセレクトゲート１７を連結したままで
おくことが困難であった。例えば、フローティングゲー
ト１５を図３のビット線ＢＬと平行に延在するようにパ
ターニングし、そのフローティングゲート１５の側壁に
サイドウォールを同様に延在してセレクトゲート線ＳＬ
を形成した場合、フローティングゲート１５を各メモリ
セル毎に分離するために、帯状に形成されたフローティ
ングゲート１５をワード線ＷＬに対して平行にエッチン
グする。このとき、セレクトゲート１７が、フローティ
ングゲート１５と同一材料で構成されていると、セレク
ト線ＳＬも同時に分断される。本発明は先の提案の不揮
発性半導体メモリに対する製造方法が持っていた課題と
して、自己整合的にフローティングゲートを形成するこ
とが困難である点について解決をした不揮発性半導体メ
モリの製造方法を提供するものである。

【０００７】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、半導体基板内に、複数のメモリセル
に対する連続したドレイン拡散層及び連続したソース拡
散層を互いにほぼ平行状態に形成する拡散層形成工程
と、前記拡散層形成工程の前工程または後工程において
前記半導体基板上にフローティングゲート及びセレクト
ゲートを形成する第１のゲート形成工程と、前記第１の
ゲート形成工程と共にまたは後工程において前記フロー
ティングゲート及びセレクトゲート上に絶縁膜を介して
コントロールゲートを形成する第２のゲート形成工程と
を、有する不揮発性半導体メモリの製造方法において、
前記第１のゲート形成工程を次のようにして不揮発性半
導体メモリの製造方法を構成している。即ち、前記第１
のゲート形成工程は、前記半導体基板上に第１の絶縁膜
を介して第１の電極材料を堆積する第１の電極材料堆積
工程と、前記第１の電極材料の上部にエッチング保護膜
を形成する保護膜形成工程と、前記保護膜及び第１の電
極材料を前記ドレイン拡散層の形成方向及びソース拡散
層の形成方向と同一方向に延在するように所定の幅でパ
ターニングし、前記複数のメモリセルに対する書込み用
或いは消去用電圧を供給するセレクトゲートを形成する
セレクトゲートパターニング工程を順に行う。さらに、
前記第１のゲート形成工程は、前記パターニングされた
第１の電極材料と前記半導体基板とは第２の絶縁膜で絶
縁し、該第１の電極材料の側壁に対してほぼ平行に第２
の電極材料を延在するよう形成する第２の電極材料形成
工程と、前記第２の電極材料を前記各メモリセルのドレ
イン−ソースの方向と同一方向に所定の幅でパターニン
グし、前記セレクトゲートに与えられた電圧に応じて前
記各メモリセル用のキャリアをそれぞれ蓄積する複数の
フローティングゲートを形成するフローティングゲート
形成工程とを、順に施す。

【０００８】第２の発明は、半導体基板内に、複数のメ
モリセルに対する連続したドレイン拡散層及び連続した
ソース拡散層を互いにほぼ平行状態に形成する拡散層形
成工程と、前記拡散層形成工程の前工程または後工程に
おいて前記半導体基板上にフローティングゲート及びセ
レクトゲートを形成する第１のゲート形成工程と、前記
第１のゲート形成工程と共にまたは後工程において前記
フローティングゲート及びセレクトゲート上に絶縁膜を
介してコントロールゲートを形成する第２のゲート形成
工程とを、有する不揮発性半導体メモリの製造方法にお
いて、前記第１のゲート形成工程を次のようにして不揮
発性半導体メモリの製造方法を構成している。即ち、前
記第１のゲート形成工程は、前記半導体基板上に第１の
絶縁膜を介して第１の電極材料を堆積する第１の電極材
料堆積工程と、前記第１の電極材料を前記各メモリセル
のドレイン−ソース方向に延在するようにパターニング
し、複数の第１の電極材料の列を形成する第１の電極材
料列形成工程と、前記複数の第１の電極材料の列間を第
２の絶縁膜で埋込む絶縁膜埋込み工程と、前記第１の電
極材料及び第２の絶縁膜を前記ドレイン拡散層の形成方
向及びソース拡散層の形成方向と同一方向に所定の幅で
パターニングし、前記各メモリセルに対するキャリアを
それぞれ蓄積する複数のフローティングゲートを形成す
るフローティングゲート形成工程とを、順に行う。その
後、前記第１のゲート形成工程は、前記フローティング
ゲートと前記半導体基板とは第３の絶縁膜で絶縁しかつ
該フローティングゲート及び第２の絶縁膜の側壁に対し
てほぼ平行に第２の電極材料を延在するように形成し、
それら複数のフローティングゲートに対して書込み用或
いは消去用電圧を供給するセレクトゲートを形成するセ
レクトゲート形成工程とを施している。

【０００９】第３の発明は、半導体基板内に、複数のメ
モリセルに対する連続したドレイン拡散層及び連続した
ソース拡散層を互いにほぼ平行状態に形成する拡散層形
成工程と、前記拡散層形成工程の前工程または後工程に
おいて前記半導体基板上にフローティングゲート及びセ
レクトゲートを形成する第１のゲート形成工程と、前記
第１のゲート形成工程と共にまたは後工程において前記
フローティングゲート及びセレクトゲート上に絶縁膜を
介してコントロールゲートを形成する第２のゲート形成
工程とを、有する不揮発性半導体メモリの製造方法にお
いて、前記第１のゲート形成工程を次のようにして不揮
発性半導体メモリの製造方法を構成している。即ち、前
記第１のゲート形成工程は、前記半導体基板上に第１の
絶縁膜を前記各メモリセルのドレイン−ソース方向に複
数延在するようにパターニングする絶縁膜形成工程と、
前記複数の第１の絶縁膜間の前記半導体基板上に第２の
絶縁膜を介して第１の電極材料を埋込む電極材料埋込み
工程と、前記第１の電極材料と第１の絶縁膜とを前記ド
レイン拡散層の形成方向及びソース拡散層の形成方向と
同一方向に所定の幅でパターニングし、前記各メモリセ
ルに対するキャリアをそれぞれ蓄積する複数のフローテ
ィングゲートを形成するフローティングゲート形成工程
とを、順に行う。その後、前記第１のゲート形成工程
は、前記フローティングゲートと前記半導体基板とは第
３の絶縁膜で絶縁しかつ該フローティングゲート及び前
記第２の絶縁膜の側壁に対してほぼ平行に第２の電極材
料を延在するように形成し、それら複数のフローティン
グゲートに対して書込み用或いは消去用電圧を供給する
セレクトゲートを形成するセレクトゲート形成工程を施
している。

【００１０】第４の発明は、半導体基板内に、複数のメ
モリセルに対する連続したドレイン拡散層及び連続した
ソース拡散層を互いにほぼ平行状態に形成する拡散層形
成工程と、前記拡散層形成工程の前工程または後工程に
おいて前記半導体基板上にフローティングゲート及びセ
レクトゲートを形成する第１のゲート形成工程と、前記
第１のゲート形成工程と共にまたは後工程において前記
フローティングゲート及びセレクトゲート上に絶縁膜を
介してコントロールゲートを形成する第２のゲート形成
工程とを、有する不揮発性半導体メモリの製造方法にお
いて、前記第１のゲート形成工程を次のようにして不揮
発性半導体メモリの製造方法を構成している。即ち、前
記第１のゲート形成工程は、前記半導体基板上に第１の
絶縁膜を介して第１の電極材料を堆積する第１の電極材
料堆積工程と、前記第１の電極材料の上に第１の保護膜
を形成する第１の保護膜形成工程と、前記第１の電極材
料及び第１の保護膜を前期ドレイン拡散層の形成方向及
びソース拡散層の形成方向と同一の方向に延在するよう
に所定の幅でパターニングする第１の電極材料パターニ
ング工程と、前記第１の電極材料及び前記半導体基板は
第２の絶縁膜で絶縁し、かつ該第１の電極材料の側壁に
対してほぼ平行に第２の電極材料を延在するように形成
する第２の電極材料形成工程とを順に行う。そして、前
記第１のゲート形成工程は、前記第１の保護膜をマスク
とし、該第１の保護膜に対してエッチング選択性を有す
る第２の保護膜を第２の電極材料上に選択的に形成する
第２の保護膜形成工程と、前記各メモリセルのドレイン
−ソース方向と同一方向に、前記第１の保護膜及び前記
第１の電極材料または前記第２の保護膜及び前記第２の
電極材料を選択的にパターニングし、前記各メモリセル
に対するキャリアをそれぞれ蓄積する複数のフローティ
ングゲートを形成するフローティングゲート形成工程と
を、順に施している。

【００１１】第５の発明は、半導体基板内に、複数のメ
モリセルに対する連続したドレイン拡散層及び連続した
ソース拡散層を互いにほぼ平行状態に形成する拡散層形
成工程と、前記拡散層形成工程の前工程または後工程に
おいて前記半導体基板上にフローティングゲート及びセ
レクトゲートを形成する第１のゲート形成工程と、前記
第１のゲート形成工程と共にまたは後工程において前記
フローティングゲート及びセレクトゲート上に絶縁膜を
介してコントロールゲートを形成する第２のゲート形成
工程とを、有する不揮発性半導体メモリの製造方法にお
いて、前記第１のゲート形成工程を次のよようにして、
不揮発性半導体メモリの製造方法を構成している。即
ち、前記第１のゲート形成工程は、前記半導体基板上に
第１の絶縁膜を介して第１の電極材料を堆積する第１の
電極材料堆積工程と、前記第１の電極材料を前記ドレイ
ン拡散層の形成方向及びソース拡散層の形成方向と同一
の方向に延在するように所定の幅でパターニングする第
１の電極材料パターニング工程と、前記第１の電極材料
に対してエッチング選択性のある第２の電極材料を、前
記パターニングされた第１の電極材料の側壁にほぼ平行
にかつ該第１の電極材料と前記半導体基板とは第２の絶
縁膜で絶縁された状態で延在するように形成する第２の
電極材料形成工程とを、順に行い。さらに、前記第１の
ゲート形成工程は、前記各メモリセルのドレイン−ソー
ス方向と同一方向に前記第１または第２の電極材を選択
的にパターニングして前記各メモリセルに対するキャリ
アをそれぞれ蓄積する複数のフローティングゲートを形
成するフローティングゲート形成工程を施している。

【００１２】

【作用】第１の発明によれば、以上のように不揮発性半
導体メモリの製造方法を構成したので、セレクトゲート
となる第１の電極材料の上部にエッチング保護膜を保護
膜形成工程で形成した後、フローティングゲートとなる
第２の電極材料をフローティングゲート形成工程でパタ
ーニングしてフローティングゲートを各メモリセルに対
応させて分離する。第２の発明によれば、フローティン
グゲートとなる第１の電極材料をフローティングゲート
形成工程で各メモリセルに対応させて分離した後、セレ
クトゲートとなる第２の電極材料をセレクトゲート形成
工程で延在させる。第３の発明によれば、フローティン
グゲートとなる第１の電極材料をフローティングゲート
形成工程で各メモリセルに対応させて分離した後、セレ
クトゲートとなる第２の電極材料をセレクトゲート形成
工程で延在させる。第４の発明によれば、セレクトゲー
トとなる例えば第１の電極材料の上部に第１の保護膜を
第１の保護膜形成工程で形成し、フローティングゲート
となる第２の電極材料の上部に、第１の保護膜に対して
エッチング選択性を有する第２の保護膜を第２の保護膜
形成工程で形成する。その後、第１及び第２の電極材料
に対して選択的にパターニングを行うことで、フローテ
ィングゲートをフローティングゲート形成工程で各メモ
リセルに対応させて分離する。第５の発明によれば、互
いにエッチング選択性を有する材料で第１及び第２の電
極材料を形成し、フローティングゲート形成工程で選択
的なパターニングを行いフローティングゲートを各メモ
リセルに対応させて分離する。従って、前記課題を解決
できるのである。

【００１３】

【実施例】第１の実施例 図１は、本発明の第１の実施例の不揮発性半導体メモリ
の製造方法を説明する図である。図１には、先の提案の
図３の不揮発性半導体メモリの製造工程が示されてお
り、この不揮発性半導体メモリは、次の（１）から
（５）の工程順で製造される。図１を参照しつつ、この
不揮発性半導体メモリの製造方法を説明する。なお、図
１において、図３、図４及び図５と共通の要素には、同
一の符号が付されている。 （１） 第１の電極材料堆積工程 Ｓｉ単結晶基板１１上に絶縁酸化膜１４が、膜厚１００
オングストローム程度に堆積され、その絶縁酸化膜１４
の上部に、セレクトゲート１７となるべき第１の電極材
料のリンドープ多結晶Ｓｉが、例えば化学的気相成長法
（以下、ＣＶＤ法という）により、１０００〜２０００
オングストローム程度に堆積される。 （２） 保護膜形成工程 第１の電極材料上に、ＣＶＤ法等で耐エッチング用保護
膜２０が形成される。 （３） セレクトゲートパターニング工程 第１の電極材料及び保護膜２０は、ホトリソグラフィと
エッチング技術により、所定の方向に、図１の（ａ）の
ように延在するようにパターニングされ、セレクトゲー
ト１７が形成される。このセレクトゲート１７は、図３
におけるセレクト線ＳＬとなる。

【００１４】（４） 第２の電極材料形成工程 熱処理により、第２の絶縁膜であるゲート酸化膜１６
が、セレクトゲート１７及び半導体基板１１の表面に形
成され、さらにＣＶＤ法等で第２の電極材料であるリン
ドープ多結晶Ｓｉが堆積される。その後、フローティン
グゲート１５用材料の第２の電極材料が異方性エッチン
グされ、セレクトゲート１７側壁に延在する第２の電極
材料のサイドウォールに形成される。このサイドウォー
ルは、ホトリソグラフィとエッチング技術により、図１
の（ｂ）のように片側を残して除去される。 （５） フローティングゲート形成工程 Ｓｉ単結晶の半導体基板１１に対してセレクトゲート１
７と平行に、Ａｓ等のイオン注入が行われ、ドレイン拡
散層１２及びソース拡散層１３が形成される。ドレイン
拡散層１２及びソース拡散層１３は、隣接する複数のメ
モリセルに対して連続に形成され、それぞれビット線Ｂ
Ｌ及びソース線ＳＣＬとなる。ビット線ＢＬ及びソース
線ＳＣＬ形成の後、例えば酸化膜−窒化膜−酸化膜の３
層膜よりなる層間絶縁膜１８が、半導体基板１１、絶縁
膜２０、及びフローティングゲート１５用の第２の電極
材料上に堆積され、さらに、その上にコントロールゲー
ト用材料のリンドープ多結晶Ｓｉ１９を堆積する。次
に、コントロールゲート１９、即ちワード線ＷＬに対応
したレジストパターン形成の後、図１の（ｃ）のよう
に、最上部のリンドープ多結晶Ｓｉ、層間絶縁膜１８、
及びフローティングゲート１５がエッチングされる。こ
のことにより、フローティングゲート１５とコントロー
ル１９を自己整合的に形成する。この際、セレクトゲー
ト１７は、保護膜２０でカバーされているので、エッチ
ングされることがない。以降、絶縁膜堆積、配線形成工
程等の通常のＬＳＩプロセスを経て製造工程が完了す
る。 以上のように、本実施例では、先の提案の不揮発性半導
体メモリに対し、セレクトゲート１７を第２の絶縁膜２
０でカバーした状態で、フローティングゲート１５をエ
ッチングにより分断している。そのため、セレクトゲー
ト１７を切断すること無く、自己整合的にフローティン
グゲート１５を形成することができる。なお、コントロ
ールゲート１９及びフローティングゲート１５となるサ
イドウォールは、必らずしも自己整合的でなくてもよ
い。この場合、本実施例においてサイドウォールの片側
を除去する際に、同時に、サイドウォールの残す側の一
部も除去され、コントロールゲート１９をエッチングし
た後のエッチング処理が省略される。即ち、工程の削減
が可能となる。

【００１５】第２の実施例 図６は、本発明の第２の実施例の不揮発性半導体メモリ
の製造方法を説明する図である。図６には、第１の実施
例の図１と同様に、先の提案の図３の不揮発性半導体メ
モリの製造工程が示されいる。この不揮発性半導体メモ
リは、次の（１）から（６）の工程順で製造される。図
６を参照しつつ、この不揮発性半導体メモリの製造方法
を説明する。なお、図６において、図３、図４及び図５
と共通の要素には、同一の符号が付されている。 （１） 第１の電極材料堆積工程 Ｓｉ単結晶基板１１上に絶縁酸化膜１４が、膜厚１００
オングストローム程度に堆積され、その絶縁酸化膜１４
の上部に、フローティングゲート１５となるべき第１の
電極材料のリンドープ多結晶Ｓｉが、例えばＣＶＤ法に
より、１０００〜２０００オングストローム程度に堆積
される。 （２） 第１の電極材料形成工程 堆積された第１の電極材料は、例えばホトリソグラフィ
及びエッチング技術により、第１の電極材料の列、すな
わちフローティングゲート１５が、セレクト線ＳＬと異
なる方向に複数延在するようにパターニングされる。 （３） 絶縁膜埋込み工程 パターニングされたフローティングゲート１５の間に、
フローティングゲート１５と同程度の厚さの第２の絶縁
膜３０をＣＶＤ法等で埋込まれ、さらに、そのフローテ
ィングゲート１５と第２の絶縁膜３０の表面が、エッチ
バック或いは研磨等によって図６の（ａ）のように、平
坦化される。

【００１６】（４） フローティングゲート形成工程 フローティングゲート１５及び第２の絶縁膜３０が、ホ
トリソグラフィ及びエッチング技術により、セレクトゲ
ート１７と同じ方向にパターニングされてフローティン
グゲート１５が形成される。 （５） セレクトゲート形成工程 フローティングゲート１５及び半導体基板１１の表面
に、熱処理によって第３の絶縁膜である酸化膜１６を形
成した後、セレクトゲート１７となる第２の電極材料の
リンドープ多結晶Ｓｉを、たとえばＣＶＤ法で堆積す
る。さらに、異方性エッチングにより、セレクトゲート
１７が、フローティングゲート１５及び第２の絶縁膜３
０の側壁に延在するように形成される。ホトリソグラフ
ィ及びエッチング技術により、図６の（ｂ）のように、
サイドウォールの一方が除去される。Ｓｉ単結晶の半導
体基板１１に対してセレクトゲート１７と平行に、Ａｓ
等のイオン注入が行われ、ドレイン拡散層１２及びソー
ス拡散層１３が形成される。ドレイン拡散層１２及びソ
ース拡散層１３は、複数のメモリセルの列に対して連続
に形成され、それぞれビット線ＢＬ及びソース線ＳＣＬ
となる。 （６）コントロールゲート形成工程 ビット線ＢＬ及びソース線ＳＣＬ形成の後、例えば酸化
膜−窒化膜−酸化膜の３層膜よりなる層間絶縁膜１８
が、半導体基板１１、絶縁膜３０、及び第１及び第２の
電極材料上に堆積される。さらに、その上にコントロー
ルゲート用材料のリンドープ多結晶Ｓｉが、堆積され
る。次に、コントロールゲート１９。即ちワード線ＷＬ
に対応したレジストパターン形成の後、図６の（ｃ）の
ように、最上部のリンドープ多結晶Ｓｉが、エッチング
される。以降、絶縁膜堆積、配線形成工程等の通常のＬ
ＳＩプロセスを経て製造工程が完了する。 以上のように、本実施例では、セレクトゲート１７形成
前に、フローティングゲート１５をエッチングにより分
断している。そのため、セレクトゲート１７を切断する
こと無く先の提案の不揮発性半導体メモリを実現でき
る。なお、本実施例では、フローティングゲート１５を
自己整合的にしていないが、フローティングゲート１５
は必しも自己整合的である必要はなく、所望のレベル以
上の静電容量が得られればよい。

【００１７】第３の実施例 図７は、本発明の第３の実施例の不揮発性半導体メモリ
の製造方法を説明する図である。図７には、第１の実施
例の図１と同様に、先の提案の図３の不揮発性半導体メ
モリの製造工程が示されいる。この不揮発性半導体メモ
リは、次の（１）から（６）の工程順で製造される。図
７を参照しつつ、この不揮発性半導体メモリの製造方法
を説明する。なお、図７において、図３、図４及び図５
と共通の要素には、同一の符号が付されている。 （１） 第１の電極材料堆積工程 Ｓｉ単結晶基板１１上に絶縁酸化膜１４が、膜厚１００
オングストローム程度に堆積され、その絶縁酸化膜１４
の上部に、フローティングゲート１５となるべき第１の
電極材料のリンドープ多結晶Ｓｉが、例えばＣＶＤ法に
より、１０００〜２０００オングストローム程度に堆積
される。 （２） 第１の保護膜形成工程 第１の電極材料すなわちフローティングゲート１５の上
部に第１の保護膜４０である例えば窒化膜が形成され
る。 （３） 第１の電極材料パターニング工程 フローティングゲート１５及び第１の保護膜４０が、ホ
トリソグラフィ及びエッチング技術によりパターニング
され、図７の（ａ）のように、セレクトゲート線ＳＬの
方向に延在するように形成される。 （４） 第２の電極材料パターニング工程 フローティングゲート１５及び半導体基板１１の表面
に、熱処理によって第２の絶縁膜である酸化膜１６が形
成された後、セレクトゲート１７となる第２の電極材料
のリンドープ多結晶Ｓｉが、たとえばＣＶＤ法で堆積さ
れる。さらに、異方性エッチングにより、セレクトゲー
ト１７が、フローティングゲート１５及び第１の保護膜
４０の側壁に延在するように形成される。ホトリソグラ
フィ及びエッチング技術により、図７の（ｂ）のよう
に、サイドウォールとなっている第２の電極材料の一方
が除去される。また、Ｓｉ単結晶の半導体基板１１に対
してセレクトゲート１７と平行に、Ａｓ等のイオン注入
が行われ、ドレイン拡散層１２及びソース拡散層１３が
形成される。これらドレイン拡散層１２及びソース拡散
層１３は、複数のメモリセルの列に対して連続に形成さ
れ、それぞれビット線ＢＬ及びソース線ＳＣＬとなる。

【００１８】（５） 第２の保護膜形成工程 フローティングゲート１５上の保護膜４０をマスクと
し、第２の保護膜４１である酸化膜が、熱酸化でセレク
トゲート１７の上部に図７の（ｃ）のように形成され
る。第２の保護膜は、第１の保護膜に対してエッチング
選択性を有していればよく、Ｐｔ（白金）等の金属をメ
ッキで成長させてもよい。また、図７において、第２の
保護膜４１が、セレクトゲート１７の表面をすべて覆っ
ているが、その必要はなくセレクトゲート１７の上部が
覆われていればよい。 （６） フローティングゲート形成工程 フローティングゲート１５上の第１の保護膜４０をエッ
チバック等で除去した後、例えば酸化膜−窒化膜−酸化
膜の３層膜よりなる層間絶縁膜１８が、半導体基板１
１、保護膜４１、及び第１の電極材料上に堆積され、さ
らに、その上にコントロールゲート１９用材料のリンド
ープ多結晶Ｓｉを堆積する。次に、コントロールゲート
１９、すなわちワード線ＷＬに対応したレジストパター
ン形成の後、図７の（ｄ）のように、最上部のリンドー
プ多結晶Ｓｉ、層間絶縁膜１８、及びフローティングゲ
ート１５をエッチングする。このことにより、フローテ
ィングゲート１５とコントロール１９を自己整合的に形
成する。以降、絶縁膜堆積、配線形成工程等の通常のＬ
ＳＩプロセスを経て製造工程が完了する。このとき、セ
レクトゲート１７は、第２の保護膜４１で保護されてい
るので、分断されることはない。

【００１９】第４の実施例 第４の実施例、先の提案の図３の不揮発性半導体メモリ
に対し、次の（１）から（４）の工程を順に行い不揮発
性半導体メモリを製造する。 （１） 第１の電極材料堆積工程 Ｓｉ単結晶基板１１上に絶縁酸化膜１４が、膜厚１００
オングストローム程度に堆積され、その絶縁酸化膜１４
の上部に、例えばフローティングゲート１５となるべき
第１の電極材料のリンドープ多結晶Ｓｉが、例えばＣＶ
Ｄ法により、１０００〜２０００オングストローム程度
に堆積される。 （２） 第１の電極材料パターニング工程 第１の電極材料は、ホトリソグラフィとエッチング技術
により、所定の方向に、図１の（ａ）のように延在する
ようにパターニングされる。 （３）第２の電極材料形成工程 熱処理により、第２の絶縁膜が、第１の電極材料及び半
導体基板１１の表面に形成され、さらにセレクトゲート
１７となるべき第２の電極材料であるＣｕ或いはＰｔが
堆積される。その後、第２の電極材料が異方性エッチン
グされ、フローティングゲート１５の側壁に延在するセ
レクトゲート１７のサイドウォールが、形成される。こ
のサイドウォールは、ホトリソグラフィとエッチング技
術により、片側を残して除去される。

【００２０】（４） フローティングゲート形成工程 Ｓｉ単結晶の半導体基板１１に対してセレクトゲート１
７と平行に、Ａｓ等のイオン注入が行われ、ドレイン拡
散層１２及びソース拡散層１３が形成される。ドレイン
拡散層１２及びソース拡散層１３は、複数のメモリセル
の列に対して連続に形成され、それぞれビット線ＢＬ及
びソース線ＳＣＬとなる。次に、例えば酸化膜−窒化膜
−酸化膜の３層膜よりなる層間絶縁膜１８が半導体基板
１１、セレクトゲート１７及びフローティングゲート１
５上に堆積され、さらに、その上にコントロールゲート
１９用材料のリンドープ多結晶Ｓｉを堆積する。次に、
コントロールゲート１９、すなわちワード線ＷＬに対応
したレジストパターン形成の後、最上部のリンドープ多
結晶Ｓｉ、層間絶縁膜１８、及びフローティングゲート
１５をエッチングする。このことにより、フローティン
グゲート１５とコントロール１９を自己整合的に形成す
る。この際、セレクトゲート１７はこのエッチングに対
して選択性を有しているので、エッチングされることが
ない。以降、絶縁膜堆積、配線形成工程等の通常のＬＳ
Ｉプロセスを経て製造工程が完了する。 以上のように、本実施例では、先の提案の不揮発性半導
体メモリに対し、セレクトゲート１７をフローティング
ゲートに対してエッチング選択性のある第２の電極材料
で構成しているので、フローティングゲート１５のエッ
チングにより分断されない。

【００２１】なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （Ａ） 拡散層に対するイオン注入時期は、第１〜第４
の実施例に係わらず自由度があり、例えば、片側のサイ
ドウォールを除去する前に実施してもよく、さらに、第
１の電極材料等を堆積する前に、半導体基板に形成して
おいてもよい。 （Ｂ） 片側のサイドウォールの除去は、上記各実施例
において必ずしも必要ではなく、半導体基板上に残して
おいても、問題なく先の提案の不揮発性半導体メモリを
実現できる。 （Ｃ） 第２の実施例においては、半導体基板上に第１
の電極材料の列を形成してから、第２の絶縁膜を埋込ん
でいるが、先に第２の絶縁膜の列を形成してから、第１
の電極材料を埋込む順で不揮発性半導体メモリを製造し
ても、同様の効果を奏する。 （Ｄ） 第４の実施例において、サイドウォールとして
形成される第２の電極材料をセレクトゲートとしている
が、サイドウォールをフローティングゲートとしてもよ
い。この場合は、先に形成される第１の電極材料をＣｕ
またはＰｔとすればよい。

【００２２】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、セレクトゲートとなる第１の電極材料の上部
にエッチング保護膜を形成した後、フローティングゲー
トとなる第２の電極材料をパターニングしてフローティ
ングゲートを各メモリセルに対応させて分離する。その
ため、セレクトゲートを分断することなく、フローティ
ングゲートをコントロールゲートに対して自己整合的に
形成することができる。このことにより、コンタクト構
造が不要で高集積化を可能とした不揮発性半導体メモリ
を実現できる。第２の発明によれば、フローティングゲ
ートとなる第１の電極材料を各メモリセルに対応させて
分離した後、セレクトゲートとなる第２の電極材料を延
在させる。そのため、セレクトゲートを分断することな
く、フローティングゲートを各メモリセルに対応させる
ことができる。このことにより、コンタクト構造が不要
で高集積化を可能とした不揮発性半導体メモリを実現で
きる。第３の発明によれば、フローティングゲートとな
る第１の電極材料をフローティングゲート形成工程で各
メモリセルに対応させて分離した後、セレクトゲートと
なる第２の電極材料を延在させる。そのため、セレクト
ゲートを分断することなく、フローティングゲートを各
メモリセルに対応させることができる。また、このこと
により、コンタクト構造が不要で高集積化を可能とした
不揮発性半導体メモリを実現できる。

【００２３】第４の発明によれば、セレクトゲートとな
る例えば第１の電極材料の上部に第１の保護膜を形成
し、フローティングゲートとなる第２の電極材料の上部
に、第１の保護膜に対してエッチング選択性を有する第
２の保護膜を形成する。その後、第１及び第２の電極材
料に対して選択的にパターニングを行うことで、フロー
ティングゲートを各メモリセルに対応させて分離する。
そのため、セレクトゲートを分断することなく、フロー
ティングゲートを各メモリセルに対応させることができ
る。このことにより、コンタクト構造が不要で高集積化
を可能とした不揮発性半導体メモリを実現できる。第５
の発明によれば、互いにエッチング選択性を有する材料
で第１及び第２の電極材料を形成し、フローティングゲ
ート形成工程で選択的なパターニングを行いフローティ
ングゲートを各メモリセルに対応させて分離する。その
ため、セレクトゲートを分断することなく、フローティ
ングゲートを各メモリセルに対応させることができる。
また、このことにより、コンタクト構造が不要で高集積
化を可能とした不揮発性半導体メモリを実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の不揮発性半導体メモリ
の製造方法を説明する図である。

【図２】従来のサイドウォール型Ｅ² ＰＲＯＭメモリセ
ルの構造例を示す断面図である。

【図３】先の提案のサイドウォール型Ｅ² ＰＲＯＭの構
造例を示す平面図である。

【図４】図３中のＡ−Ａ断面図である。

【図５】図３中のＢ−Ｂ断面図である。

【図６】本発明の第２の実施例の不揮発性半導体メモリ
の製造方法を説明する図である。

【図７】本発明の第３の実施例の不揮発性半導体メモリ
の製造方法を説明する図である。

【符号の説明】

１，１１ 半導体基板 ２，１３ ソース拡散層 ３，１２ ドレイン拡散層 ４，６，８，１４，１６，１８，３０ 絶縁膜 ５，１５ フローティング
ゲート ７，１７ セレクトゲート ９，１９ コントロールゲ
ート ２０，４０，４１ 保護膜

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板内に、複数のメモリセルに対
   する連続したドレイン拡散層及び連続したソース拡散層
   を互いにほぼ平行状態に形成する拡散層形成工程と、 前記拡散層形成工程の前工程または後工程において前記
   半導体基板上にフローティングゲート及びセレクトゲー
   トを形成する第１のゲート形成工程と、 前記第１のゲート形成工程と共にまたは後工程において
   前記フローティングゲート及びセレクトゲート上に絶縁
   膜を介してコントロールゲートを形成する第２のゲート
   形成工程とを、有する不揮発性半導体メモリの製造方法
   において、 前記第１のゲート形成工程は、前記半導体基板上に第１
   の絶縁膜を介して第１の電極材料を堆積する第１の電極
   材料堆積工程と、 前記第１の電極材料の上部にエッチング保護膜を形成す
   る保護膜形成工程と、 前記保護膜及び第１の電極材料を前記ドレイン拡散層の
   形成方向及びソース拡散層の形成方向と同一方向に延在
   するように所定の幅でパターニングし、前記複数のメモ
   リセルに対する書込み用或いは消去用電圧を供給するセ
   レクトゲートを形成するセレクトゲートパターニング工
   程と、 前記パターニングされた第１の電極材料と前記半導体基
   板とは第２の絶縁膜で絶縁し、該第１の電極材料の側壁
   に対してほぼ平行に第２の電極材料を延在するよう形成
   する第２の電極材料形成工程と、 前記第２の電極材料を前記各メモリセルのドレイン−ソ
   ースの方向と同一方向に所定の幅でパターニングし、前
   記セレクトゲートに与えられた電圧に応じて前記各メモ
   リセル用のキャリアをそれぞれ蓄積する複数のフローテ
   ィングゲートを形成するフローティングゲート形成工程
   とを、 順に施すことを特徴とする不揮発性半導体メモリ製造方
   法。
2. 【請求項２】 半導体基板内に、複数のメモリセルに対
   する連続したドレイン拡散層及び連続したソース拡散層
   を互いにほぼ平行状態に形成する拡散層形成工程と、 前記拡散層形成工程の前工程または後工程において前記
   半導体基板上にフローティングゲート及びセレクトゲー
   トを形成する第１のゲート形成工程と、 前記第１のゲート形成工程と共にまたは後工程において
   前記フローティングゲート及びセレクトゲート上に絶縁
   膜を介してコントロールゲートを形成する第２のゲート
   形成工程とを、有する不揮発性半導体メモリの製造方法
   において、 前記第１のゲート形成工程は、前記半導体基板上に第１
   の絶縁膜を介して第１の電極材料を堆積する第１の電極
   材料堆積工程と、 前記第１の電極材料を前記各メモリセルのドレイン−ソ
   ース方向に延在するようにパターニングし、複数の第１
   の電極材料の列を形成する第１の電極材料列形成工程
   と、 前記複数の第１の電極材料の列間を第２の絶縁膜で埋込
   む絶縁膜埋込み工程と、 前記第１の電極材料及び第２の絶縁膜を前記ドレイン拡
   散層の形成方向及びソース拡散層の形成方向と同一方向
   に所定の幅でパターニングし、前記各メモリセルに対す
   るキャリアをそれぞれ蓄積する複数のフローティングゲ
   ートを形成するフローティングゲート形成工程と、 前記フローティングゲートと前記半導体基板とは第３の
   絶縁膜で絶縁しかつ該フローティングゲート及び第２の
   絶縁膜の側壁に対してほぼ平行に第２の電極材料を延在
   するように形成し、それら複数のフローティングゲート
   に対して書込み用或いは消去用電圧を供給するセレクト
   ゲートを形成するセレクトゲート形成工程とを、 順に施すことを特徴とする不揮発性半導体メモリの製造
   方法。
3. 【請求項３】 半導体基板内に、複数のメモリセルに対
   する連続したドレイン拡散層及び連続したソース拡散層
   を互いにほぼ平行状態に形成する拡散層形成工程と、 前記拡散層形成工程の前工程または後工程において前記
   半導体基板上にフローティングゲート及びセレクトゲー
   トを形成する第１のゲート形成工程と、 前記第１のゲート形成工程と共にまたは後工程において
   前記フローティングゲート及びセレクトゲート上に絶縁
   膜を介してコントロールゲートを形成する第２のゲート
   形成工程とを、有する不揮発性半導体メモリの製造方法
   において、 前記第１のゲート形成工程は、前記半導体基板上に第１
   の絶縁膜を前記各メモリセルのドレイン−ソース方向に
   複数延在するようにパターニングする絶縁膜形成工程
   と、 前記複数の第１の絶縁膜間の前記半導体基板上に第２の
   絶縁膜を介して第１の電極材料を埋込む電極材料埋込み
   工程と、 前記第１の電極材料と第１の絶縁膜とを前記ドレイン拡
   散層の形成方向及びソース拡散層の形成方向と同一方向
   に所定の幅でパターニングし、前記各メモリセルに対す
   るキャリアをそれぞれ蓄積する複数のフローティングゲ
   ートを形成するフローティングゲート形成工程と、 前記フローティングゲートと前記半導体基板とは第３の
   絶縁膜で絶縁しかつ該フローティングゲート及び前記第
   ２の絶縁膜の側壁に対してほぼ平行に第２の電極材料を
   延在するように形成し、それら複数のフローティングゲ
   ートに対して書込み用或いは消去用電圧を供給するセレ
   クトゲートを形成するセレクトゲート形成工程とを、 順に施すことを特徴とする不揮発性半導体メモリ製造方
   法。
4. 【請求項４】 半導体基板内に、複数のメモリセルに対
   する連続したドレイン拡散層及び連続したソース拡散層
   を互いにほぼ平行状態に形成する拡散層形成工程と、 前記拡散層形成工程の前工程または後工程において前記
   半導体基板上にフローティングゲート及びセレクトゲー
   トを形成する第１のゲート形成工程と、 前記第１のゲート形成工程と共にまたは後工程において
   前記フローティングゲート及びセレクトゲート上に絶縁
   膜を介してコントロールゲートを形成する第２のゲート
   形成工程とを、有する不揮発性半導体メモリの製造方法
   において、 前記第１のゲート形成工程は、前記半導体基板上に第１
   の絶縁膜を介して第１の電極材料を堆積する第１の電極
   材料堆積工程と、 前記第１の電極材料の上に第１の保護膜を形成する第１
   の保護膜形成工程と、 前記第１の電極材料及び第１の保護膜を前記ドレイン拡
   散層の形成方向及びソース拡散層の形成方向と同一の方
   向に延在するように所定の幅でパターニングする第１の
   電極材料パターニング工程と、 前記第１の電極材料と前記半導体基板とは第２の絶縁膜
   で絶縁し、かつ該第１の電極材料の側壁に対してほぼ平
   行に第２の電極材料を延在するように形成する第２の電
   極材料形成工程と、 前記第１の保護膜をマスクとし、該第１の保護膜に対し
   てエッチング選択性を有する第２の保護膜を前記第２の
   電極材料上に選択的に形成する第２の保護膜形成工程
   と、 前記各メモリセルのドレイン−ソース方向と同一方向
   に、前記第１の保護膜及び前記第１の電極材料または前
   記第２の保護膜及び前記第２の電極材料を選択的にパタ
   ーニングし、前記各メモリセルに対するキャリアをそれ
   ぞれ蓄積する複数のフローティングゲートを形成するフ
   ローティングゲート形成工程とを、 順に行うことを特徴とする不揮発性半導体メモリ製造方
   法。
5. 【請求項５】 半導体基板内に、複数のメモリセルに対
   する連続したドレイン拡散層及び連続したソース拡散層
   を互いにほぼ平行状態に形成する拡散層形成工程と、 前記拡散層形成工程の前工程または後工程において前記
   半導体基板上にフローティングゲート及びセレクトゲー
   トを形成する第１のゲート形成工程と、 前記第１のゲート形成工程と共にまたは後工程において
   前記フローティングゲート及びセレクトゲート上に絶縁
   膜を介してコントロールゲートを形成する第２のゲート
   形成工程とを、有する不揮発性半導体メモリの製造方法
   において、 前記第１のゲート形成工程は、前記半導体基板上に第１
   の絶縁膜を介して第１の電極材料を堆積する第１の電極
   材料堆積工程と、 前記第１の電極材料を前記ドレイン拡散層の形成方向及
   びソース拡散層の形成方向と同一の方向に延在するよう
   に所定の幅でパターニングする第１の電極材料パターニ
   ング工程と、 前記第１の電極材料に対してエッチング選択性のある第
   ２の電極材料を、前記パターニングされた第１の電極材
   料の側壁にほぼ平行にかつ該第１の電極材料と前記半導
   体基板とは第２の絶縁膜で絶縁された状態で延在するよ
   うに形成する第２の電極材料形成工程と、 前記各メモリセルのドレイン−ソース方向と同一方向に
   前記第１または第２の電極材を選択的にパターニングし
   て前記各メモリセルに対するキャリアをそれぞれ蓄積す
   る複数のフローティングゲートを形成するフローティン
   グゲート形成工程とを、 順に施すことを特徴とする不揮発性半導体メモリの製造
   方法。