JP3830704B2 - 半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法に関し、特に、ＥＥＰＲＯＭ（Electrical Erasable and Programable Read Only Memory）等に用いて好適な半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、不揮発性半導体メモリ（ＲＯＭ）の一種として、電気的手段を用いてデータの書込、消去、読出等を頻繁に行うことが可能で、しかも書き換えられたデータの保持期間が非常に長いという特徴を有する各種のＥＥＰＲＯＭが提案されている。
このＥＥＰＲＯＭは、そのセル構造が、例えばトランジスタのチャネル領域上に、第１のゲート絶縁膜を介してフローティングゲートを形成し、このフローティングゲート上に第２の絶縁膜を介してコントロールゲートを形成した２層ゲート型のもので、第１のゲート絶縁膜の一部をトンネル効果が生じる程度に薄くすることにより、このトンネル効果によるフローティングゲートへの電子の注入、放出を、情報の書込、消去として用いるものである。
【０００３】
図１０は、例えば特開平７−１４７３８９号公報等に開示されているＥＥＰＲＯＭのメモリアレイの一例を示す平面図、図１１は図１０のＡ−Ａ線に沿う断面図、図１２は図１０のメモリアレイの等価回路図である。
このメモリアレイはＡＮＤ型と称されるもので、ｐ型半導体基板１のメモリアレイ領域の主面には、ｎ＋型の半導体領域で構成される埋込みビット線ＢＤ（ＢＤ1、ＢＤ2、…）及び埋込みソース線ＢＳ（ＢＳ1、ＢＳ2、…）が設けられ、これら埋込みビット線ＢＤ（ＢＤ1、ＢＤ2、…）及び埋込みソース線ＢＳ（ＢＳ1、ＢＳ2、…）は、メモリアレイの一方向に沿って互いに並行に延在し、かつその配列方向に交互に配置されている。
この埋込みビット線ＢＤ及び埋込みソース線ＢＳと直交する方向にはワード線Ｗ（Ｗ1、Ｗ2、…）が設けられ、これらワード線Ｗと埋込みビット線ＢＤ及び埋込みソース線ＢＳが交差する領域には、１ビットの情報量を記憶するメモリセルが形成されている。
【０００４】
このメモリセルは、第１ゲート絶縁膜２と、フローティングゲート３と、第２ゲート絶縁膜４と、ワード線Ｗと一体に形成されたコントロールゲート５と、ｐ型半導体基板１内かつフローティンゲート５の両側に形成された埋込みソース線ＢＳと一体とされたソース領域６及び埋込みビット線ＢＤと一体とされたドレイン領域７とを備えたＭＩＳＦＥＴ８により構成されている。
前記コントロールゲート５上には層間絶縁膜９が形成され、この層間絶縁膜９に形成されたコンタクトホール１０を介してビット線Ｄと埋込みビット線ＢＤが接続されている。また、埋込みソース線ＢＳ（ＢＳ1、ＢＳ2、…）は、それらの端部で共通ソース線ＳＬに接続されている。そして、この半導体基板１の主面には、同一のワード線Ｗに接続されたメモリセル間を互いに分離する溝１１が形成され、この溝１１には絶縁膜１２が埋め込まれている。
【０００５】
このメモリセルにデータを書き込む場合、例えばビット線Ｄ1に接続されるセルを書き込みセルとし、ビット線Ｄ2に接続されるセルを非書き込みセルとすると、書き込みセルのドレイン領域７に５Ｖの電圧を印加し、ソース領域６を接地（０Ｖ）し、ワード線Ｗ2（コントロールゲート５）に１０Ｖの高電圧を印加し、ドレイン領域７で発生するチャネルホットエレクトロンをフローティンゲート３に注入する。
また、この書き込みセルに書き込まれたデータを消去するには、ワード線Ｗ2（コントロールゲート５）に−１０Ｖの負電圧を印加し、ドレイン領域７を接地（０Ｖ）し、ソース領域６に５Ｖの電圧を印加し、ファウラーノルドハイム（ＦＮ）・トンネリングにより電子をフローティンゲート３からソース領域６側に引っ張り出す。
【０００６】
【発明が解決しようとする課題】
上述した従来のメモリセルでは、ソース、ドレインが隣接セルのソース、ドレインから分離されているため、隣接セルに対する誤書込みを防止することができる。しかしながら、後述するように高集積化と低消費電力化を両立することが非常に困難であるという問題点があった。
従来のメモリセルは、チャネル・ホット・エレクトロン（ＣＨＥ）注入による書込方式を用いている。これはチャネルに電流を流し、ドレイン領域７で発生するホットエレクトロンをコントロールゲート５に印加したゲート電界によりフローティングゲート３へ注入する方式であるが、この注入効率は１０-7程度と極めて小さく、１つのセルへ書込む際には数百μＡ〜数ｍＡという大きな電流を消費する。このため、チャージポンピング回路への負担が大きく、一度に書込めるセル数に制限がかかったり、チップサイズが大きくなったりしていた。
【０００７】
これに対する対策として、チャネル領域におけるＦＮトンネリングを用いた書込方式が提案されている。
これは、コントロールゲート５に高電圧を印加し、第１ゲート絶縁膜２に１０〜１１ＭｅＶという電界を発生させ、ＦＮトンネリングによってフローティングゲート３に電子を注入するという方式である。これは１セル当たり数十〜数百ｐＡという小さな電流で書込むことができ、低消費電力であるためにチャージポンピング回路への負担が小さく、一度に書込めるセル数を多くすることができ、チップサイズの増大を抑制することが可能である。
【０００８】
このようなチャネルＦＮトンネリングを用いて書込みを行う場合、コントロールゲート５には１９Ｖ程度の高電圧を、書込みセルのビット線には０Ｖを印加する。この場合、１本のワード線に接続されたセルのコントロールゲート５には一様に高電圧が印加されてしまうために、非書込セルのビット線には５Ｖ程度の書込禁止電圧を印加し、ＦＮトンネリングの抑制を行わなくてはならない。
その際に、ドレインまたはソースが隣接セルと分離されていないと、書込むためのビット電位０Ｖが隣接セルに影響を及ぼして書き込みを行ったり、書込禁止電圧が隣接セルにも影響を及ぼして書込みを行わないという現象が起こったりするという不具合が起きてしまう。
【０００９】
したがって、従来のメモリセルにおいて低消費電力化が可能なチャネルＦＮトンネリング書込を用いようとすると、セルのソース、ドレインと、隣接するセルのソース、ドレインとは、それぞれ、例えば分離用の溝１１等によって分離されることが必須となる。しかし、この分離構造自体が大きいものであることから、メモリセルのサイズ増大を招き、集積度を上げることが難しいという問題点があった。
また、従来のメモリセルにおいては、分離構造が存在するために、集積度を上げようとすると、フローティングゲート３やコントロールゲート５を微細化せざるを得ず、大きなカップリング容量比を確保することができなくなり、低電圧化が困難になるという問題点もあった。
【００１０】
本発明は、上記の事情に鑑みてなされたものであって、半導体装置の占有面積を縮小することができ、低消費電力で動作可能であり、さらに低電圧化も可能な半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明は次の様な半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法を採用した。
すなわち、請求項１記載の半導体装置は、半導体基板内に形成された第１及び第２のソース・ドレイン領域と、前記第２のソース・ドレイン領域上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜の一端に沿って前記第１のゲート絶縁膜上に形成された第１のフローティングゲートと、前記第１のソース・ドレイン領域上に前記第１のゲート絶縁膜よりも厚く形成された分離ゲート酸化膜と、前記分離ゲート酸化膜上に形成された分離ゲートと、前記分離ゲート上に形成された分離用絶縁膜と、前記分離ゲート及び前記分離用絶縁膜の側面と前記第１のフローティングゲートとの間の前記分離ゲート酸化膜上に形成されると共に前記第１のゲート絶縁膜よりも厚く形成されたサイドウォールと、前記第１のフローティングゲート、前記サイドウォール及び前記分離用絶縁膜を覆うように形成された第２のフローティングゲートと、前記第２のフローティングゲート上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成されたコントロールゲートと、を備えてなることを特徴とする。
【００１２】
この半導体装置では、フローティングゲートを、第１のフローティングゲートと、該第１のフローティングゲートを覆うように設けられた第２のフローティンゲートとからなる二層構造としたことにより、容量比が大きくなり、低電圧化が可能になる。
また、第１のフローティングゲートと並置して、分離用絶縁膜を介して分離用ゲートを形成したことにより、高電圧を印加した際の素子の分離機能が確保され、漏れ電流等が生じ難くなり、その結果、誤動作が無くなり信頼性が向上する。これにより、占有面積が小さく、低消費電力であり、しかも信頼性の高い半導体装置を提供することができる。
【００１３】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記第１ゲート絶縁膜の少なくとも前記第１のフローティングゲートに対応する部分は、その絶縁層の厚みが電子がトンネル効果で通り抜ける程度に薄いトンネル膜であることを特徴としている。
【００１４】
この半導体装置では、前記第１ゲート絶縁膜の少なくとも前記第１のフローティングゲートに対応する部分をトンネル膜としたことにより、データ書込はチャネル・ファウラーノルドハイム（ＦＮ）電子注入で行い、データ消去はチャネル・ファウラーノルドハイム（ＦＮ）電子引抜で行うことが可能になる。
また、ソース領域及びドレイン領域上の絶縁膜の耐圧を十分取ることが可能になるので、高電圧印加時の信頼性が向上する。
【００１５】
請求項３記載の半導体装置は、請求項２記載の半導体装置において、前記第１のフローティングゲートと前記分離用ゲートとの間の絶縁層の厚みは、前記トンネル膜の厚みより厚いことを特徴としている。
【００１６】
この半導体装置では、前記第１のフローティングゲートと前記分離用ゲートとの間の絶縁層の厚みを前記トンネル膜の厚みより厚くしたことにより、チャネル・ファウラーノルドハイム（ＦＮ）電子注入／引抜を行う際においても、電子がトンネル効果により前記絶縁層を通り抜けるおそれが無く、前記第１のフローティングゲートと前記分離用ゲートとの間の絶縁性が高まる。
【００１７】
請求項４記載の不揮発性半導体記憶装置は、半導体基板に、複数の埋め込みビット線を配列し、これら埋め込みビット線と交差するように複数のワード線を配列し、これら埋め込みビット線とワード線との交点それぞれに、請求項１、２または３記載の半導体装置を配置したことを特徴としている。
【００１８】
この不揮発性半導体記憶装置では、複数の埋め込みビット線とワード線との交点それぞれに、請求項１、２または３記載の半導体装置を配置したことにより、チャネル・ファウラーノルドハイム（ＦＮ）電子注入／引抜を行うことが可能になり、低消費電力、並列書き込み、高信頼性を確保することができ、特に大容量シリアルアクセスを行う場合に好適である。
これにより、占有面積が小さく、低消費電力であり、しかも信頼性の高い不揮発性半導体記憶装置を提供することができる。
【００１９】
請求項５記載の不揮発性半導体記憶装置は、請求項４記載の不揮発性半導体記憶装置において、前記埋め込みビット線を隣接する半導体装置の埋め込みビット線と共用し、前記分離用ゲートを制御する制御手段を備えたことを特徴としている。
【００２０】
この不揮発性半導体記憶装置では、埋め込みビット線を隣接する半導体装置と共用とし、前記制御手段により前記分離用ゲートを制御する。データ書込時に前記制御手段により前記分離用ゲートをオフ状態とすれば、１ワードの各ビット毎に書込禁止電圧を印加することが可能になる。
【００２１】
請求項６記載の不揮発性半導体記憶装置は、請求項４または５記載の不揮発性半導体記憶装置において、前記埋め込みビット線を奇数番目の埋め込みビット線と偶数番目の埋め込みビット線とに分離し、該奇数番目の埋め込みビット線または偶数番目の埋め込みビット線により所望の分離用ゲートを選択することを特徴としている。
【００２２】
請求項７記載の不揮発性半導体記憶装置は、請求項４、５または６記載の不揮発性半導体記憶装置において、前記複数の埋め込みビット線を複数のサブビット線に分割し、これらのサブビット線を選択する選択手段を備えたことを特徴としている。
【００２６】
【発明の実施の形態】
本発明の半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法の一実施の形態について図面に基づき説明する。
図１は本発明の不揮発性半導体記憶装置であるＥＥＰＲＯＭのメモリアレイの要部を示す平面図、図２は図１のメモリアレイの等価回路図、図３は図１のＢ−Ｂ線に沿う断面図である。
【００２７】
このメモリアレイはＮＯＲ型と称されるもので、ｐ型シリコン基板（半導体基板）１のメモリアレイ領域の主面には、ｎ+型の半導体領域で構成される埋込みビット線Ｂ（＋1、＋2、＋3、…）が設けられ、埋込みビット線Ｂ（＋1、＋2、＋3、…）に並行して分離ゲート線ＩＧ（ＩＧ1、ＩＧ2、…）が設けられ、これら埋込みビット線Ｂ（＋1、＋2、＋3、…）及び分離ゲート線ＩＧ（ＩＧ1、ＩＧ2、…）と直交する方向にはワード線Ｗ（Ｗ1、Ｗ2、…）が設けられ、これらワード線Ｗと埋込みビット線Ｂ及び分離ゲート線ＩＧが交差する領域には、１ビットの情報量を記憶するメモリセル２１が形成されている。
【００２８】
このメモリセル２１は、ｐ型シリコン基板１の主面に、トンネル酸化膜（酸化珪素膜）２２（第１ゲート絶縁膜）を介して第１のフローティングゲート２３が、分離ゲート酸化膜（酸化珪素膜）２４を介して分離ゲート２５が、それぞれ形成されている。この分離ゲート２５上にはシリコン窒化膜（窒化珪素膜）からなる分離用絶縁膜２６が形成されている。
これら第１のフローティングゲート２３、分離ゲート２５及び分離用絶縁膜２６は、その側面が層間酸化膜（層間絶縁膜）２７により覆われるとともに、第１のフローティングゲート２３及び分離用絶縁膜２６上には、これらを覆うように第２のフローティングゲート２８が形成されている。
【００２９】
第２のフローティングゲート２８上には第２ゲート絶縁膜４を介してコントロールゲート５が形成されている。
この第１のフローティングゲート２３及び分離ゲート２５の両側のｐ型半導体基板１内には、埋込みビット線Ｂ（＋1、＋2、＋3、…）と一体とされるｎ+型半導体からなるソース領域（第１のソース・ドレイン領域）６及びドレイン領域（第２のソース・ドレイン領域）７が形成されている。このソース領域６は隣接するメモリセル２１のドレイン領域となっており、ドレイン領域７は図示しないが隣接するメモリセルのソース領域となっている。
そして、第１のフローティングゲート２３と分離ゲート２５の間には、その厚みがトンネル酸化膜２２の膜厚より厚い酸化珪素（酸化シリコン）からなる絶縁層２９が形成されている。
【００３０】
トンネル酸化膜２２の膜厚は、データ書込／消去を行う場合に、チャネル・ファウラーノルドハイム（ＦＮ）電子注入／引抜を行う際に、電子がトンネル効果により通過し得る程度の厚みであればよい。
また、絶縁層２９の厚みｔは、トンネル酸化膜２２の膜厚ｔfより厚いことが好ましく、より好ましくは２倍以上である。
【００３１】
このメモリセル２１は、図４に示すように最小設計寸法をＦとすると、ワード線Ｗ方向の分離ゲート２５及び第１のフローティングゲート２３のそれぞれの長さがＦ、共通となるソース領域６及びドレイン領域７それぞれの長さがＦ／２、ビット線Ｂ方向の幅がＦ、隣接するメモリセルとの境界線からの距離がそれぞれＦ／２であるから、１つのメモリセル当たりの最小設計面積は６Ｆ2となる。
【００３２】
これに対して、従来のメモリセルは、図５に示すようにワード線Ｗ方向のフローティングゲート３、ソース領域６及びドレイン領域７のそれぞれの長さがＦ、分離帯３０の隣接するメモリセルとの境界線からの距離がそれぞれＦ／２、ビット線Ｂ方向の幅がＦ、隣接するメモリセルとの境界線からの距離がそれぞれＦ／２であるから、１つのメモリセル当たりの最小設計面積は８Ｆ2となる。
これにより、ヴァ−チャルグランド方式による上記のメモリセル２１の最小設計面積６Ｆ2は、従来のメモリセルの最小設計面積は８Ｆ2と比較して３／４になっている。
【００３３】
次に、このメモリセル２１の製造方法について図６〜図８に基づき説明する。まず、図６（ａ）に示すように、ｐ型シリコン基板１の表面を酸化し、分離ゲート酸化膜２４となる厚みが１０〜２０ｎｍのシリコン酸化膜３１を形成する。次いで、シリコン酸化膜３１の上に、ＬＰＣＶＤ（Low-Pressure Chemical Vapor Deposition）法により厚みが１００〜２００ｎｍのポリシリコン膜３２を堆積し、Ｐ等のｎ型不純物を１×１０20ｃｍ-3程度の濃度になるようにドープする。
【００３４】
なお、このドープはポリシリコン膜３２を堆積している間に行ってもよいし、拡散法またはイオン注入法によってもよい。
次いで、このｎ型ポリシリコン膜３２の上に、ＬＰＣＶＤ法により厚みが２００〜３００ｎｍのシリコン窒化膜３３を堆積し、この積層膜をパターニングして分離ゲート２５及び分離用絶縁膜２６とする。
【００３５】
次いで、図６（ｂ）に示すように、ＬＰＣＶＤ法により厚みが１０〜３０ｎｍのシリコン酸化膜３４を堆積し、図６（ｃ）に示すように、異方性エッチングによりこのシリコン酸化膜３４をエッチバックし、分離ゲート２５及び分離用絶縁膜２６の両側にシリコン酸化膜からなるサイドウォール３５を形成する。この際、シリコン酸化膜３１は分離ゲート２５及びサイドウォール３５の下側に位置する部分を除いて除去される。
なお、このサイドウォール３５は、シリコン酸化膜３４を堆積する替わりに、分離ゲート２５の主成分であるｎ型ポリシリコンに熱酸化を行い、この分離ゲート２５の両側に１０ｎｍ程度のシリコン酸化膜を形成すると共に、分離用絶縁膜２６の主成分である窒化シリコン（窒化珪素）の両側を改質してもよい。
【００３６】
次いで、図６（ｄ）に示すように、熱酸化を行い、ｐ型シリコン基板１の露出面、すなわちサイドウォール３５の外側の露出面に厚みが８〜１０ｎｍ程度のトンネル酸化膜２２を形成する。
次いで、図７（ａ）に示すように、ＬＰＣＶＤ法により厚みが２００〜３００ｎｍのポリシリコン膜３６を堆積し、Ｐ等のｎ型不純物を１×１０19〜１×１０20ｃｍ-3程度の濃度になるようにドープする。なお、このドープはポリシリコン膜３６を堆積している間に行ってもよいし、拡散法またはイオン注入法によってもよい。
【００３７】
次いで、図７（ｂ）に示すように、異方性エッチングによりこのポリシリコン膜３６をエッチバックし、サイドウォール３５の外側にポリシリコンサイドウォール３７を形成する。
次いで、図７（ｃ）に示すように、ソース側のポリシリコンサイドウォール３７を除去し、ドレイン側のポリシリコンサイドウォール３７を第１のフローティングゲート２３とする。
なお、このメモリセル２１が適用されたメモリアレイにおいては、除去するポリシリコンサイドウォール３７は、ソース側あるいはドレイン側のいずれか一方に固定する。
【００３８】
次いで、図７（ｄ）に示すように、分離用絶縁膜２６、サイドウォール３５及び第１のフローティングゲート２３をマスクとして、ｐ型半導体基板１のソース及びドレインとなる領域にＡｓ等のｎ型不純物を１×１０20ｃｍ-3程度の濃度になるようにドープし、ｎ+型半導体からなるソース領域６及びドレイン領域７とする。このソース領域６及びドレイン領域７は埋込みビット線Ｂ（＋1、＋2、＋3、…）と一体とされる。
【００３９】
次いで、図８（ａ）に示すように、ＬＰＣＶＤ法または高密度プラズマ（ＨＤＰ：High Density Plasma）ＣＶＤ法により、層間酸化膜となる厚みが５００ｎｍ〜１μｍのシリコン酸化膜３８を堆積する。
次いで、図８（ｂ）に示すように、ＣＭＰ法等により、分離用絶縁膜２６をストッパとしてシリコン酸化膜３８を研磨して平坦化し、第１のフローティングゲート２３の上面を露出させる。この平坦化されたシリコン酸化膜３８は層間酸化膜２７となる。
この時、平坦化後の分離用絶縁膜２６の膜厚が１０〜１５ｎｍ程度確保されるように研磨深さを調節する。
【００４０】
次いで、図８（ｃ）に示すように、平坦化した面の上に、ＬＰＣＶＤ法により厚みが５０〜２００ｎｍのポリシリコン膜４１を堆積し、Ｐ等のｎ型不純物を１×１０20ｃｍ-3程度の濃度になるようにドープする。なお、このドープはポリシリコン膜４１を堆積している間に行ってもよいし、拡散法またはイオン注入法によってもよい。
【００４１】
このポリシリコン膜４１をパターニングし、第１のフローティングゲート２３及び分離用絶縁膜２６を覆う第２のフローティングゲート２８とする。
次いで、この上に、ＬＰＣＶＤ法により酸化膜換算膜厚が１０〜２５ｎｍのインターポリ膜４２を堆積し第２ゲート絶縁膜４とする。このインターポリ膜４２としては、例えば、４〜１０ｎｍのシリコン酸化膜、４〜１０ｎｍのシリコン窒化膜、４〜１０ｎｍのシリコン酸化膜の３層の積層構造が好適である。
【００４２】
次いで、図８（ｄ）に示すように、この第２ゲート絶縁膜４上に、ＬＰＣＶＤ法により１０〜２０ｎｍのポリシリコン酸化膜と１０〜２０ｎｍのシリサイド膜を順次成長し、ポリサイド膜４３とする。
次いで、このポリサイド膜４３をパターニングしてコントロールゲート５を形成する。
【００４３】
このパターニング時には、コントロールゲート５となるポリサイド膜４３のみならず、インターポリ膜４２、第２のフローティングゲート２８、第１のフローティングゲート２３を順次エッチングし、この第１のフローティングゲート２３及び第２のフローティングゲート２８をビット線Ｂに沿う方向（図６中、紙面に垂直な方向）に分断する。この時、分離ゲート２５は分離用絶縁膜２６がストッパになり、分離ゲート２５はビット線Ｂに沿う方向につながった構造となる。
以上により、ｐ型シリコン基板１上にメモリセル２１が形成される。
【００４４】
図９は本実施の形態の半導体メモリを示すブロック図であり、図において、５１はメモリアレイ、５２はメモリアレイ５１にアドレス信号を入力するＸデコーダ、５３は同Ｙデコーダ、５４はメモリアレイ５１とＹデコーダ５３との間に設けられ分離ゲート線ＩＧを駆動することにより奇数番のビット線または偶数番のビット線を選択するサブＹデコーダ（選択手段）、５５はメモリアレイ５１から出力されるデータを読み出すセンスアンプである。
【００４５】
次に、この半導体メモリの動作について説明する。
（１）書込
【表１】
【００４６】
書込は、ワードに接続する全てのメモリセルの情報を消去した後、ワード単位で並列にチャネルＦＮ電子注入により行う。
例えば、ｎ番目のビット線（Ｂ：＋n）に属するメモリセルに書き込む場合、全ての分離ゲートをＯＦＦとし、ドレインにあたるビット線（Ｂ：＋n+1）を選択する。そして、データ’１’を書き込む場合にはビット線（Ｂ：＋n+1）を接地（０Ｖ印加）し、データ’０’を書き込む場合にはビット線（Ｂ：＋n+1）に５Ｖ程度の書込禁止電圧を印加する。その後、ワード線Ｗに１９Ｖ程度の高電圧を印加して書込を行う。
【００４７】
この時、分離ゲートがＯＦＦしているので、ソースにあたるビット線（Ｂ：＋n）はＯｐｅｎ状態となり、ｎ番目のビット線（Ｂ：＋n）に属するメモリセルの書込には関与しない。
なお、表１では、データ’１’を書き込むためのビット線を選択（書込）、データ’０’を書き込むためのビット線を非選択（非書込）と表記している。
【００４８】
（２）消去
【表２】
【００４９】
消去は、チャネルＦＮ電子引抜によりワード単位で一括して行う。
全ての分離ゲートをＯＦＦとし、ドレインにあたる全てのビット線をＯｐｅｎとする。この場合、分離ゲートがＯＦＦ状態になっているので、ソースもＯｐｅｎに相当する状態になる。その後、ワード線Ｗに−１６Ｖ程度の負電圧を印加して消去を行う。
【００５０】
（３）読出
【表３】
【００５１】
例えば、偶数番のビット線（Ｂ：＋2n）の属するメモリセルからデータを読み出す場合、分離ゲート線ＩＧ2nをＯＮ、分離ゲート線ＩＧ2n-1をＯＦＦとし、ソースとしてビット線（Ｂ：＋2n）を、ドレインとしてビット線（Ｂ：＋2n+1）をそれぞれ選択する。
そして、メモリセルのビット線（Ｂ：＋2n）を接地（０Ｖ）し、ビット線（Ｂ：＋2n+1）に１Ｖの電圧を印加し、分離ゲート線ＩＧ2nに３．３Ｖの電圧を印加し、ワード線Ｗ2（コントロールゲート５）に０〜５Ｖの間の電圧を印加する。
【００５２】
また、奇数番のビット線（Ｂ：＋2n-1）の属するメモリセルからデータを読み出す場合、分離ゲート線ＩＧ2nをＯＦＦ、分離ゲート線ＩＧ2n-1をＯＮとし、ソースとしてビット線（Ｂ：＋2n-1）を、ドレインとしてビット線（Ｂ：＋2n）をそれぞれ選択する。
そして、メモリセルのビット線（Ｂ：＋2n-1）を接地（０Ｖ）し、ビット線（Ｂ：＋2n）に１Ｖの電圧を印加し、分離ゲート線ＩＧ2n-1に３．３Ｖの電圧を印加し、ワード線Ｗ2（コントロールゲート５）に０〜５Ｖの間の電圧を印加する。
【００５３】
以上説明したように、本実施の形態のメモリセル２１によれば、第１のフローティングゲート２３に並置して、分離ゲート２５及び分離用絶縁膜２６を形成し、第１のフローティングゲート２３及び分離用絶縁膜２６上に、これらを覆う第２のフローティングゲート２８を形成したので、フローティングゲートを２層構造とすることで大きな容量比を確保することができる。
【００５４】
また、ソース領域６及びドレイン領域７上に形成された層間酸化膜２７を、平坦化されたシリコン酸化膜３８により構成したので、その厚みを十分厚くすることができ、したがって耐圧性を向上させることができ、コントロールゲート５に高電圧を印加することができる。
【００５５】
メモリセル２１のソース領域６を隣接するメモリセル２１のドレイン領域と共用し、そのドレイン領域７を隣接するメモリセルのソース領域と共用したので、データ書込み時に分離ゲート２５をＯＦＦ状態とすることで、１ワードの各ビット毎に書込禁止電圧を印加することができる。
以上により、ヴァ−チャルグランド方式による６Ｆ2という小さな面積のメモリセル２１を用いて、低消費電力、並列書込、高信頼性の確保が可能な、チャネルＦＮ書込／消去を用いたフラッシュメモリを実現することができる。
【００５６】
以上、本発明の半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法の一実施の形態について図面に基づき説明してきたが、具体的な構成は本実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で設計の変更等が可能である。
例えば、本実施の形態ではメモリアレイはＮＯＲ型としたが、ＮＯＲ型に限定されず、他の型のメモリアレイであってもかまわない。
また、埋込みビット線Ｂ、分離ゲート線ＩＧ、ワード線Ｗ各々の本数や形状等は、メモリアレイの要求特性に合わせて適宜変更可能である。
【００５７】
【発明の効果】
以上説明した様に、本発明の半導体装置によれば、フローティングゲートを、第１のフローティングゲートと、該第１のフローティングゲート及び前記分離用絶縁膜を覆うように設けられた第２のフローティンゲートとからなる二層構造としたので、容量比を大きくすることができ、低電圧化を実現することができる。
また、第１のフローティングゲートと並置して、分離用絶縁膜を介して分離用ゲートを形成したので、高電圧を印加した際の素子の分離機能を高めることができ、その結果、信頼性を向上させることができる。
以上により、小さい占有面積、低消費電力、高信頼性の半導体装置を提供することができる。
【００５８】
本発明の不揮発性半導体記憶装置によれば、埋め込みビット線とワード線との交点それぞれに、本発明の半導体装置を配置したので、チャネルＦＮ電子注入／引抜を行うことができ、小さい占有面積、低消費電力、並列書き込み、高信頼性の不揮発性半導体記憶装置を提供することができる。
【００５９】
本発明の半導体装置の製造方法によれば、従来の製造装置をそのまま用い、製造プロセスをわずかに変更するだけで、前記第２のフローティングゲートの前記半導体基板側に、かつ前記第１のフローティングゲートと並列に、分離用絶縁膜を介して分離用ゲートを形成した半導体装置を容易に作製することができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態のＥＥＰＲＯＭのメモリアレイの要部を示す平面図である。
【図２】 本発明の一実施形態のＥＥＰＲＯＭのメモリアレイの等価回路図である。
【図３】 図１のＢ−Ｂ線に沿う断面図である。
【図４】 本発明のメモリセルの最小設計面積を示す説明図である。
【図５】 従来のメモリセルの最小設計面積を示す説明図である。
【図６】 本発明のメモリセルの製造方法を示す過程図である。
【図７】 本発明のメモリセルの製造方法を示す過程図である。
【図８】 本発明のメモリセルの製造方法を示す過程図である。
【図９】 本発明の一実施形態の半導体メモリを示すブロック図である。
【図１０】 従来のＥＥＰＲＯＭのメモリアレイの一例を示す平面図である。
【図１１】 図１０のＡ−Ａ線に沿う断面図である。
【図１２】 従来のＥＥＰＲＯＭのメモリアレイの等価回路図である。
【符号の説明】
１ ｐ型シリコン基板（半導体基板）
４ 第２ゲート絶縁膜
５ コントロールゲート
６ ソース領域
７ ドレイン領域
２１ メモリセル
２２ トンネル酸化膜
２３ 第１のフローティングゲート
２４ 分離ゲート酸化膜
２５ 分離ゲート
２６ 分離用絶縁膜
２７ 層間酸化膜
２８ 第２のフローティングゲート
３０ 分離帯
３１ シリコン酸化膜
３２ ポリシリコン膜
３３ シリコン窒化膜
３４ シリコン酸化膜
３５ サイドウォール
３６ ポリシリコン膜
３７ ポリシリコンサイドウォール
３８ シリコン酸化膜
４１ ポリシリコン膜
４２ インターポリ膜
４３ ポリサイド膜
５１ メモリアレイ
５２ Ｘデコーダ
５３ Ｙデコーダ
５４ サブＹデコーダ
５５ センスアンプ
Ｂ 埋込みビット線
ＩＧ 分離ゲート線
Ｗ ワード線
【発明の属する技術分野】
本発明は、半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法に関し、特に、ＥＥＰＲＯＭ（Electrical Erasable and Programable Read Only Memory）等に用いて好適な半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、不揮発性半導体メモリ（ＲＯＭ）の一種として、電気的手段を用いてデータの書込、消去、読出等を頻繁に行うことが可能で、しかも書き換えられたデータの保持期間が非常に長いという特徴を有する各種のＥＥＰＲＯＭが提案されている。
このＥＥＰＲＯＭは、そのセル構造が、例えばトランジスタのチャネル領域上に、第１のゲート絶縁膜を介してフローティングゲートを形成し、このフローティングゲート上に第２の絶縁膜を介してコントロールゲートを形成した２層ゲート型のもので、第１のゲート絶縁膜の一部をトンネル効果が生じる程度に薄くすることにより、このトンネル効果によるフローティングゲートへの電子の注入、放出を、情報の書込、消去として用いるものである。
【０００３】
図１０は、例えば特開平７−１４７３８９号公報等に開示されているＥＥＰＲＯＭのメモリアレイの一例を示す平面図、図１１は図１０のＡ−Ａ線に沿う断面図、図１２は図１０のメモリアレイの等価回路図である。
このメモリアレイはＡＮＤ型と称されるもので、ｐ型半導体基板１のメモリアレイ領域の主面には、ｎ＋型の半導体領域で構成される埋込みビット線ＢＤ（ＢＤ1、ＢＤ2、…）及び埋込みソース線ＢＳ（ＢＳ1、ＢＳ2、…）が設けられ、これら埋込みビット線ＢＤ（ＢＤ1、ＢＤ2、…）及び埋込みソース線ＢＳ（ＢＳ1、ＢＳ2、…）は、メモリアレイの一方向に沿って互いに並行に延在し、かつその配列方向に交互に配置されている。
この埋込みビット線ＢＤ及び埋込みソース線ＢＳと直交する方向にはワード線Ｗ（Ｗ1、Ｗ2、…）が設けられ、これらワード線Ｗと埋込みビット線ＢＤ及び埋込みソース線ＢＳが交差する領域には、１ビットの情報量を記憶するメモリセルが形成されている。
【０００４】
このメモリセルは、第１ゲート絶縁膜２と、フローティングゲート３と、第２ゲート絶縁膜４と、ワード線Ｗと一体に形成されたコントロールゲート５と、ｐ型半導体基板１内かつフローティンゲート５の両側に形成された埋込みソース線ＢＳと一体とされたソース領域６及び埋込みビット線ＢＤと一体とされたドレイン領域７とを備えたＭＩＳＦＥＴ８により構成されている。
前記コントロールゲート５上には層間絶縁膜９が形成され、この層間絶縁膜９に形成されたコンタクトホール１０を介してビット線Ｄと埋込みビット線ＢＤが接続されている。また、埋込みソース線ＢＳ（ＢＳ1、ＢＳ2、…）は、それらの端部で共通ソース線ＳＬに接続されている。そして、この半導体基板１の主面には、同一のワード線Ｗに接続されたメモリセル間を互いに分離する溝１１が形成され、この溝１１には絶縁膜１２が埋め込まれている。
【０００５】
このメモリセルにデータを書き込む場合、例えばビット線Ｄ1に接続されるセルを書き込みセルとし、ビット線Ｄ2に接続されるセルを非書き込みセルとすると、書き込みセルのドレイン領域７に５Ｖの電圧を印加し、ソース領域６を接地（０Ｖ）し、ワード線Ｗ2（コントロールゲート５）に１０Ｖの高電圧を印加し、ドレイン領域７で発生するチャネルホットエレクトロンをフローティンゲート３に注入する。
また、この書き込みセルに書き込まれたデータを消去するには、ワード線Ｗ2（コントロールゲート５）に−１０Ｖの負電圧を印加し、ドレイン領域７を接地（０Ｖ）し、ソース領域６に５Ｖの電圧を印加し、ファウラーノルドハイム（ＦＮ）・トンネリングにより電子をフローティンゲート３からソース領域６側に引っ張り出す。
【０００６】
【発明が解決しようとする課題】
上述した従来のメモリセルでは、ソース、ドレインが隣接セルのソース、ドレインから分離されているため、隣接セルに対する誤書込みを防止することができる。しかしながら、後述するように高集積化と低消費電力化を両立することが非常に困難であるという問題点があった。
従来のメモリセルは、チャネル・ホット・エレクトロン（ＣＨＥ）注入による書込方式を用いている。これはチャネルに電流を流し、ドレイン領域７で発生するホットエレクトロンをコントロールゲート５に印加したゲート電界によりフローティングゲート３へ注入する方式であるが、この注入効率は１０-7程度と極めて小さく、１つのセルへ書込む際には数百μＡ〜数ｍＡという大きな電流を消費する。このため、チャージポンピング回路への負担が大きく、一度に書込めるセル数に制限がかかったり、チップサイズが大きくなったりしていた。
【０００７】
これに対する対策として、チャネル領域におけるＦＮトンネリングを用いた書込方式が提案されている。
これは、コントロールゲート５に高電圧を印加し、第１ゲート絶縁膜２に１０〜１１ＭｅＶという電界を発生させ、ＦＮトンネリングによってフローティングゲート３に電子を注入するという方式である。これは１セル当たり数十〜数百ｐＡという小さな電流で書込むことができ、低消費電力であるためにチャージポンピング回路への負担が小さく、一度に書込めるセル数を多くすることができ、チップサイズの増大を抑制することが可能である。
【０００８】
このようなチャネルＦＮトンネリングを用いて書込みを行う場合、コントロールゲート５には１９Ｖ程度の高電圧を、書込みセルのビット線には０Ｖを印加する。この場合、１本のワード線に接続されたセルのコントロールゲート５には一様に高電圧が印加されてしまうために、非書込セルのビット線には５Ｖ程度の書込禁止電圧を印加し、ＦＮトンネリングの抑制を行わなくてはならない。
その際に、ドレインまたはソースが隣接セルと分離されていないと、書込むためのビット電位０Ｖが隣接セルに影響を及ぼして書き込みを行ったり、書込禁止電圧が隣接セルにも影響を及ぼして書込みを行わないという現象が起こったりするという不具合が起きてしまう。
【０００９】
したがって、従来のメモリセルにおいて低消費電力化が可能なチャネルＦＮトンネリング書込を用いようとすると、セルのソース、ドレインと、隣接するセルのソース、ドレインとは、それぞれ、例えば分離用の溝１１等によって分離されることが必須となる。しかし、この分離構造自体が大きいものであることから、メモリセルのサイズ増大を招き、集積度を上げることが難しいという問題点があった。
また、従来のメモリセルにおいては、分離構造が存在するために、集積度を上げようとすると、フローティングゲート３やコントロールゲート５を微細化せざるを得ず、大きなカップリング容量比を確保することができなくなり、低電圧化が困難になるという問題点もあった。
【００１０】
本発明は、上記の事情に鑑みてなされたものであって、半導体装置の占有面積を縮小することができ、低消費電力で動作可能であり、さらに低電圧化も可能な半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明は次の様な半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法を採用した。
すなわち、請求項１記載の半導体装置は、半導体基板内に形成された第１及び第２のソース・ドレイン領域と、前記第２のソース・ドレイン領域上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜の一端に沿って前記第１のゲート絶縁膜上に形成された第１のフローティングゲートと、前記第１のソース・ドレイン領域上に前記第１のゲート絶縁膜よりも厚く形成された分離ゲート酸化膜と、前記分離ゲート酸化膜上に形成された分離ゲートと、前記分離ゲート上に形成された分離用絶縁膜と、前記分離ゲート及び前記分離用絶縁膜の側面と前記第１のフローティングゲートとの間の前記分離ゲート酸化膜上に形成されると共に前記第１のゲート絶縁膜よりも厚く形成されたサイドウォールと、前記第１のフローティングゲート、前記サイドウォール及び前記分離用絶縁膜を覆うように形成された第２のフローティングゲートと、前記第２のフローティングゲート上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成されたコントロールゲートと、を備えてなることを特徴とする。
【００１２】
この半導体装置では、フローティングゲートを、第１のフローティングゲートと、該第１のフローティングゲートを覆うように設けられた第２のフローティンゲートとからなる二層構造としたことにより、容量比が大きくなり、低電圧化が可能になる。
また、第１のフローティングゲートと並置して、分離用絶縁膜を介して分離用ゲートを形成したことにより、高電圧を印加した際の素子の分離機能が確保され、漏れ電流等が生じ難くなり、その結果、誤動作が無くなり信頼性が向上する。これにより、占有面積が小さく、低消費電力であり、しかも信頼性の高い半導体装置を提供することができる。
【００１３】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記第１ゲート絶縁膜の少なくとも前記第１のフローティングゲートに対応する部分は、その絶縁層の厚みが電子がトンネル効果で通り抜ける程度に薄いトンネル膜であることを特徴としている。
【００１４】
この半導体装置では、前記第１ゲート絶縁膜の少なくとも前記第１のフローティングゲートに対応する部分をトンネル膜としたことにより、データ書込はチャネル・ファウラーノルドハイム（ＦＮ）電子注入で行い、データ消去はチャネル・ファウラーノルドハイム（ＦＮ）電子引抜で行うことが可能になる。
また、ソース領域及びドレイン領域上の絶縁膜の耐圧を十分取ることが可能になるので、高電圧印加時の信頼性が向上する。
【００１５】
請求項３記載の半導体装置は、請求項２記載の半導体装置において、前記第１のフローティングゲートと前記分離用ゲートとの間の絶縁層の厚みは、前記トンネル膜の厚みより厚いことを特徴としている。
【００１６】
この半導体装置では、前記第１のフローティングゲートと前記分離用ゲートとの間の絶縁層の厚みを前記トンネル膜の厚みより厚くしたことにより、チャネル・ファウラーノルドハイム（ＦＮ）電子注入／引抜を行う際においても、電子がトンネル効果により前記絶縁層を通り抜けるおそれが無く、前記第１のフローティングゲートと前記分離用ゲートとの間の絶縁性が高まる。
【００１７】
請求項４記載の不揮発性半導体記憶装置は、半導体基板に、複数の埋め込みビット線を配列し、これら埋め込みビット線と交差するように複数のワード線を配列し、これら埋め込みビット線とワード線との交点それぞれに、請求項１、２または３記載の半導体装置を配置したことを特徴としている。
【００１８】
この不揮発性半導体記憶装置では、複数の埋め込みビット線とワード線との交点それぞれに、請求項１、２または３記載の半導体装置を配置したことにより、チャネル・ファウラーノルドハイム（ＦＮ）電子注入／引抜を行うことが可能になり、低消費電力、並列書き込み、高信頼性を確保することができ、特に大容量シリアルアクセスを行う場合に好適である。
これにより、占有面積が小さく、低消費電力であり、しかも信頼性の高い不揮発性半導体記憶装置を提供することができる。
【００１９】
請求項５記載の不揮発性半導体記憶装置は、請求項４記載の不揮発性半導体記憶装置において、前記埋め込みビット線を隣接する半導体装置の埋め込みビット線と共用し、前記分離用ゲートを制御する制御手段を備えたことを特徴としている。
【００２０】
この不揮発性半導体記憶装置では、埋め込みビット線を隣接する半導体装置と共用とし、前記制御手段により前記分離用ゲートを制御する。データ書込時に前記制御手段により前記分離用ゲートをオフ状態とすれば、１ワードの各ビット毎に書込禁止電圧を印加することが可能になる。
【００２１】
請求項６記載の不揮発性半導体記憶装置は、請求項４または５記載の不揮発性半導体記憶装置において、前記埋め込みビット線を奇数番目の埋め込みビット線と偶数番目の埋め込みビット線とに分離し、該奇数番目の埋め込みビット線または偶数番目の埋め込みビット線により所望の分離用ゲートを選択することを特徴としている。
【００２２】
請求項７記載の不揮発性半導体記憶装置は、請求項４、５または６記載の不揮発性半導体記憶装置において、前記複数の埋め込みビット線を複数のサブビット線に分割し、これらのサブビット線を選択する選択手段を備えたことを特徴としている。
【００２６】
【発明の実施の形態】
本発明の半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法の一実施の形態について図面に基づき説明する。
図１は本発明の不揮発性半導体記憶装置であるＥＥＰＲＯＭのメモリアレイの要部を示す平面図、図２は図１のメモリアレイの等価回路図、図３は図１のＢ−Ｂ線に沿う断面図である。
【００２７】
このメモリアレイはＮＯＲ型と称されるもので、ｐ型シリコン基板（半導体基板）１のメモリアレイ領域の主面には、ｎ+型の半導体領域で構成される埋込みビット線Ｂ（＋1、＋2、＋3、…）が設けられ、埋込みビット線Ｂ（＋1、＋2、＋3、…）に並行して分離ゲート線ＩＧ（ＩＧ1、ＩＧ2、…）が設けられ、これら埋込みビット線Ｂ（＋1、＋2、＋3、…）及び分離ゲート線ＩＧ（ＩＧ1、ＩＧ2、…）と直交する方向にはワード線Ｗ（Ｗ1、Ｗ2、…）が設けられ、これらワード線Ｗと埋込みビット線Ｂ及び分離ゲート線ＩＧが交差する領域には、１ビットの情報量を記憶するメモリセル２１が形成されている。
【００２８】
このメモリセル２１は、ｐ型シリコン基板１の主面に、トンネル酸化膜（酸化珪素膜）２２（第１ゲート絶縁膜）を介して第１のフローティングゲート２３が、分離ゲート酸化膜（酸化珪素膜）２４を介して分離ゲート２５が、それぞれ形成されている。この分離ゲート２５上にはシリコン窒化膜（窒化珪素膜）からなる分離用絶縁膜２６が形成されている。
これら第１のフローティングゲート２３、分離ゲート２５及び分離用絶縁膜２６は、その側面が層間酸化膜（層間絶縁膜）２７により覆われるとともに、第１のフローティングゲート２３及び分離用絶縁膜２６上には、これらを覆うように第２のフローティングゲート２８が形成されている。
【００２９】
第２のフローティングゲート２８上には第２ゲート絶縁膜４を介してコントロールゲート５が形成されている。
この第１のフローティングゲート２３及び分離ゲート２５の両側のｐ型半導体基板１内には、埋込みビット線Ｂ（＋1、＋2、＋3、…）と一体とされるｎ+型半導体からなるソース領域（第１のソース・ドレイン領域）６及びドレイン領域（第２のソース・ドレイン領域）７が形成されている。このソース領域６は隣接するメモリセル２１のドレイン領域となっており、ドレイン領域７は図示しないが隣接するメモリセルのソース領域となっている。
そして、第１のフローティングゲート２３と分離ゲート２５の間には、その厚みがトンネル酸化膜２２の膜厚より厚い酸化珪素（酸化シリコン）からなる絶縁層２９が形成されている。
【００３０】
トンネル酸化膜２２の膜厚は、データ書込／消去を行う場合に、チャネル・ファウラーノルドハイム（ＦＮ）電子注入／引抜を行う際に、電子がトンネル効果により通過し得る程度の厚みであればよい。
また、絶縁層２９の厚みｔは、トンネル酸化膜２２の膜厚ｔfより厚いことが好ましく、より好ましくは２倍以上である。
【００３１】
このメモリセル２１は、図４に示すように最小設計寸法をＦとすると、ワード線Ｗ方向の分離ゲート２５及び第１のフローティングゲート２３のそれぞれの長さがＦ、共通となるソース領域６及びドレイン領域７それぞれの長さがＦ／２、ビット線Ｂ方向の幅がＦ、隣接するメモリセルとの境界線からの距離がそれぞれＦ／２であるから、１つのメモリセル当たりの最小設計面積は６Ｆ2となる。
【００３２】
これに対して、従来のメモリセルは、図５に示すようにワード線Ｗ方向のフローティングゲート３、ソース領域６及びドレイン領域７のそれぞれの長さがＦ、分離帯３０の隣接するメモリセルとの境界線からの距離がそれぞれＦ／２、ビット線Ｂ方向の幅がＦ、隣接するメモリセルとの境界線からの距離がそれぞれＦ／２であるから、１つのメモリセル当たりの最小設計面積は８Ｆ2となる。
これにより、ヴァ−チャルグランド方式による上記のメモリセル２１の最小設計面積６Ｆ2は、従来のメモリセルの最小設計面積は８Ｆ2と比較して３／４になっている。
【００３３】
次に、このメモリセル２１の製造方法について図６〜図８に基づき説明する。まず、図６（ａ）に示すように、ｐ型シリコン基板１の表面を酸化し、分離ゲート酸化膜２４となる厚みが１０〜２０ｎｍのシリコン酸化膜３１を形成する。次いで、シリコン酸化膜３１の上に、ＬＰＣＶＤ（Low-Pressure Chemical Vapor Deposition）法により厚みが１００〜２００ｎｍのポリシリコン膜３２を堆積し、Ｐ等のｎ型不純物を１×１０20ｃｍ-3程度の濃度になるようにドープする。
【００３４】
なお、このドープはポリシリコン膜３２を堆積している間に行ってもよいし、拡散法またはイオン注入法によってもよい。
次いで、このｎ型ポリシリコン膜３２の上に、ＬＰＣＶＤ法により厚みが２００〜３００ｎｍのシリコン窒化膜３３を堆積し、この積層膜をパターニングして分離ゲート２５及び分離用絶縁膜２６とする。
【００３５】
次いで、図６（ｂ）に示すように、ＬＰＣＶＤ法により厚みが１０〜３０ｎｍのシリコン酸化膜３４を堆積し、図６（ｃ）に示すように、異方性エッチングによりこのシリコン酸化膜３４をエッチバックし、分離ゲート２５及び分離用絶縁膜２６の両側にシリコン酸化膜からなるサイドウォール３５を形成する。この際、シリコン酸化膜３１は分離ゲート２５及びサイドウォール３５の下側に位置する部分を除いて除去される。
なお、このサイドウォール３５は、シリコン酸化膜３４を堆積する替わりに、分離ゲート２５の主成分であるｎ型ポリシリコンに熱酸化を行い、この分離ゲート２５の両側に１０ｎｍ程度のシリコン酸化膜を形成すると共に、分離用絶縁膜２６の主成分である窒化シリコン（窒化珪素）の両側を改質してもよい。
【００３６】
次いで、図６（ｄ）に示すように、熱酸化を行い、ｐ型シリコン基板１の露出面、すなわちサイドウォール３５の外側の露出面に厚みが８〜１０ｎｍ程度のトンネル酸化膜２２を形成する。
次いで、図７（ａ）に示すように、ＬＰＣＶＤ法により厚みが２００〜３００ｎｍのポリシリコン膜３６を堆積し、Ｐ等のｎ型不純物を１×１０19〜１×１０20ｃｍ-3程度の濃度になるようにドープする。なお、このドープはポリシリコン膜３６を堆積している間に行ってもよいし、拡散法またはイオン注入法によってもよい。
【００３７】
次いで、図７（ｂ）に示すように、異方性エッチングによりこのポリシリコン膜３６をエッチバックし、サイドウォール３５の外側にポリシリコンサイドウォール３７を形成する。
次いで、図７（ｃ）に示すように、ソース側のポリシリコンサイドウォール３７を除去し、ドレイン側のポリシリコンサイドウォール３７を第１のフローティングゲート２３とする。
なお、このメモリセル２１が適用されたメモリアレイにおいては、除去するポリシリコンサイドウォール３７は、ソース側あるいはドレイン側のいずれか一方に固定する。
【００３８】
次いで、図７（ｄ）に示すように、分離用絶縁膜２６、サイドウォール３５及び第１のフローティングゲート２３をマスクとして、ｐ型半導体基板１のソース及びドレインとなる領域にＡｓ等のｎ型不純物を１×１０20ｃｍ-3程度の濃度になるようにドープし、ｎ+型半導体からなるソース領域６及びドレイン領域７とする。このソース領域６及びドレイン領域７は埋込みビット線Ｂ（＋1、＋2、＋3、…）と一体とされる。
【００３９】
次いで、図８（ａ）に示すように、ＬＰＣＶＤ法または高密度プラズマ（ＨＤＰ：High Density Plasma）ＣＶＤ法により、層間酸化膜となる厚みが５００ｎｍ〜１μｍのシリコン酸化膜３８を堆積する。
次いで、図８（ｂ）に示すように、ＣＭＰ法等により、分離用絶縁膜２６をストッパとしてシリコン酸化膜３８を研磨して平坦化し、第１のフローティングゲート２３の上面を露出させる。この平坦化されたシリコン酸化膜３８は層間酸化膜２７となる。
この時、平坦化後の分離用絶縁膜２６の膜厚が１０〜１５ｎｍ程度確保されるように研磨深さを調節する。
【００４０】
次いで、図８（ｃ）に示すように、平坦化した面の上に、ＬＰＣＶＤ法により厚みが５０〜２００ｎｍのポリシリコン膜４１を堆積し、Ｐ等のｎ型不純物を１×１０20ｃｍ-3程度の濃度になるようにドープする。なお、このドープはポリシリコン膜４１を堆積している間に行ってもよいし、拡散法またはイオン注入法によってもよい。
【００４１】
このポリシリコン膜４１をパターニングし、第１のフローティングゲート２３及び分離用絶縁膜２６を覆う第２のフローティングゲート２８とする。
次いで、この上に、ＬＰＣＶＤ法により酸化膜換算膜厚が１０〜２５ｎｍのインターポリ膜４２を堆積し第２ゲート絶縁膜４とする。このインターポリ膜４２としては、例えば、４〜１０ｎｍのシリコン酸化膜、４〜１０ｎｍのシリコン窒化膜、４〜１０ｎｍのシリコン酸化膜の３層の積層構造が好適である。
【００４２】
次いで、図８（ｄ）に示すように、この第２ゲート絶縁膜４上に、ＬＰＣＶＤ法により１０〜２０ｎｍのポリシリコン酸化膜と１０〜２０ｎｍのシリサイド膜を順次成長し、ポリサイド膜４３とする。
次いで、このポリサイド膜４３をパターニングしてコントロールゲート５を形成する。
【００４３】
このパターニング時には、コントロールゲート５となるポリサイド膜４３のみならず、インターポリ膜４２、第２のフローティングゲート２８、第１のフローティングゲート２３を順次エッチングし、この第１のフローティングゲート２３及び第２のフローティングゲート２８をビット線Ｂに沿う方向（図６中、紙面に垂直な方向）に分断する。この時、分離ゲート２５は分離用絶縁膜２６がストッパになり、分離ゲート２５はビット線Ｂに沿う方向につながった構造となる。
以上により、ｐ型シリコン基板１上にメモリセル２１が形成される。
【００４４】
図９は本実施の形態の半導体メモリを示すブロック図であり、図において、５１はメモリアレイ、５２はメモリアレイ５１にアドレス信号を入力するＸデコーダ、５３は同Ｙデコーダ、５４はメモリアレイ５１とＹデコーダ５３との間に設けられ分離ゲート線ＩＧを駆動することにより奇数番のビット線または偶数番のビット線を選択するサブＹデコーダ（選択手段）、５５はメモリアレイ５１から出力されるデータを読み出すセンスアンプである。
【００４５】
次に、この半導体メモリの動作について説明する。
（１）書込
【表１】
書込は、ワードに接続する全てのメモリセルの情報を消去した後、ワード単位で並列にチャネルＦＮ電子注入により行う。
例えば、ｎ番目のビット線（Ｂ：＋n）に属するメモリセルに書き込む場合、全ての分離ゲートをＯＦＦとし、ドレインにあたるビット線（Ｂ：＋n+1）を選択する。そして、データ’１’を書き込む場合にはビット線（Ｂ：＋n+1）を接地（０Ｖ印加）し、データ’０’を書き込む場合にはビット線（Ｂ：＋n+1）に５Ｖ程度の書込禁止電圧を印加する。その後、ワード線Ｗに１９Ｖ程度の高電圧を印加して書込を行う。
【００４７】
この時、分離ゲートがＯＦＦしているので、ソースにあたるビット線（Ｂ：＋n）はＯｐｅｎ状態となり、ｎ番目のビット線（Ｂ：＋n）に属するメモリセルの書込には関与しない。
なお、表１では、データ’１’を書き込むためのビット線を選択（書込）、データ’０’を書き込むためのビット線を非選択（非書込）と表記している。
【００４８】
（２）消去
【表２】
消去は、チャネルＦＮ電子引抜によりワード単位で一括して行う。
全ての分離ゲートをＯＦＦとし、ドレインにあたる全てのビット線をＯｐｅｎとする。この場合、分離ゲートがＯＦＦ状態になっているので、ソースもＯｐｅｎに相当する状態になる。その後、ワード線Ｗに−１６Ｖ程度の負電圧を印加して消去を行う。
【００５０】
（３）読出
【表３】
例えば、偶数番のビット線（Ｂ：＋2n）の属するメモリセルからデータを読み出す場合、分離ゲート線ＩＧ2nをＯＮ、分離ゲート線ＩＧ2n-1をＯＦＦとし、ソースとしてビット線（Ｂ：＋2n）を、ドレインとしてビット線（Ｂ：＋2n+1）をそれぞれ選択する。
そして、メモリセルのビット線（Ｂ：＋2n）を接地（０Ｖ）し、ビット線（Ｂ：＋2n+1）に１Ｖの電圧を印加し、分離ゲート線ＩＧ2nに３．３Ｖの電圧を印加し、ワード線Ｗ2（コントロールゲート５）に０〜５Ｖの間の電圧を印加する。
【００５２】
また、奇数番のビット線（Ｂ：＋2n-1）の属するメモリセルからデータを読み出す場合、分離ゲート線ＩＧ2nをＯＦＦ、分離ゲート線ＩＧ2n-1をＯＮとし、ソースとしてビット線（Ｂ：＋2n-1）を、ドレインとしてビット線（Ｂ：＋2n）をそれぞれ選択する。
そして、メモリセルのビット線（Ｂ：＋2n-1）を接地（０Ｖ）し、ビット線（Ｂ：＋2n）に１Ｖの電圧を印加し、分離ゲート線ＩＧ2n-1に３．３Ｖの電圧を印加し、ワード線Ｗ2（コントロールゲート５）に０〜５Ｖの間の電圧を印加する。
【００５３】
以上説明したように、本実施の形態のメモリセル２１によれば、第１のフローティングゲート２３に並置して、分離ゲート２５及び分離用絶縁膜２６を形成し、第１のフローティングゲート２３及び分離用絶縁膜２６上に、これらを覆う第２のフローティングゲート２８を形成したので、フローティングゲートを２層構造とすることで大きな容量比を確保することができる。
【００５４】
また、ソース領域６及びドレイン領域７上に形成された層間酸化膜２７を、平坦化されたシリコン酸化膜３８により構成したので、その厚みを十分厚くすることができ、したがって耐圧性を向上させることができ、コントロールゲート５に高電圧を印加することができる。
【００５５】
メモリセル２１のソース領域６を隣接するメモリセル２１のドレイン領域と共用し、そのドレイン領域７を隣接するメモリセルのソース領域と共用したので、データ書込み時に分離ゲート２５をＯＦＦ状態とすることで、１ワードの各ビット毎に書込禁止電圧を印加することができる。
以上により、ヴァ−チャルグランド方式による６Ｆ2という小さな面積のメモリセル２１を用いて、低消費電力、並列書込、高信頼性の確保が可能な、チャネルＦＮ書込／消去を用いたフラッシュメモリを実現することができる。
【００５６】
以上、本発明の半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法の一実施の形態について図面に基づき説明してきたが、具体的な構成は本実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で設計の変更等が可能である。
例えば、本実施の形態ではメモリアレイはＮＯＲ型としたが、ＮＯＲ型に限定されず、他の型のメモリアレイであってもかまわない。
また、埋込みビット線Ｂ、分離ゲート線ＩＧ、ワード線Ｗ各々の本数や形状等は、メモリアレイの要求特性に合わせて適宜変更可能である。
【００５７】
【発明の効果】
以上説明した様に、本発明の半導体装置によれば、フローティングゲートを、第１のフローティングゲートと、該第１のフローティングゲート及び前記分離用絶縁膜を覆うように設けられた第２のフローティンゲートとからなる二層構造としたので、容量比を大きくすることができ、低電圧化を実現することができる。
また、第１のフローティングゲートと並置して、分離用絶縁膜を介して分離用ゲートを形成したので、高電圧を印加した際の素子の分離機能を高めることができ、その結果、信頼性を向上させることができる。
以上により、小さい占有面積、低消費電力、高信頼性の半導体装置を提供することができる。
【００５８】
本発明の不揮発性半導体記憶装置によれば、埋め込みビット線とワード線との交点それぞれに、本発明の半導体装置を配置したので、チャネルＦＮ電子注入／引抜を行うことができ、小さい占有面積、低消費電力、並列書き込み、高信頼性の不揮発性半導体記憶装置を提供することができる。
【００５９】
本発明の半導体装置の製造方法によれば、従来の製造装置をそのまま用い、製造プロセスをわずかに変更するだけで、前記第２のフローティングゲートの前記半導体基板側に、かつ前記第１のフローティングゲートと並列に、分離用絶縁膜を介して分離用ゲートを形成した半導体装置を容易に作製することができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態のＥＥＰＲＯＭのメモリアレイの要部を示す平面図である。
【図２】 本発明の一実施形態のＥＥＰＲＯＭのメモリアレイの等価回路図である。
【図３】 図１のＢ−Ｂ線に沿う断面図である。
【図４】 本発明のメモリセルの最小設計面積を示す説明図である。
【図５】 従来のメモリセルの最小設計面積を示す説明図である。
【図６】 本発明のメモリセルの製造方法を示す過程図である。
【図７】 本発明のメモリセルの製造方法を示す過程図である。
【図８】 本発明のメモリセルの製造方法を示す過程図である。
【図９】 本発明の一実施形態の半導体メモリを示すブロック図である。
【図１０】 従来のＥＥＰＲＯＭのメモリアレイの一例を示す平面図である。
【図１１】 図１０のＡ−Ａ線に沿う断面図である。
【図１２】 従来のＥＥＰＲＯＭのメモリアレイの等価回路図である。
【符号の説明】
１ ｐ型シリコン基板（半導体基板）
４ 第２ゲート絶縁膜
５ コントロールゲート
６ ソース領域
７ ドレイン領域
２１ メモリセル
２２ トンネル酸化膜
２３ 第１のフローティングゲート
２４ 分離ゲート酸化膜
２５ 分離ゲート
２６ 分離用絶縁膜
２７ 層間酸化膜
２８ 第２のフローティングゲート
３０ 分離帯
３１ シリコン酸化膜
３２ ポリシリコン膜
３３ シリコン窒化膜
３４ シリコン酸化膜
３５ サイドウォール
３６ ポリシリコン膜
３７ ポリシリコンサイドウォール
３８ シリコン酸化膜
４１ ポリシリコン膜
４２ インターポリ膜
４３ ポリサイド膜
５１ メモリアレイ
５２ Ｘデコーダ
５３ Ｙデコーダ
５４ サブＹデコーダ
５５ センスアンプ
Ｂ 埋込みビット線
ＩＧ 分離ゲート線
Ｗ ワード線
Claims (7)
- 半導体基板内に形成された第１及び第２のソース・ドレイン領域と、
前記第２のソース・ドレイン領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜の一端に沿って前記第１のゲート絶縁膜上に形成された第１のフローティングゲートと、
前記第１のソース・ドレイン領域上に前記第１のゲート絶縁膜よりも厚く形成された分離ゲート酸化膜と、
前記分離ゲート酸化膜上に形成された分離ゲートと、
前記分離ゲート上に形成された分離用絶縁膜と、
前記分離ゲート及び前記分離用絶縁膜の側面と前記第１のフローティングゲートとの間の前記分離ゲート酸化膜上に形成されると共に前記第１のゲート絶縁膜よりも厚く形成されたサイドウォールと、
前記第１のフローティングゲート、前記サイドウォール及び前記分離用絶縁膜を覆うように形成された第２のフローティングゲートと、
前記第２のフローティングゲート上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成されたコントロールゲートと、を備えてなることを特徴とする半導体装置。 - 前記第１ゲート絶縁膜の少なくとも前記第１のフローティングゲートに対応する部分は、その絶縁層の厚みが電子がトンネル効果で通り抜ける程度に薄いトンネル膜であることを特徴とする請求項１記載の半導体装置。
- 前記第１のフローティングゲートと前記分離ゲートとの間の絶縁層の厚みは、前記トンネル膜の厚みより厚いことを特徴とする請求項２記載の半導体装置。
- 半導体基板に、複数の埋め込みビット線を配列し、これら埋め込みビット線と交差するように複数のワード線を配列し、これら埋め込みビット線とワード線との交点それぞれに、請求項１、２または３記載の半導体装置を配置したことを特徴とする不揮発性半導体記憶装置。
- 前記埋め込みビット線を隣接する半導体装置の埋め込みビット線と共用し、前記分離用ゲートを制御する制御手段を備えたことを特徴とする請求項４記載の不揮発性半導体記憶装置。
- 前記埋め込みビット線を奇数番目の埋め込みビット線と偶数番目の埋め込みビット線とに分離し、該奇数番目の埋め込みビット線または偶数番目の埋め込みビット線により所望の分離用ゲートを選択することを特徴とする請求項４または５記載の不揮発性半導体記憶装置。
- 前記複数の埋め込みビット線を複数のサブビット線に分割し、これらのサブビット線を選択する選択手段を備えたことを特徴とする請求項４、５または６記載の不揮発性半導体記憶装置。
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