JPH0640586B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH0640586B2 JPH0640586B2 JP61290860A JP29086086A JPH0640586B2 JP H0640586 B2 JPH0640586 B2 JP H0640586B2 JP 61290860 A JP61290860 A JP 61290860A JP 29086086 A JP29086086 A JP 29086086A JP H0640586 B2 JPH0640586 B2 JP H0640586B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性半導体記憶装置及びその製造方法に関
し、特に浮遊ゲートを有するＭＩＳ電界効果トランジス
タからなり浮遊ゲートにファウラー・ノルドハイム・ト
ンネリング（Fowler Nordheim Tunneling）による電子
注入電子注出をすることで電気的書き込み消去を行なう
ＥＥＰＲＯＭ（Electrical Erasable Programable Ｒ
ＯＭ）に関する。
し、特に浮遊ゲートを有するＭＩＳ電界効果トランジス
タからなり浮遊ゲートにファウラー・ノルドハイム・ト
ンネリング（Fowler Nordheim Tunneling）による電子
注入電子注出をすることで電気的書き込み消去を行なう
ＥＥＰＲＯＭ（Electrical Erasable Programable Ｒ
ＯＭ）に関する。
第５図（ａ），（ｂ）に従来のファウラー・ノルドハイ
ム・トンネリングによる電子注入注出法を用いるｎ−ｃ
ｈ・ＥＥＰＲＯＭメモリトランジスタの平面図とＤ−
Ｄ′線断面図を示す。
ム・トンネリングによる電子注入注出法を用いるｎ−ｃ
ｈ・ＥＥＰＲＯＭメモリトランジスタの平面図とＤ−
Ｄ′線断面図を示す。
第５図（ａ），（ｂ）において、１はＰ型半導体基板、
４は選択用トランジスタのドレイン領域、３は選択用ト
ランジスタのソース領域並びにメモリトランジスタのド
レイン領域、２はメモリトランジスタのソース領域、８
は選択ゲート、５は第１のゲート酸化膜、１０はトンネ
ル用の薄い第２のゲート酸化膜、１８は浮遊ゲート、１
４は第３のゲート酸化膜、１５は制御ゲートである。
４は選択用トランジスタのドレイン領域、３は選択用ト
ランジスタのソース領域並びにメモリトランジスタのド
レイン領域、２はメモリトランジスタのソース領域、８
は選択ゲート、５は第１のゲート酸化膜、１０はトンネ
ル用の薄い第２のゲート酸化膜、１８は浮遊ゲート、１
４は第３のゲート酸化膜、１５は制御ゲートである。
メモリトランジスタの各電極は第６図に示す様に容量結
合している。第６図において、Ｃ３は浮遊ゲート１８と
制御ゲート１５間容量、Ｃ２は浮遊ゲート１８とドレイ
ン領域３間の約１００Å程度の薄い第２のゲート酸化膜
１０部の容量、ＣFDは浮遊ゲート１８とドレイン領域３
間のＣ２以外のオーバーラップ容量、Ｃ１は浮遊ゲート
１８と半導体基板１間の容量、ＣFSは浮遊ゲート１８と
ソース領域２間のオーバーラップ容量を示す。
合している。第６図において、Ｃ３は浮遊ゲート１８と
制御ゲート１５間容量、Ｃ２は浮遊ゲート１８とドレイ
ン領域３間の約１００Å程度の薄い第２のゲート酸化膜
１０部の容量、ＣFDは浮遊ゲート１８とドレイン領域３
間のＣ２以外のオーバーラップ容量、Ｃ１は浮遊ゲート
１８と半導体基板１間の容量、ＣFSは浮遊ゲート１８と
ソース領域２間のオーバーラップ容量を示す。
書き込み動作は制御ゲート１５、ソース領域２、Ｐ型半
導体基板１を接地し選択ゲート８と選択用トランジスタ
のドレイン領域４に正の高電圧（例えば約２０Ｖ）を印
加することにより前述した容量結合から薄い第２のゲー
ト酸化膜１０に電界を集中させ、ファウラー・ノルドハ
イム・トンネリングにより電子が浮遊ゲート１８からド
レイン領域３に注出されることによってなされる。電子
の注出は結果的に、浮遊ゲート１８に正の電荷を蓄積さ
せメモリトランジスタのしきい値を低下させるいわゆる
デプレッション動作を行なわせる。
導体基板１を接地し選択ゲート８と選択用トランジスタ
のドレイン領域４に正の高電圧（例えば約２０Ｖ）を印
加することにより前述した容量結合から薄い第２のゲー
ト酸化膜１０に電界を集中させ、ファウラー・ノルドハ
イム・トンネリングにより電子が浮遊ゲート１８からド
レイン領域３に注出されることによってなされる。電子
の注出は結果的に、浮遊ゲート１８に正の電荷を蓄積さ
せメモリトランジスタのしきい値を低下させるいわゆる
デプレッション動作を行なわせる。
消去動作はＰ型半導体基板１を接地し、選択ゲート８の
正に高電圧（例えば約２０Ｖ）を印加して選択用トラン
ジスタのドレイン領域４を接地するかあるいは、ソース
領域２を接地して制御ゲート１５に正の高電圧（例えば
約２０Ｖ）を印加することにより容量結合から薄い第２
ゲート酸化膜１０に電界を集中させる。この場合電界の
向きは書き込み動作と逆方向で、電子はドレイン領域３
から浮遊ゲート１８に注入される。その結果、浮遊ゲー
ト１８は負の電荷が蓄積されメモリトランジスタのしき
い値は高くなる。書き込み情報の読み出しは選択用トラ
ンジスタを選択し制御ゲートの電圧を適当に設定し、メ
モリトランジスタのオン，オフを判断することでなされ
る。
正に高電圧（例えば約２０Ｖ）を印加して選択用トラン
ジスタのドレイン領域４を接地するかあるいは、ソース
領域２を接地して制御ゲート１５に正の高電圧（例えば
約２０Ｖ）を印加することにより容量結合から薄い第２
ゲート酸化膜１０に電界を集中させる。この場合電界の
向きは書き込み動作と逆方向で、電子はドレイン領域３
から浮遊ゲート１８に注入される。その結果、浮遊ゲー
ト１８は負の電荷が蓄積されメモリトランジスタのしき
い値は高くなる。書き込み情報の読み出しは選択用トラ
ンジスタを選択し制御ゲートの電圧を適当に設定し、メ
モリトランジスタのオン，オフを判断することでなされ
る。
メモリトランジスタの書き込み消去は前述した様に、薄
い第２ゲート酸化膜１０に効率よく安定に電界を集中す
ることによりなされ、電荷移動が速く安定した特性が得
られる。書き込み動作は浮遊ゲート１８中の電荷ＱＦが
負の状態から電子を注出しＱＦを正の状態にし、消去動
作は逆に正の状態から浮遊ゲート１８に電子を注入して
ＱＦを負の状態にする。書き込んだ状態と消去した状態
との遷移状態であるＱＦが零近傍で薄い第２ゲート酸化
膜１０にかかる電界ＥＷは書き込み時には で表わされる。ここでｔ２は薄い第２ゲート酸化膜１０
の膜厚、ＶＤはドレインに印加される高電圧である。消
去時に薄い第２ゲート酸化膜にかかる電界ＥＥは で表わされる。ここでＶCGは制御ゲート１５に印加する
正の高電圧である。
い第２ゲート酸化膜１０に効率よく安定に電界を集中す
ることによりなされ、電荷移動が速く安定した特性が得
られる。書き込み動作は浮遊ゲート１８中の電荷ＱＦが
負の状態から電子を注出しＱＦを正の状態にし、消去動
作は逆に正の状態から浮遊ゲート１８に電子を注入して
ＱＦを負の状態にする。書き込んだ状態と消去した状態
との遷移状態であるＱＦが零近傍で薄い第２ゲート酸化
膜１０にかかる電界ＥＷは書き込み時には で表わされる。ここでｔ２は薄い第２ゲート酸化膜１０
の膜厚、ＶＤはドレインに印加される高電圧である。消
去時に薄い第２ゲート酸化膜にかかる電界ＥＥは で表わされる。ここでＶCGは制御ゲート１５に印加する
正の高電圧である。
書き込み、消去速度を速めるにはＥＷ，ＥＥを大きくす
ることにより実現でき、書き込み消去特性の安定性はＥ
Ｗ，ＥＥのばらつきをおさえることで実現できる。
ることにより実現でき、書き込み消去特性の安定性はＥ
Ｗ，ＥＥのばらつきをおさえることで実現できる。
(1) ，(2) 式からわかる様にＣFDはＥＷ，ＥＥを悪く
（小さく）する要素として寄与するが従来の不揮発性半
導体記憶装置によれば以下に示す様な目ずれマージンの
ため大きくならざるを得ない。
（小さく）する要素として寄与するが従来の不揮発性半
導体記憶装置によれば以下に示す様な目ずれマージンの
ため大きくならざるを得ない。
まず、薄い第２のゲート酸化膜１０部面積が変動しない
様薄い第２ゲート酸化膜１０部と、ドレイン領域３とチ
ャネル部境界及び浮遊ゲート端とには各々第５図（ａ）
に示すｌ１，ｌ２の目ずれマージンが必要である。ま
た、絶縁分離用フィールド酸化膜と活性領域の境界はホ
ワイトリボン（ナイトライドリボン）やシリコン面の突
形状（ノッチ）等その部位に形成した薄い酸化膜の特性
を悪くする要素が多く、したがって薄い第２のゲート酸
化膜１０がフィールド酸化膜と活性領域との境界にかか
らない様に目ずれマージンｌ３をとる必要がある。この
様に従来技術によれば浮遊ゲート・ソース領域間容量Ｃ
FDは大きくならざるを得ない。さらにメモリトランジス
タのドレイン領域３は浮遊ゲート１８に対して自己整合
的に形成されていないため、そのオーバラップ面積は目
ずれによる製造ばらつきを有する。
様薄い第２ゲート酸化膜１０部と、ドレイン領域３とチ
ャネル部境界及び浮遊ゲート端とには各々第５図（ａ）
に示すｌ１，ｌ２の目ずれマージンが必要である。ま
た、絶縁分離用フィールド酸化膜と活性領域の境界はホ
ワイトリボン（ナイトライドリボン）やシリコン面の突
形状（ノッチ）等その部位に形成した薄い酸化膜の特性
を悪くする要素が多く、したがって薄い第２のゲート酸
化膜１０がフィールド酸化膜と活性領域との境界にかか
らない様に目ずれマージンｌ３をとる必要がある。この
様に従来技術によれば浮遊ゲート・ソース領域間容量Ｃ
FDは大きくならざるを得ない。さらにメモリトランジス
タのドレイン領域３は浮遊ゲート１８に対して自己整合
的に形成されていないため、そのオーバラップ面積は目
ずれによる製造ばらつきを有する。
これらの特性の不利，不安定性を解消する手法としては
浮遊ゲート・制御ゲート間容量Ｃ３を十分に大きくする
しかなく、このためには浮遊ゲート１８と制御ゲート１
５間面積が大きくなりセル面積が大きくならざるを得な
い。
浮遊ゲート・制御ゲート間容量Ｃ３を十分に大きくする
しかなく、このためには浮遊ゲート１８と制御ゲート１
５間面積が大きくなりセル面積が大きくならざるを得な
い。
以上述べた様に従来の不揮発性半導体記憶装置において
は、ＣFDが大きいために特性の不利・不安定性が大き
く、さらにセル面積の縮小が困難であり、メモリ容量の
大容量化，チップサイズ縮小によるコストダウン等がむ
ずかしいという大きな欠点があった。
は、ＣFDが大きいために特性の不利・不安定性が大き
く、さらにセル面積の縮小が困難であり、メモリ容量の
大容量化，チップサイズ縮小によるコストダウン等がむ
ずかしいという大きな欠点があった。
本発明の目的は、上記欠点を除去し、浮遊ゲート・ドレ
イン領域間容量を小さくし、セル面積が小さくかつメモ
リ容量の大きな不揮発性半導体記憶装置及びその製造方
法を提供することにある。
イン領域間容量を小さくし、セル面積が小さくかつメモ
リ容量の大きな不揮発性半導体記憶装置及びその製造方
法を提供することにある。
本発明の半導体記憶装置の製造方法は、一導電型半導体
基板上に絶縁分離用フィールド絶縁膜を形成する工程
と、前記半導体基板上の活性領域に第１のゲート絶縁膜
を形成した後この第１のゲート絶縁膜及び前記フィール
ド絶縁膜上に第１の多結晶シリコン層及び第１の絶縁膜
層を逐次成長させパターニングして浮遊ゲート用の第１
の多結晶シリコン層及び選択ゲートを形成する工程と、
前記第１の多結晶シリコン層及び選択ゲートに自己整合
的にメモリ用トランジスタのドレイン・ソース領域及び
選択用トランジスタのドレイン領域を形成する工程と、
全面に第２の絶縁層を成長させた後異方性エッチング法
でエッチングすることにより前記第１の多結晶シリコン
層側壁及び前記選択ゲート側壁に第２の絶縁膜を残す工
程と、側壁に第２の絶縁膜が形成された前記第１の多結
晶シリコン層と選択ゲート間の前記メモリ用トランジス
タのドレイン領域上に自己整合的に第２のゲート絶縁膜
を形成する工程と、前記第１の多結晶シリコン層上の前
記第１の絶縁膜に接続孔を開孔する工程と、全面に多結
晶シリコン層を成長させてパターニングし、前記接続孔
で前記第１の多結晶シリコン層と接続し、前記第２のゲ
ート絶縁膜をおおいかつ前記第１の絶縁膜を介して前記
選択ゲートの少なくとも一部の領域上に延在する浮遊ゲ
ート用の第２の多結晶シリコン層を形成する工程と、こ
の第２の多結晶シリコン層上に第３のゲート絶縁膜を介
して制御ゲートを形成する工程とを含んで構成されるこ
とを特徴とする。
基板上に絶縁分離用フィールド絶縁膜を形成する工程
と、前記半導体基板上の活性領域に第１のゲート絶縁膜
を形成した後この第１のゲート絶縁膜及び前記フィール
ド絶縁膜上に第１の多結晶シリコン層及び第１の絶縁膜
層を逐次成長させパターニングして浮遊ゲート用の第１
の多結晶シリコン層及び選択ゲートを形成する工程と、
前記第１の多結晶シリコン層及び選択ゲートに自己整合
的にメモリ用トランジスタのドレイン・ソース領域及び
選択用トランジスタのドレイン領域を形成する工程と、
全面に第２の絶縁層を成長させた後異方性エッチング法
でエッチングすることにより前記第１の多結晶シリコン
層側壁及び前記選択ゲート側壁に第２の絶縁膜を残す工
程と、側壁に第２の絶縁膜が形成された前記第１の多結
晶シリコン層と選択ゲート間の前記メモリ用トランジス
タのドレイン領域上に自己整合的に第２のゲート絶縁膜
を形成する工程と、前記第１の多結晶シリコン層上の前
記第１の絶縁膜に接続孔を開孔する工程と、全面に多結
晶シリコン層を成長させてパターニングし、前記接続孔
で前記第１の多結晶シリコン層と接続し、前記第２のゲ
ート絶縁膜をおおいかつ前記第１の絶縁膜を介して前記
選択ゲートの少なくとも一部の領域上に延在する浮遊ゲ
ート用の第２の多結晶シリコン層を形成する工程と、こ
の第２の多結晶シリコン層上に第３のゲート絶縁膜を介
して制御ゲートを形成する工程とを含んで構成されるこ
とを特徴とする。
〔実施例〕 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ），（ｂ），（ｃ）は第１の発明の不揮発性
半導体装置の第１の実施例の平面図、Ａ−Ａ′線拡大断
面図及びＢ−Ｂ′線拡大断面図である。
半導体装置の第１の実施例の平面図、Ａ−Ａ′線拡大断
面図及びＢ−Ｂ′線拡大断面図である。
第１図（ａ），（ｂ），（ｃ）においてＰ型半導体基板
１上には、メモリ用トランジスタのＮ型のソース領域２
とドレイン領域３と選択用トランジスタのドレイン領域
４が形成されており、ソース領域２とドレイン領域３間
のＰ型半導体基板１上には厚さ約５００Åの第１のゲー
ト酸化膜５を介して浮遊ゲートを構成する第１の多結晶
シリコン層６が形成され、ドレイン領域３と選択用トラ
ンジスタのドレイン領域４間のＰ型半導体基板１上には
厚さ約５００Åの選択用トランジスタのゲート酸化膜７
を介して選択ゲート８が形成されている。ドレイン領域
３は浮遊ゲートの第１の多結晶シリコン層６及び選択ゲ
ート８に自己整合的に形成されている。
１上には、メモリ用トランジスタのＮ型のソース領域２
とドレイン領域３と選択用トランジスタのドレイン領域
４が形成されており、ソース領域２とドレイン領域３間
のＰ型半導体基板１上には厚さ約５００Åの第１のゲー
ト酸化膜５を介して浮遊ゲートを構成する第１の多結晶
シリコン層６が形成され、ドレイン領域３と選択用トラ
ンジスタのドレイン領域４間のＰ型半導体基板１上には
厚さ約５００Åの選択用トランジスタのゲート酸化膜７
を介して選択ゲート８が形成されている。ドレイン領域
３は浮遊ゲートの第１の多結晶シリコン層６及び選択ゲ
ート８に自己整合的に形成されている。
ドレイン領域３上には絶縁分離用フィールド酸化膜９端
からは目ずれマージンｌ３だけはなれ、第１の多結晶シ
リコン層６の側面の窒化膜１１と選択ゲート８の側面の
窒化膜１１に自己整合的に決定される領域に厚さ約１０
０Åの第２のゲート酸化膜１０が形成されている。そし
て、第１の多結晶シリコン層６上には厚さ２０００〜６
０００Åの窒化膜１１が形成されその上に接続部１２で
第１の多結晶シリコン層６と接続された浮遊ゲートの第
２の多結晶シリコン層１３が形成されている。そしてこ
の第２の多結晶シリコン層１３は、第２のゲート酸化膜
１０をおおい、窒化膜１１を介して選択ゲート８上にま
で延在している。更に、第２の多結晶シリコン層１３上
には厚さ約５００Åの第３のゲート酸化膜１４が形成さ
れ、その上に制御ゲート１５が形成されている。
からは目ずれマージンｌ３だけはなれ、第１の多結晶シ
リコン層６の側面の窒化膜１１と選択ゲート８の側面の
窒化膜１１に自己整合的に決定される領域に厚さ約１０
０Åの第２のゲート酸化膜１０が形成されている。そし
て、第１の多結晶シリコン層６上には厚さ２０００〜６
０００Åの窒化膜１１が形成されその上に接続部１２で
第１の多結晶シリコン層６と接続された浮遊ゲートの第
２の多結晶シリコン層１３が形成されている。そしてこ
の第２の多結晶シリコン層１３は、第２のゲート酸化膜
１０をおおい、窒化膜１１を介して選択ゲート８上にま
で延在している。更に、第２の多結晶シリコン層１３上
には厚さ約５００Åの第３のゲート酸化膜１４が形成さ
れ、その上に制御ゲート１５が形成されている。
このように構成された第１の実施例においては、ドレイ
ン領域３と第２のゲート酸化膜１０がともに浮遊ゲート
の第１の多結晶シリコン層６と選択ゲート８及びそれら
側面の窒化膜１１に自己整合的に形成されているため、
第５図（ａ）に示したように、従来、必要であった目ず
れマージンｌ１，ｌ２は全く必要なくなり、浮遊ゲート
・ドレイン領域間容量ＣFDを従来の２５〜５０％にまで
小さくすることができる。また、浮遊ゲートの第２の多
結晶シリコン層１３が選択ゲート８上にまで延在してい
るため、ドレイン領域と浮遊ゲートのオーバーラップ容
量ＣFDの目ずれによる製造ばらつきは全くなくなり、さ
らに従来浮遊ゲート・制御ゲート間容量Ｃ３すなわち、
浮遊ゲート・制御ゲート間対向面積に全く寄与すること
のできなかった選択ゲート８上でも浮遊ゲートの第２の
多結晶シリコン層１３と選択ゲート８が対向できるため
Ｃ３を大きくすることが可能となり、高速かつ安定な書
込消去特性が得られる。
ン領域３と第２のゲート酸化膜１０がともに浮遊ゲート
の第１の多結晶シリコン層６と選択ゲート８及びそれら
側面の窒化膜１１に自己整合的に形成されているため、
第５図（ａ）に示したように、従来、必要であった目ず
れマージンｌ１，ｌ２は全く必要なくなり、浮遊ゲート
・ドレイン領域間容量ＣFDを従来の２５〜５０％にまで
小さくすることができる。また、浮遊ゲートの第２の多
結晶シリコン層１３が選択ゲート８上にまで延在してい
るため、ドレイン領域と浮遊ゲートのオーバーラップ容
量ＣFDの目ずれによる製造ばらつきは全くなくなり、さ
らに従来浮遊ゲート・制御ゲート間容量Ｃ３すなわち、
浮遊ゲート・制御ゲート間対向面積に全く寄与すること
のできなかった選択ゲート８上でも浮遊ゲートの第２の
多結晶シリコン層１３と選択ゲート８が対向できるため
Ｃ３を大きくすることが可能となり、高速かつ安定な書
込消去特性が得られる。
第２図（ａ），（ｂ）は第１の発明の不揮発性半導体記
憶装置の第２の実施例の平面図及びＣ−Ｃ′線拡大断面
図である。Ｂ−Ｂ′線拡大断面図は第１図（ｃ）に示し
た第１の実施例と何ら異なる所はない。
憶装置の第２の実施例の平面図及びＣ−Ｃ′線拡大断面
図である。Ｂ−Ｂ′線拡大断面図は第１図（ｃ）に示し
た第１の実施例と何ら異なる所はない。
第２図（ａ），（ｂ）において、浮遊ゲートの第２の多
結晶シリコン層１３はドレイン領域３上で絶縁分離用フ
ィールド酸化膜９端からｌ３の目ずれマージンをとって
パターニングしてある。第２のゲート酸化膜１０の領域
は第１の多結晶シリコン層６と選択ゲート８と、さらに
ドレイン領域３上の浮遊ゲートの第２の多結晶シリコン
層１３の幅とに自己整合的に決定されている。
結晶シリコン層１３はドレイン領域３上で絶縁分離用フ
ィールド酸化膜９端からｌ３の目ずれマージンをとって
パターニングしてある。第２のゲート酸化膜１０の領域
は第１の多結晶シリコン層６と選択ゲート８と、さらに
ドレイン領域３上の浮遊ゲートの第２の多結晶シリコン
層１３の幅とに自己整合的に決定されている。
この様に構成された第２の実施例においては、ドレイン
領域３と第２のゲート酸化膜１０がともに浮遊ゲートの
第１の多結晶シリコン層６と選択ゲート８に自己整合的
に形成されているため、従来必要であった目ずれマージ
ンｌ１，ｌ２は全く必要なくなり、さらに第２のゲート
酸化膜１０の領域はドレイン領域３上の第２の多結晶シ
リコン層１３の幅に自己整合されているため、浮遊ゲー
ト・ドレイン間容量はＣ２だけＣFDをなくすことができ
る。また第２の多結晶シリコン層１３が選択ゲート８上
にまで延在しているため従来Ｃ３に全く寄与することが
できなかった選択ゲート８上でも、第２の多結晶シリコ
ン層１３と選択ゲート８が対向できるため、Ｃ３を大き
くすることが可能となり高速かつ安定な書込消去特性が
得られる。
領域３と第２のゲート酸化膜１０がともに浮遊ゲートの
第１の多結晶シリコン層６と選択ゲート８に自己整合的
に形成されているため、従来必要であった目ずれマージ
ンｌ１，ｌ２は全く必要なくなり、さらに第２のゲート
酸化膜１０の領域はドレイン領域３上の第２の多結晶シ
リコン層１３の幅に自己整合されているため、浮遊ゲー
ト・ドレイン間容量はＣ２だけＣFDをなくすことができ
る。また第２の多結晶シリコン層１３が選択ゲート８上
にまで延在しているため従来Ｃ３に全く寄与することが
できなかった選択ゲート８上でも、第２の多結晶シリコ
ン層１３と選択ゲート８が対向できるため、Ｃ３を大き
くすることが可能となり高速かつ安定な書込消去特性が
得られる。
第３図（ａ）〜（ｄ）及び第４図は第２の発明の不揮発
性半導体記憶装置の製造方法の一実施例を説明するため
の工程順に示した半導体チップの断面図であり、第３図
（ａ）〜（ｄ）は第１図（ａ）のＢ−Ｂ′線方向の断面
をまた第４図は第１図（ａ）のＡ−Ａ′線方向の断面を
示す。
性半導体記憶装置の製造方法の一実施例を説明するため
の工程順に示した半導体チップの断面図であり、第３図
（ａ）〜（ｄ）は第１図（ａ）のＢ−Ｂ′線方向の断面
をまた第４図は第１図（ａ）のＡ−Ａ′線方向の断面を
示す。
まず、第３図（ａ）及び第４図に示す様にＰ型半導体基
板１上に絶縁分離用のフィールド絶縁膜９を形成した
後、活性領域上に熱酸化法により厚さ約５００Åの第１
のゲート酸化膜５及び選択用トランジスタのゲート酸化
膜７を形成し、次に厚さ約４０００Åのｎ型不純物を導
入した多結晶シリコン層を成長させ続いて厚さ約５００
０Åの第１の窒化膜１１を成長させたのち、ホトリソグ
ラフィ工程により窒化膜，多結晶シリコン層をエッチン
グして浮遊ゲートの第１の多結晶シリコン層６と選択ゲ
ート８を形成する。続いてAsをイオン注入してソース領
域２，ドレイン領域３及び選択用トランジスタのドレイ
ン領域４を第１の多結晶シリコン層６及び選択ゲート８
に自己整合的に形成する。
板１上に絶縁分離用のフィールド絶縁膜９を形成した
後、活性領域上に熱酸化法により厚さ約５００Åの第１
のゲート酸化膜５及び選択用トランジスタのゲート酸化
膜７を形成し、次に厚さ約４０００Åのｎ型不純物を導
入した多結晶シリコン層を成長させ続いて厚さ約５００
０Åの第１の窒化膜１１を成長させたのち、ホトリソグ
ラフィ工程により窒化膜，多結晶シリコン層をエッチン
グして浮遊ゲートの第１の多結晶シリコン層６と選択ゲ
ート８を形成する。続いてAsをイオン注入してソース領
域２，ドレイン領域３及び選択用トランジスタのドレイ
ン領域４を第１の多結晶シリコン層６及び選択ゲート８
に自己整合的に形成する。
次に、第３図（ｂ）に示す様に、全面に厚さ約５０００
Åの第２の窒化膜１６を成長させる。
Åの第２の窒化膜１６を成長させる。
次に、第３図（ｃ）に示す様に窒化膜を異方性エッチン
グ法でエッチングすることにより第１の多結晶シリコン
層６の側壁と選択ゲート８の側壁に厚さ約５０００Åの
第２の窒化膜１６を残し上面に第１の窒化膜１１を厚さ
約４０００Å程度残す。
グ法でエッチングすることにより第１の多結晶シリコン
層６の側壁と選択ゲート８の側壁に厚さ約５０００Åの
第２の窒化膜１６を残し上面に第１の窒化膜１１を厚さ
約４０００Å程度残す。
次に、第３図（ｄ）及び第４図に示す様に、ドレイン領
域３上に熱酸化法により厚さ約５００〜１０００Åの酸
化膜１７を形成したのち、ホトリソグラフィ工程により
酸化膜１７をバッファード沸酸で絶縁分離用フィールド
酸化膜９端からｌ３のマージンをとって、また第１の多
結晶シリコン層６と選択ゲート８間では自己整合的にエ
ッチング除去する、次で、この酸化膜１７を除去した部
分に熱酸化法により厚さ約１００Åの第２のゲート酸化
膜１０を形成する。続いて、ホトリソグラフィ工程によ
り窒化膜１１に浮遊ゲートの第１の多結晶シリコン層６
への接続孔１２を開孔したのち、厚さ約２０００Åのｎ
型の多結晶シリコン層を成長させ、パターニングして浮
遊ゲートの第２の多結晶シリコン層１３を形成する。こ
の時、この第２の多結晶シリコン層１３が接続孔１２で
浮遊ゲートの第１の多結晶シリコン層６と電気的に接続
し、ドレイン領域３と第２のゲート酸化膜１０を介して
対向し、選択ゲート８上にまで延在するように形成す
る。選択ゲート８とは厚い窒化膜１１及び１６を介して
対向しているためこの間の容量は無視できる。
域３上に熱酸化法により厚さ約５００〜１０００Åの酸
化膜１７を形成したのち、ホトリソグラフィ工程により
酸化膜１７をバッファード沸酸で絶縁分離用フィールド
酸化膜９端からｌ３のマージンをとって、また第１の多
結晶シリコン層６と選択ゲート８間では自己整合的にエ
ッチング除去する、次で、この酸化膜１７を除去した部
分に熱酸化法により厚さ約１００Åの第２のゲート酸化
膜１０を形成する。続いて、ホトリソグラフィ工程によ
り窒化膜１１に浮遊ゲートの第１の多結晶シリコン層６
への接続孔１２を開孔したのち、厚さ約２０００Åのｎ
型の多結晶シリコン層を成長させ、パターニングして浮
遊ゲートの第２の多結晶シリコン層１３を形成する。こ
の時、この第２の多結晶シリコン層１３が接続孔１２で
浮遊ゲートの第１の多結晶シリコン層６と電気的に接続
し、ドレイン領域３と第２のゲート酸化膜１０を介して
対向し、選択ゲート８上にまで延在するように形成す
る。選択ゲート８とは厚い窒化膜１１及び１６を介して
対向しているためこの間の容量は無視できる。
以下、第１図（ａ）〜（ｃ）に示す様に、浮遊ゲートの
第２の多結晶シリコン層１３を熱酸化することにより第
３のゲート酸化膜１４を形成し、この上に厚さ約２００
０Åのｎ型の多結晶シリコンを成長させパターニングし
て制御ゲート１５を形成する。
第２の多結晶シリコン層１３を熱酸化することにより第
３のゲート酸化膜１４を形成し、この上に厚さ約２００
０Åのｎ型の多結晶シリコンを成長させパターニングし
て制御ゲート１５を形成する。
以上説明した様な第２の発明の一実施例においては、ド
レイン領域３が浮遊ゲートの第１の多結晶シリコン層６
と選択ゲート８に自己整合的に形成でき、第１の多結晶
シリコン層６及び選択ゲート８の上面を窒化膜１１、側
壁を窒化膜１６でおおうことにより、第２のゲート酸化
膜１０領域を第１の多結晶シリコン層６及び選択ゲート
８に自己整合的に形成できるため、従来必要であった目
ずれマージンｌ１，ｌ２が不要となる。また、選択ゲー
ト８の上面及び壁を厚い窒化膜１１及び１６でおおうこ
とにより、第１の多結晶シリコン層と電気的に接続され
た浮遊ゲートの第２の多結晶シリコン層１３が選択ゲー
ト８上に延在することが可能となり、従来Ｃ３に寄与す
ることのできなかった選択ゲート上の領域で制御ゲート
１５と対向してＣ３に寄与することができる。
レイン領域３が浮遊ゲートの第１の多結晶シリコン層６
と選択ゲート８に自己整合的に形成でき、第１の多結晶
シリコン層６及び選択ゲート８の上面を窒化膜１１、側
壁を窒化膜１６でおおうことにより、第２のゲート酸化
膜１０領域を第１の多結晶シリコン層６及び選択ゲート
８に自己整合的に形成できるため、従来必要であった目
ずれマージンｌ１，ｌ２が不要となる。また、選択ゲー
ト８の上面及び壁を厚い窒化膜１１及び１６でおおうこ
とにより、第１の多結晶シリコン層と電気的に接続され
た浮遊ゲートの第２の多結晶シリコン層１３が選択ゲー
ト８上に延在することが可能となり、従来Ｃ３に寄与す
ることのできなかった選択ゲート上の領域で制御ゲート
１５と対向してＣ３に寄与することができる。
以上説明した様に本発明は、不揮発性半導体記憶装置の
浮遊ゲートを互いに接続された２層の多結晶シリコン層
で構成し、ドレイン領域を浮遊ゲートの第１の多結晶シ
リコン層と選択ゲートに自己整合的に形成し、かつ第２
のゲート酸化膜領域も浮遊ゲートの第１の多結晶シリコ
ン層と選択ゲートに自己整合的に形成し、浮遊ゲートの
第２の多結晶シリコン層が第２のゲート酸化膜領域をお
おいかつ絶縁膜を介して選択ゲート上にまで延在する構
造とすることにより従来必要であった目ずれマージンを
不要とし、浮遊ゲート・ドレイン領域間容量ＣFDを製造
ばらつきのない安定した小さい値におさえる効果が得ら
れる。
浮遊ゲートを互いに接続された２層の多結晶シリコン層
で構成し、ドレイン領域を浮遊ゲートの第１の多結晶シ
リコン層と選択ゲートに自己整合的に形成し、かつ第２
のゲート酸化膜領域も浮遊ゲートの第１の多結晶シリコ
ン層と選択ゲートに自己整合的に形成し、浮遊ゲートの
第２の多結晶シリコン層が第２のゲート酸化膜領域をお
おいかつ絶縁膜を介して選択ゲート上にまで延在する構
造とすることにより従来必要であった目ずれマージンを
不要とし、浮遊ゲート・ドレイン領域間容量ＣFDを製造
ばらつきのない安定した小さい値におさえる効果が得ら
れる。
さらに、従来セル面積中で浮遊ゲート・制御ゲート間容
量Ｃ３に寄与できなかった選択ゲート上の領域を寄与さ
せることが可能となり、Ｃ３を飛躍的に大きくすること
ができ、安定な高速書込・消去が得られさらにセル面積
の縮小，メモリ容量の大容量化，チップサイズの縮小に
よるコストダウン等に効果がある。
量Ｃ３に寄与できなかった選択ゲート上の領域を寄与さ
せることが可能となり、Ｃ３を飛躍的に大きくすること
ができ、安定な高速書込・消去が得られさらにセル面積
の縮小，メモリ容量の大容量化，チップサイズの縮小に
よるコストダウン等に効果がある。
第１図（ａ）〜（ｃ）は第１の発明の不揮発性半導体記
憶装置の第１の実施例の平面図，Ａ−Ａ′線断面図，Ｂ
−Ｂ′線断面図，第２図（ａ），（ｂ）は第２の実施例
の平面図，Ｃ−Ｃ′線断面図，第３図（ａ）〜（ｄ）及
び第４図は第２の発明の不揮発性半導体記憶装置の製造
方法の一実施例を説明するための製造工程順に示した半
導体チップの断面図，第５図（ａ），（ｂ）は従来の不
揮発性半導体記憶装置の一例の平面図及びＤ−Ｄ′線断
面図，第６図は第５図（ａ），（ｂ）に示した各部門の
容量結合を示す等価回路図である。 １……Ｐ型半導体基板、２……ソース領域、３……ドレ
イン領域、４……選択用トランジスタのドレイン領域、
５……第１のゲート酸化膜、６……第１の多結晶シリコ
ン層、７……選択用トランジスタのゲート酸化膜、８…
…選択ゲート、９……フィールド酸化膜、１０……第２
のゲート酸化膜、１１……窒化膜、１２……接続孔、１
３……第２の多結晶シリコン層、１４……第３のゲート
酸化膜、１５……制御ゲート、１６……窒化膜、１７…
…酸化膜、１８……浮遊ゲート。
憶装置の第１の実施例の平面図，Ａ−Ａ′線断面図，Ｂ
−Ｂ′線断面図，第２図（ａ），（ｂ）は第２の実施例
の平面図，Ｃ−Ｃ′線断面図，第３図（ａ）〜（ｄ）及
び第４図は第２の発明の不揮発性半導体記憶装置の製造
方法の一実施例を説明するための製造工程順に示した半
導体チップの断面図，第５図（ａ），（ｂ）は従来の不
揮発性半導体記憶装置の一例の平面図及びＤ−Ｄ′線断
面図，第６図は第５図（ａ），（ｂ）に示した各部門の
容量結合を示す等価回路図である。 １……Ｐ型半導体基板、２……ソース領域、３……ドレ
イン領域、４……選択用トランジスタのドレイン領域、
５……第１のゲート酸化膜、６……第１の多結晶シリコ
ン層、７……選択用トランジスタのゲート酸化膜、８…
…選択ゲート、９……フィールド酸化膜、１０……第２
のゲート酸化膜、１１……窒化膜、１２……接続孔、１
３……第２の多結晶シリコン層、１４……第３のゲート
酸化膜、１５……制御ゲート、１６……窒化膜、１７…
…酸化膜、１８……浮遊ゲート。
Claims (1)
- 【請求項１】一導電型半導体基板上に絶縁分離用フィー
ルド絶縁膜を形成する工程と、前記半導体基板上の活性
領域に第１のゲート絶縁膜を形成した後この第１のゲー
ト絶縁膜及び前記フィールド絶縁膜上に第１の多結晶シ
リコン層及び第１の絶縁膜層を逐次成長させパターニン
グして浮遊ゲート用の第１の多結晶シリコン層及び選択
ゲートを形成する工程と、前記第１の多結晶シリコン層
及び選択ゲートに自己整合的にメモリ用トランジスタの
ドレイン・ソース領域及び選択用トランジスタのドレイ
ン領域を形成する工程と、全面に第２の絶縁層を成長さ
せた後異方性エッチング法でエッチングすることにより
前記第１の多結晶シリコン層側壁及び前記選択ゲート側
壁に第２の絶縁膜を残す工程と、側壁に第２の絶縁膜が
形成された前記第１の多結晶シリコン層と選択ゲート間
の前記メモリ用トランジスタのドレイン領域上に自己整
合的に第２のゲート絶縁膜を形成する工程と、前記第１
の多結晶シリコン層上の前記第１の絶縁膜に接続孔を開
孔する工程と、全面に多結晶シリコン層を成長させてパ
ターニングし、前記接続孔で前記第１の多結晶シリコン
層と接続し、前記第２のゲート絶縁膜をおおいかつ前記
第１の絶縁膜を介して前記選択ゲートの少なくとも一部
の領域上に延在する浮遊ゲート用の第２の多結晶シリコ
ン層を形成する工程と、この第２の多結晶シリコン層上
に第３のゲート絶縁膜を介して制御ゲートを形成する工
程とを含んで構成されることを特徴とする不揮発性半導
体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290860A JPH0640586B2 (ja) | 1986-12-05 | 1986-12-05 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290860A JPH0640586B2 (ja) | 1986-12-05 | 1986-12-05 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63142869A JPS63142869A (ja) | 1988-06-15 |
| JPH0640586B2 true JPH0640586B2 (ja) | 1994-05-25 |
Family
ID=17761429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61290860A Expired - Lifetime JPH0640586B2 (ja) | 1986-12-05 | 1986-12-05 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640586B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07120719B2 (ja) * | 1987-12-02 | 1995-12-20 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2547622B2 (ja) * | 1988-08-26 | 1996-10-23 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| JP2663887B2 (ja) * | 1994-11-29 | 1997-10-15 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JP3830704B2 (ja) | 1999-12-10 | 2006-10-11 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法 |
| JP6507056B2 (ja) | 2015-07-24 | 2019-04-24 | 株式会社オートネットワーク技術研究所 | 電池配線モジュール |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61228672A (ja) * | 1985-04-02 | 1986-10-11 | Nec Corp | 絶縁ゲ−ト型不揮発性半導体メモリ及びその製造方法 |
-
1986
- 1986-12-05 JP JP61290860A patent/JPH0640586B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63142869A (ja) | 1988-06-15 |
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