JP2663887B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 36
- 230000015654 memory Effects 0.000 claims description 52
- 239000011229 interlayer Substances 0.000 claims description 47
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 10
- 229910044991 metal oxide Inorganic materials 0.000 claims description 4
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 4
- 229910052451 lead zirconate titanate Inorganic materials 0.000 claims description 3
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 claims description 3
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 2
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 claims 1
- 229910002113 barium titanate Inorganic materials 0.000 claims 1
- -1 lead zirconate titanate metal oxide Chemical class 0.000 claims 1
- 239000010410 layer Substances 0.000 description 27
- 229920005591 polysilicon Polymers 0.000 description 18
- 239000003990 capacitor Substances 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 10
- 238000005530 etching Methods 0.000 description 10
- 229910052698 phosphorus Inorganic materials 0.000 description 10
- 239000011574 phosphorus Substances 0.000 description 10
- 238000003860 storage Methods 0.000 description 9
- 238000002955 isolation Methods 0.000 description 8
- 230000003014 reinforcing effect Effects 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000002131 composite material Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910000457 iridium oxide Inorganic materials 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 1
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42312—Gate electrodes for field effect devices
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
不揮発性半導体記憶装置のメモリセル・アレイ部の構造
に関する。
不揮発性半導体記憶装置のメモリセル・アレイ部の構造
に関する。
【０００２】
【従来の技術】半導体記憶装置として種々のタイプのも
のが開発され製造されているが、その中で現在フラッシ
ュＥＥＰＲＯＭすなわちフラッシュメモリが注目されて
いる。これは、この不揮発性記憶装置のメモリセルが１
個の浮遊ゲート型トランジスタで構成できるため、半導
体素子の高密度化が容易になり記憶装置の高集積化が行
われ易いためである。しかし、この不揮発性記憶装置は
その他の記憶装置たとえばＤＲＡＭあるいはＳＲＡＭ等
の揮発性記憶装置に比し、動作電圧が高くなる。これは
浮遊ゲート型トランジスタの特性から避けられないこと
となっている。
のが開発され製造されているが、その中で現在フラッシ
ュＥＥＰＲＯＭすなわちフラッシュメモリが注目されて
いる。これは、この不揮発性記憶装置のメモリセルが１
個の浮遊ゲート型トランジスタで構成できるため、半導
体素子の高密度化が容易になり記憶装置の高集積化が行
われ易いためである。しかし、この不揮発性記憶装置は
その他の記憶装置たとえばＤＲＡＭあるいはＳＲＡＭ等
の揮発性記憶装置に比し、動作電圧が高くなる。これは
浮遊ゲート型トランジスタの特性から避けられないこと
となっている。
【０００３】この浮遊ゲート型トランジスタは２層のゲ
ート電極の構造をしており、第１層ゲート電極すなわち
浮遊ゲート電極が半導体基板主面の第１のゲート絶縁膜
であるシリコン酸化膜上に形成され、この浮遊ゲート電
極の上部にシリコン酸化膜とシリコン窒化膜等の複合し
た第２のゲート絶縁膜が設けられ、更にこの第２のゲー
ト絶縁膜の上部に第２層ゲート電極である制御ゲート電
極が形成される。このような構造において、不揮発性の
記憶情報電荷は第１層ゲート電極である浮遊ゲート電極
に蓄積される。そこで、この情報電荷の書込み及び消去
は、半導体基板から浮遊ゲート電極への電子の注入及び
浮遊ゲート電極から半導体基板への電子の放出でそれぞ
れ行われる。このためには前述の第１のゲート絶縁膜に
高電界を加える必要が生じる。このような理由から、先
述したように高い動作電圧が必要になってくる。
ート電極の構造をしており、第１層ゲート電極すなわち
浮遊ゲート電極が半導体基板主面の第１のゲート絶縁膜
であるシリコン酸化膜上に形成され、この浮遊ゲート電
極の上部にシリコン酸化膜とシリコン窒化膜等の複合し
た第２のゲート絶縁膜が設けられ、更にこの第２のゲー
ト絶縁膜の上部に第２層ゲート電極である制御ゲート電
極が形成される。このような構造において、不揮発性の
記憶情報電荷は第１層ゲート電極である浮遊ゲート電極
に蓄積される。そこで、この情報電荷の書込み及び消去
は、半導体基板から浮遊ゲート電極への電子の注入及び
浮遊ゲート電極から半導体基板への電子の放出でそれぞ
れ行われる。このためには前述の第１のゲート絶縁膜に
高電界を加える必要が生じる。このような理由から、先
述したように高い動作電圧が必要になってくる。
【０００４】このフラッシュメモリは現在、低消費電力
化あるいは低電圧電源化の方向にある。このために、前
述の第１のゲート絶縁膜を電子のトンネル効果で流れる
ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流で、先述
した電子の注入および放出を行う方法がとられるととも
に、内部昇圧回路で内部電圧を高くする方法がとられ
る。
化あるいは低電圧電源化の方向にある。このために、前
述の第１のゲート絶縁膜を電子のトンネル効果で流れる
ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流で、先述
した電子の注入および放出を行う方法がとられるととも
に、内部昇圧回路で内部電圧を高くする方法がとられ
る。
【０００５】上述の浮遊ゲート型トランジスタを半導体
記憶素子とするフラッシュメモリの従来のセルアレイに
ついて以下に説明する。図６は従来のフラッシュメモリ
セル・アレイの平面図である。また図７（ａ）は図６に
示すＡ−Ｂで切断した断面図であり、図７（ｂ）は図６
に示すＣ−Ｄで切断した断面図である。
記憶素子とするフラッシュメモリの従来のセルアレイに
ついて以下に説明する。図６は従来のフラッシュメモリ
セル・アレイの平面図である。また図７（ａ）は図６に
示すＡ−Ｂで切断した断面図であり、図７（ｂ）は図６
に示すＣ−Ｄで切断した断面図である。
【０００６】図６に示すように、シリコン基板の表面に
素子分離絶縁膜１０２が形成される。そして、この素子
分離絶縁膜１０２領域以外の領域は半導体素子の活性領
域として前述の浮遊ゲート型トランジスタのゲート領域
およびソース・ドレイン領域が形成される。更に、ワー
ド線１０３，１０３ａ，１０３ｂ等と書込み／読出し用
ビット線１０４，１０４ａ，１０４ｂが、メモリセルの
記憶動作に必要な信号伝達用の配線として縦横に配設さ
れる。更に共通拡散層１０５は消去用ビット線に接続さ
れる（図示せず）。ここで、ワード線１０３，１０３
ａ，１０３ｂ等は書込み／読出し用ビット線１０４，１
０４ａ，１０４ｂの下層に位置するように配設される。
素子分離絶縁膜１０２が形成される。そして、この素子
分離絶縁膜１０２領域以外の領域は半導体素子の活性領
域として前述の浮遊ゲート型トランジスタのゲート領域
およびソース・ドレイン領域が形成される。更に、ワー
ド線１０３，１０３ａ，１０３ｂ等と書込み／読出し用
ビット線１０４，１０４ａ，１０４ｂが、メモリセルの
記憶動作に必要な信号伝達用の配線として縦横に配設さ
れる。更に共通拡散層１０５は消去用ビット線に接続さ
れる（図示せず）。ここで、ワード線１０３，１０３
ａ，１０３ｂ等は書込み／読出し用ビット線１０４，１
０４ａ，１０４ｂの下層に位置するように配設される。
【０００７】次にメモリセルの構造について図７の断面
図で説明する。図７（ａ）に示すように、シリコン基板
１０１表面に選択的に素子分離絶縁膜１０２が形成され
る。そして、第１のゲート絶縁膜１０６が形成され、浮
遊ゲート電極１０７がポリシリコンで形成される。ここ
で、このポリシリコンはリン不純物を含有する。
図で説明する。図７（ａ）に示すように、シリコン基板
１０１表面に選択的に素子分離絶縁膜１０２が形成され
る。そして、第１のゲート絶縁膜１０６が形成され、浮
遊ゲート電極１０７がポリシリコンで形成される。ここ
で、このポリシリコンはリン不純物を含有する。
【０００８】次に、この浮遊ゲート電極１０７を被覆す
るようにしてシリコン酸化膜とシリコン窒化膜との複合
した絶縁膜で第２のゲート絶縁膜１０８が形成される。
そして、この第２のゲート絶縁膜１０８上に制御ゲート
電極が形成される。この制御ゲート電極が配線として配
設されて、先述したワード線１０３となる。
るようにしてシリコン酸化膜とシリコン窒化膜との複合
した絶縁膜で第２のゲート絶縁膜１０８が形成される。
そして、この第２のゲート絶縁膜１０８上に制御ゲート
電極が形成される。この制御ゲート電極が配線として配
設されて、先述したワード線１０３となる。
【０００９】次に、第１の層間絶縁膜１０９が形成され
この第１の層間絶縁膜１０９上に書込み／読出し用ビッ
ト線１０４，１０４ａ，１０４ｂが形成される。そし
て、これらの書込み／読出し用ビット線１０４，１０４
ａ，１０４ｂを被覆する第２の層間絶縁膜１１０が形成
される。
この第１の層間絶縁膜１０９上に書込み／読出し用ビッ
ト線１０４，１０４ａ，１０４ｂが形成される。そし
て、これらの書込み／読出し用ビット線１０４，１０４
ａ，１０４ｂを被覆する第２の層間絶縁膜１１０が形成
される。
【００１０】次に、上述の構造を図７（ｂ）で補足して
説明する。図７（ｂ）に示すように、シリコン基板１０
１の表面に浮遊ゲート型トランジスタのソース・ドレイ
ン領域となる図６で示した共通拡散層１０５および拡散
層１１１が形成される。そして、第１のゲート絶縁膜１
０６上に浮遊ゲート電極１０７，１０７ａ，１０７ｂが
形成される。そして、これらの浮遊ゲート電極に積層し
て第２のゲート絶縁膜１０８とワード線１０３，１０３
ａ，１０３ｂが形成される。そして、第１の層間絶縁膜
１０９を介して書込み／読出し用ビット線１０４が形成
され、先述したように第２の層間絶縁膜１１０で被覆さ
れる。
説明する。図７（ｂ）に示すように、シリコン基板１０
１の表面に浮遊ゲート型トランジスタのソース・ドレイ
ン領域となる図６で示した共通拡散層１０５および拡散
層１１１が形成される。そして、第１のゲート絶縁膜１
０６上に浮遊ゲート電極１０７，１０７ａ，１０７ｂが
形成される。そして、これらの浮遊ゲート電極に積層し
て第２のゲート絶縁膜１０８とワード線１０３，１０３
ａ，１０３ｂが形成される。そして、第１の層間絶縁膜
１０９を介して書込み／読出し用ビット線１０４が形成
され、先述したように第２の層間絶縁膜１１０で被覆さ
れる。
【００１１】
【発明が解決しようとする課題】以上に説明したよう
に、従来のフラッシュメモリセル・アレイではワード線
は書込み／読出し用ビット線の下層部に形成される。そ
して、浮遊ゲート型トランジスタを高密度に配置して高
集積化を計るために、図７（ｂ）に示されるように浮遊
ゲート電極１０７，１０７ａ，１０７ｂのチャネル方向
の長さは、ワード線１０３，１０３ａ，１０３ｂの線幅
と同一になるように形成される。すなわち、この浮遊ゲ
ート電極とワード線あるいは制御ゲート電極のパターニ
ングは、同一のエッチングマスクを用いたドライエッチ
ングで形成される。
に、従来のフラッシュメモリセル・アレイではワード線
は書込み／読出し用ビット線の下層部に形成される。そ
して、浮遊ゲート型トランジスタを高密度に配置して高
集積化を計るために、図７（ｂ）に示されるように浮遊
ゲート電極１０７，１０７ａ，１０７ｂのチャネル方向
の長さは、ワード線１０３，１０３ａ，１０３ｂの線幅
と同一になるように形成される。すなわち、この浮遊ゲ
ート電極とワード線あるいは制御ゲート電極のパターニ
ングは、同一のエッチングマスクを用いたドライエッチ
ングで形成される。
【００１２】このために、浮遊ゲート型トランジスタの
シリコン基板１０１と浮遊ゲート電極１０７の間に形成
される第１のキャパシタの面積Ｓ1 、及び制御ゲート電
極（ワード線１０３）と浮遊ゲート電極１０７の間に形
成される第２のキャパシタの面積Ｓ2 はほとんど同程度
の値になる。
シリコン基板１０１と浮遊ゲート電極１０７の間に形成
される第１のキャパシタの面積Ｓ1 、及び制御ゲート電
極（ワード線１０３）と浮遊ゲート電極１０７の間に形
成される第２のキャパシタの面積Ｓ2 はほとんど同程度
の値になる。
【００１３】現在、フラッシュメモリの動作電圧は、情
報電荷の消去電圧で１２Ｖ程度であり、情報電荷の書込
み電圧は５Ｖ程度になっている。このようにＤＲＡＭあ
るいはＳＲＡＭに比べ高い電圧が必要である。しかし、
今後このフラッシュメモリが携帯用機器に多用されてい
くためには、半導体デバイスの微細化と共に、前述の動
作電圧の低電圧化が必須になる。
報電荷の消去電圧で１２Ｖ程度であり、情報電荷の書込
み電圧は５Ｖ程度になっている。このようにＤＲＡＭあ
るいはＳＲＡＭに比べ高い電圧が必要である。しかし、
今後このフラッシュメモリが携帯用機器に多用されてい
くためには、半導体デバイスの微細化と共に、前述の動
作電圧の低電圧化が必須になる。
【００１４】この動作電圧の低電圧化に有効な方法は、
先述の第２のキャパシタの容量値と第１のキャパシタの
容量値の比を大きくして、制御ゲート電極に印加される
動作電圧が効率的に第１のキャパシタの容量絶縁膜とな
る第１のゲート絶縁膜に印加されるようにすることであ
る。このためには、前述の第２のキャパシタの面積Ｓ2
と第１のキャパシタの面積Ｓ1 の比すなわちＳ2 ／Ｓ1
を大きくすることが最も効果的である。
先述の第２のキャパシタの容量値と第１のキャパシタの
容量値の比を大きくして、制御ゲート電極に印加される
動作電圧が効率的に第１のキャパシタの容量絶縁膜とな
る第１のゲート絶縁膜に印加されるようにすることであ
る。このためには、前述の第２のキャパシタの面積Ｓ2
と第１のキャパシタの面積Ｓ1 の比すなわちＳ2 ／Ｓ1
を大きくすることが最も効果的である。
【００１５】しかし、先に説明した従来の技術のメモリ
セル・アレイは、メモリセルの微細化には適している
が、上述したＳ2 ／Ｓ1 比を大きくするのは難しい。す
なわち、動作電圧の低電圧化には不適当な構成になって
いる。
セル・アレイは、メモリセルの微細化には適している
が、上述したＳ2 ／Ｓ1 比を大きくするのは難しい。す
なわち、動作電圧の低電圧化には不適当な構成になって
いる。
【００１６】また、前述した容量値の比を大きくする方
法として、第１のゲート絶縁膜にシリコン酸化膜を使用
し第２のゲート絶縁膜に高誘電率膜あるいは強誘電体膜
を用いることも効果的である。しかし、これらの高誘電
率膜あるいは強誘電体膜は熱処理で劣化しやすく、７０
０℃程度以上の半導体デバイスの熱処理工程が使用でき
なくなる。
法として、第１のゲート絶縁膜にシリコン酸化膜を使用
し第２のゲート絶縁膜に高誘電率膜あるいは強誘電体膜
を用いることも効果的である。しかし、これらの高誘電
率膜あるいは強誘電体膜は熱処理で劣化しやすく、７０
０℃程度以上の半導体デバイスの熱処理工程が使用でき
なくなる。
【００１７】従来の構造のメモリセルの形成では、第２
のゲート絶縁膜の形成後、８００℃程度の熱処理工程が
必須となる。これは、書込み／読出し用ビット線の形成
のために、コンタクト孔の外抜き対策として拡散層１１
１にリン等の不純物の補強拡散が必要となり、８００℃
程度の熱処理が必要とされるからである。このために、
このような誘電率の高い誘電体膜の使用が難しくなる。
のゲート絶縁膜の形成後、８００℃程度の熱処理工程が
必須となる。これは、書込み／読出し用ビット線の形成
のために、コンタクト孔の外抜き対策として拡散層１１
１にリン等の不純物の補強拡散が必要となり、８００℃
程度の熱処理が必要とされるからである。このために、
このような誘電率の高い誘電体膜の使用が難しくなる。
【００１８】また、従来のメモリセルの形成において、
ワード線をドライエッチングでパターニングした後、同
一のエッチングマスクを用い連続的に第２のゲート絶縁
膜と浮遊ゲート電極をパターニングする。このような連
続する微細加工は、加工寸法の制御、浮遊ゲート電極の
エッチング残渣残りの防止あるいは第１のゲート絶縁膜
及びシリコン基板表面へのエッチング・ダメージ防止を
全て確保するには複雑すぎて半導体装置の製造方法とし
て不適当である。
ワード線をドライエッチングでパターニングした後、同
一のエッチングマスクを用い連続的に第２のゲート絶縁
膜と浮遊ゲート電極をパターニングする。このような連
続する微細加工は、加工寸法の制御、浮遊ゲート電極の
エッチング残渣残りの防止あるいは第１のゲート絶縁膜
及びシリコン基板表面へのエッチング・ダメージ防止を
全て確保するには複雑すぎて半導体装置の製造方法とし
て不適当である。
【００１９】本発明の目的は以上の課題を解決し、フラ
ッシュメモリの動作電圧の低電圧化を容易にし且つメモ
リセルの微細化あるいは不揮発性半導体記憶装置の高集
積化をより促進させることにある。
ッシュメモリの動作電圧の低電圧化を容易にし且つメモ
リセルの微細化あるいは不揮発性半導体記憶装置の高集
積化をより促進させることにある。
【００２０】
【課題を解決するための手段】このために本発明の不揮
発性半導体記憶装置では、メモリセルを構成する浮遊ゲ
ート型トランジスタにおいて、半導体基板上に第１のゲ
ート絶縁膜を介して設けられた第１の浮遊ゲート電極
と、前記第１の浮遊ゲート電極上に第１の層間絶縁膜を
介して前記第１の浮遊ゲート電極とは電気絶縁されるよ
うに設けられた第１の配線と、前記第１の配線上に第２
の層間絶縁膜を介して前記第１の配線と電気絶縁される
ように設けられた第２の浮遊ゲート電極とを有し、前記
第１の浮遊ゲート電極と前記第２の浮遊ゲート電極とは
前記第１および第２の層間絶縁膜に形成されたコンタク
ト孔を通して電気接続され、前記第２の浮遊ゲート電極
上に第２のゲート絶縁膜を介して制御ゲート電極が形成
される。
発性半導体記憶装置では、メモリセルを構成する浮遊ゲ
ート型トランジスタにおいて、半導体基板上に第１のゲ
ート絶縁膜を介して設けられた第１の浮遊ゲート電極
と、前記第１の浮遊ゲート電極上に第１の層間絶縁膜を
介して前記第１の浮遊ゲート電極とは電気絶縁されるよ
うに設けられた第１の配線と、前記第１の配線上に第２
の層間絶縁膜を介して前記第１の配線と電気絶縁される
ように設けられた第２の浮遊ゲート電極とを有し、前記
第１の浮遊ゲート電極と前記第２の浮遊ゲート電極とは
前記第１および第２の層間絶縁膜に形成されたコンタク
ト孔を通して電気接続され、前記第２の浮遊ゲート電極
上に第２のゲート絶縁膜を介して制御ゲート電極が形成
される。
【００２１】ここで、隣り合うメモリセルの前記制御ゲ
ート電極は第２の配線で接続される。そして、前記第１
の配線はビット線であり、前記第２の配線はワード線と
なるように配設される。
ート電極は第２の配線で接続される。そして、前記第１
の配線はビット線であり、前記第２の配線はワード線と
なるように配設される。
【００２２】あるいは、前記第１の浮遊ゲート電極が、
不純物を含有する多結晶シリコンと前記多結晶シリコン
上に積層し前記多結晶シリコンに電気接続して形成され
た窒化チタンとで構成される。
不純物を含有する多結晶シリコンと前記多結晶シリコン
上に積層し前記多結晶シリコンに電気接続して形成され
た窒化チタンとで構成される。
【００２３】あるいは、前記第２の浮遊ゲート電極は凹
形状に形成される。ここで、この第２の浮遊ゲート電極
は、前記隣接する第１の配線間に形成された凹部に形成
されている。
形状に形成される。ここで、この第２の浮遊ゲート電極
は、前記隣接する第１の配線間に形成された凹部に形成
されている。
【００２４】更には、前記第２のゲート絶縁膜が、五酸
化タンタル、チタン酸ストロンチウム、チタン酸バリウ
ムストロンチウムまたはチタン酸ジルコン酸鉛の金属酸
化物で形成される。
化タンタル、チタン酸ストロンチウム、チタン酸バリウ
ムストロンチウムまたはチタン酸ジルコン酸鉛の金属酸
化物で形成される。
【００２５】あるいは、前記第２の配線上に層間絶縁膜
を介して、前記第１の配線より低抵抗の第３の配線が形
成され、前記第１の配線が前記第３の配線に電気的接続
される。
を介して、前記第１の配線より低抵抗の第３の配線が形
成され、前記第１の配線が前記第３の配線に電気的接続
される。
【００２６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明のフラッシュメモリセル・アレイの平
面図である。また、図２（ａ）は図１に示すＡ−Ｂで切
断した本発明のメモリセル構造を説明するための断面図
であり、図２（ｂ）は図１に示すＣ−Ｄで切断した同様
の断面図である。
る。図１は本発明のフラッシュメモリセル・アレイの平
面図である。また、図２（ａ）は図１に示すＡ−Ｂで切
断した本発明のメモリセル構造を説明するための断面図
であり、図２（ｂ）は図１に示すＣ−Ｄで切断した同様
の断面図である。
【００２７】図１に示すように、シリコン基板の表面に
素子分離絶縁膜２が形成される。そして、この素子分離
絶縁膜２の形成された領域以外の領域は半導体素子の活
性領域として前述の浮遊ゲート型トランジスタのゲート
電極およびソース・ドレイン領域が形成される。更に、
書込み／読出し用ビット線３，３ａ，３ｂとワード線
４，４ａ，４ｂとが、メモリセルの記憶動作に必要な信
号伝達用の配線として縦横に配設される。更に共通拡散
層５は消去用ビット線に接続される（図示せず）。ここ
で、ワード線４，４ａ，４ｂは、書込み／読出し用ビッ
ト線３，３ａ，３ｂの上層に位置するように配設され
る。
素子分離絶縁膜２が形成される。そして、この素子分離
絶縁膜２の形成された領域以外の領域は半導体素子の活
性領域として前述の浮遊ゲート型トランジスタのゲート
電極およびソース・ドレイン領域が形成される。更に、
書込み／読出し用ビット線３，３ａ，３ｂとワード線
４，４ａ，４ｂとが、メモリセルの記憶動作に必要な信
号伝達用の配線として縦横に配設される。更に共通拡散
層５は消去用ビット線に接続される（図示せず）。ここ
で、ワード線４，４ａ，４ｂは、書込み／読出し用ビッ
ト線３，３ａ，３ｂの上層に位置するように配設され
る。
【００２８】メモリセルの浮遊ゲート型トランジスタの
浮遊ゲート電極は第１の浮遊ゲート電極６，６ａ，６ｂ
等とその上層に位置する第２の浮遊ゲート電極７，７
ａ，７ｂ等がそれぞれ対になり形成される。ここで第１
の浮遊ゲート電極と第２の浮遊ゲート電極とは、浮遊ゲ
ート接続部７，７ａ，７ｂ等で電気的にそれぞれ接続さ
れる。そして、前述の書込み／読出し用ビット線は、こ
の第１の浮遊ゲート電極の層と第２の浮遊ゲート電極の
層との中間層に配設される。
浮遊ゲート電極は第１の浮遊ゲート電極６，６ａ，６ｂ
等とその上層に位置する第２の浮遊ゲート電極７，７
ａ，７ｂ等がそれぞれ対になり形成される。ここで第１
の浮遊ゲート電極と第２の浮遊ゲート電極とは、浮遊ゲ
ート接続部７，７ａ，７ｂ等で電気的にそれぞれ接続さ
れる。そして、前述の書込み／読出し用ビット線は、こ
の第１の浮遊ゲート電極の層と第２の浮遊ゲート電極の
層との中間層に配設される。
【００２９】次に本発明のメモリセルの構造について図
２の断面図で説明する。図２（ａ）に示すように、シリ
コン基板１表面に選択的に素子分離絶縁膜２が形成され
る。そして、膜厚が５〜１０ｎｍのシリコン酸化膜によ
り第１のゲート絶縁膜９が形成され、第１の浮遊ゲート
電極６，６ａ’，６ｂ’等が形成される。ここで、これ
らの第１の浮遊ゲート電極は膜厚が５０ｎｍ程度のリン
不純物を含有するポリシリコンと、このポリシリコンに
積層したＴｉＮとの積層導体膜で形成される。なおこの
ＴｉＮ膜の膜厚も５０ｎｍ程度に設定される。
２の断面図で説明する。図２（ａ）に示すように、シリ
コン基板１表面に選択的に素子分離絶縁膜２が形成され
る。そして、膜厚が５〜１０ｎｍのシリコン酸化膜によ
り第１のゲート絶縁膜９が形成され、第１の浮遊ゲート
電極６，６ａ’，６ｂ’等が形成される。ここで、これ
らの第１の浮遊ゲート電極は膜厚が５０ｎｍ程度のリン
不純物を含有するポリシリコンと、このポリシリコンに
積層したＴｉＮとの積層導体膜で形成される。なおこの
ＴｉＮ膜の膜厚も５０ｎｍ程度に設定される。
【００３０】次に、これらの第１の浮遊ゲート電極を被
覆する第１の層間絶縁膜１０が形成され、この第１の層
間絶縁膜１０上に書込み／読出し用ビット線３，３ａ，
３ｂ等が形成される。ここで、これらのビット線はＷ、
Ｔｉ等の高融点金属あるいはこれらのシリサイドで形成
される。そして、これらの書込み／読出し用ビット線
３，３ａ，３ｂ等を被覆して第２の層間絶縁膜１１が形
成される。
覆する第１の層間絶縁膜１０が形成され、この第１の層
間絶縁膜１０上に書込み／読出し用ビット線３，３ａ，
３ｂ等が形成される。ここで、これらのビット線はＷ、
Ｔｉ等の高融点金属あるいはこれらのシリサイドで形成
される。そして、これらの書込み／読出し用ビット線
３，３ａ，３ｂ等を被覆して第２の層間絶縁膜１１が形
成される。
【００３１】なお、これらの層間絶縁膜は、ＣＶＤ（化
学的気相成長）法により堆積されたシリコン酸化膜をＣ
ＭＰ（化学的機械研磨）法で平坦化して形成される。あ
るいは、熱軟化性のあるＢＰＳＧ（ボロンガラス、リン
ガラスを含むシリコン酸化物）膜が用いられる。
学的気相成長）法により堆積されたシリコン酸化膜をＣ
ＭＰ（化学的機械研磨）法で平坦化して形成される。あ
るいは、熱軟化性のあるＢＰＳＧ（ボロンガラス、リン
ガラスを含むシリコン酸化物）膜が用いられる。
【００３２】次に、この層間絶縁膜にドライエッチング
でコンタクト孔が形成される。ここで、第１の浮遊ゲー
ト電極がポリシリコンのみで形成されている場合には、
この層間絶縁膜にコンタタクト孔を形成する工程で、こ
のポリシリコンの結晶粒界に沿い化学薬液が浸透し第１
のゲート絶縁膜の一部が食刻される。しかし、本実施例
のように第１の浮遊ゲート電極にＴｉＮの層が挿入され
ていると、このような化学薬液による第１ゲート絶縁膜
の食刻は防止される。
でコンタクト孔が形成される。ここで、第１の浮遊ゲー
ト電極がポリシリコンのみで形成されている場合には、
この層間絶縁膜にコンタタクト孔を形成する工程で、こ
のポリシリコンの結晶粒界に沿い化学薬液が浸透し第１
のゲート絶縁膜の一部が食刻される。しかし、本実施例
のように第１の浮遊ゲート電極にＴｉＮの層が挿入され
ていると、このような化学薬液による第１ゲート絶縁膜
の食刻は防止される。
【００３３】次に、前述のコンタクト孔に浮遊ゲート接
続部７，７ａ’，７ｂ’等が形成される。ここで、これ
らの浮遊ゲート接続部はリン不純物を含有するポリシリ
コンで形成される。そして、これらの浮遊ゲート接続部
に電気接続して第２の浮遊ゲート電極８，８ａ’，８
ｂ’等が形成される。次に、これらの第２の浮遊ゲート
電極を被覆するようにしてシリコン酸化膜とシリコン窒
化膜との複合した絶縁膜で第２のゲート絶縁膜１２が形
成される。そして、この第２のゲート絶縁膜１２上に制
御ゲート電極が形成され、配線として配設されて、前述
のワード線４，４ａ，４ｂとなる。なお、この制御ゲー
ト電極あるいはワード線は、膜厚が２００ｎｍのポリシ
リコンと膜厚が２００ｎｍのタングステン・シリサイド
の積層した導電体材で形成される。ここで、ポリシリコ
ンは、成膜温度が５５０℃〜６５０℃で成膜中にリン不
純物を添加するＣＶＤ法で形成され、タングステン・シ
リサイドはスパッタ法で成膜され、またその熱処理温度
は６５０℃以下である。最後に、このワード線４を被覆
して第３の層間絶縁膜１３が形成される。
続部７，７ａ’，７ｂ’等が形成される。ここで、これ
らの浮遊ゲート接続部はリン不純物を含有するポリシリ
コンで形成される。そして、これらの浮遊ゲート接続部
に電気接続して第２の浮遊ゲート電極８，８ａ’，８
ｂ’等が形成される。次に、これらの第２の浮遊ゲート
電極を被覆するようにしてシリコン酸化膜とシリコン窒
化膜との複合した絶縁膜で第２のゲート絶縁膜１２が形
成される。そして、この第２のゲート絶縁膜１２上に制
御ゲート電極が形成され、配線として配設されて、前述
のワード線４，４ａ，４ｂとなる。なお、この制御ゲー
ト電極あるいはワード線は、膜厚が２００ｎｍのポリシ
リコンと膜厚が２００ｎｍのタングステン・シリサイド
の積層した導電体材で形成される。ここで、ポリシリコ
ンは、成膜温度が５５０℃〜６５０℃で成膜中にリン不
純物を添加するＣＶＤ法で形成され、タングステン・シ
リサイドはスパッタ法で成膜され、またその熱処理温度
は６５０℃以下である。最後に、このワード線４を被覆
して第３の層間絶縁膜１３が形成される。
【００３４】次に、上述の構造を図２（ｂ）で補足して
説明する。図２（ｂ）に示すように、シリコン基板１の
表面に浮遊ゲート型トランジスタのソース・ドレイン領
域となる共通拡散層５および拡散層１４が形成される。
そして、第１のゲート絶縁膜９上に第１の浮遊ゲート電
極６，６ａ，６ｂが形成される。
説明する。図２（ｂ）に示すように、シリコン基板１の
表面に浮遊ゲート型トランジスタのソース・ドレイン領
域となる共通拡散層５および拡散層１４が形成される。
そして、第１のゲート絶縁膜９上に第１の浮遊ゲート電
極６，６ａ，６ｂが形成される。
【００３５】そして、書込み／読出し用ビット線３は拡
散層１４に接続して形成される。これらのビット線は、
図２（ａ）で説明したように第２の層間絶縁膜１１で被
覆される。次に、この第１および第２の層間絶縁膜にド
ライエッチングでコンタクト孔が形成され、このコンタ
クト孔に浮遊ゲート接続部７，７ａ，７ｂ等が形成され
る。そして、これらの浮遊ゲート接続部に電気接続する
第２の浮遊ゲート電極８，８ａ，８ｂ等が形成される。
次に、これらの第２の浮遊ゲート電極を被覆するように
してシリコン酸化膜とシリコン窒化膜との複合した絶縁
膜で第２のゲート絶縁膜１２が形成される。そして、こ
の第２のゲート絶縁膜１２上に制御ゲート電極が形成さ
れ、配線として配設されて、前述の図１に示したワード
線４，４ａ，４ｂとなる。最後に、これらのワード線
４，４ａ，４ｂを被覆して第３の層間絶縁膜１３が形成
される。
散層１４に接続して形成される。これらのビット線は、
図２（ａ）で説明したように第２の層間絶縁膜１１で被
覆される。次に、この第１および第２の層間絶縁膜にド
ライエッチングでコンタクト孔が形成され、このコンタ
クト孔に浮遊ゲート接続部７，７ａ，７ｂ等が形成され
る。そして、これらの浮遊ゲート接続部に電気接続する
第２の浮遊ゲート電極８，８ａ，８ｂ等が形成される。
次に、これらの第２の浮遊ゲート電極を被覆するように
してシリコン酸化膜とシリコン窒化膜との複合した絶縁
膜で第２のゲート絶縁膜１２が形成される。そして、こ
の第２のゲート絶縁膜１２上に制御ゲート電極が形成さ
れ、配線として配設されて、前述の図１に示したワード
線４，４ａ，４ｂとなる。最後に、これらのワード線
４，４ａ，４ｂを被覆して第３の層間絶縁膜１３が形成
される。
【００３６】以上に説明したように本発明においては、
書込み／読出し用ビット線の上層に層間絶縁膜を介して
第２の浮遊ゲート電極が形成され、この第２の浮遊ゲー
ト電極と制御ゲート電極（ワード線）間に先述した第２
のキャパシタが形成される。このために、シリコン基板
１と第１の浮遊ゲート電極６とを対向電極とする第１の
キャパシタの面積Ｓ1 より前述の第２のキャパシタの面
積Ｓ2 を大幅に増加させることが可能になる。例えば、
従来の技術でＳ2 ／Ｓ1 比が１程度のものが、本実施例
ではこのＳ2 ／Ｓ1 比は４程度になる。そして、フラッ
シュメモリの動作電圧は従来の１／２程度に低減する。
書込み／読出し用ビット線の上層に層間絶縁膜を介して
第２の浮遊ゲート電極が形成され、この第２の浮遊ゲー
ト電極と制御ゲート電極（ワード線）間に先述した第２
のキャパシタが形成される。このために、シリコン基板
１と第１の浮遊ゲート電極６とを対向電極とする第１の
キャパシタの面積Ｓ1 より前述の第２のキャパシタの面
積Ｓ2 を大幅に増加させることが可能になる。例えば、
従来の技術でＳ2 ／Ｓ1 比が１程度のものが、本実施例
ではこのＳ2 ／Ｓ1 比は４程度になる。そして、フラッ
シュメモリの動作電圧は従来の１／２程度に低減する。
【００３７】更に、従来の技術の場合と異り、第２のキ
ャパシタの形成工程が半導体デバイス製造工程の最後の
工程であり、その熱処理温度は先述したように６５０℃
以下となる。このために、第２のゲート絶縁膜１２に先
述した高誘電率膜あるいは強誘電体膜の適用が容易とな
る。ここで、これらの誘電体膜としてタンタル酸化膜
（五酸化タンタル膜）、チタン酸ストロンチウム膜、チ
タン酸バリウムストロンチウム膜あるいはチタン酸ジル
コン酸鉛が用いられる。このような金属酸化物で第２ゲ
ート絶縁膜１２が形成される場合には、その上層の電極
すなわち制御ゲート電極にはこれらの金属酸化物と化学
反応しない材料が選択される。例えば、ＴｉＮ、Ｐｔ、
イリジウム酸化物あるいはルテニウム酸化物等が使用さ
れる。
ャパシタの形成工程が半導体デバイス製造工程の最後の
工程であり、その熱処理温度は先述したように６５０℃
以下となる。このために、第２のゲート絶縁膜１２に先
述した高誘電率膜あるいは強誘電体膜の適用が容易とな
る。ここで、これらの誘電体膜としてタンタル酸化膜
（五酸化タンタル膜）、チタン酸ストロンチウム膜、チ
タン酸バリウムストロンチウム膜あるいはチタン酸ジル
コン酸鉛が用いられる。このような金属酸化物で第２ゲ
ート絶縁膜１２が形成される場合には、その上層の電極
すなわち制御ゲート電極にはこれらの金属酸化物と化学
反応しない材料が選択される。例えば、ＴｉＮ、Ｐｔ、
イリジウム酸化物あるいはルテニウム酸化物等が使用さ
れる。
【００３８】この場合には、先述のＳ2 ／Ｓ1 の増大効
果も加味されて、不揮発性半導体記憶装置の動作電圧は
従来の場合の１／４程度に低減されるようになる。
果も加味されて、不揮発性半導体記憶装置の動作電圧は
従来の場合の１／４程度に低減されるようになる。
【００３９】また図２（ｂ）で示したように、第２の浮
遊ゲート電極、第２のゲート絶縁膜およびワード線は第
２の層間絶縁膜１１上に形成されているため、これらの
ドライエッチングによる微細加工で、先述したような第
１のゲート絶縁膜およびシリコン基板表面へのエッチン
グ・ダメージの導入はなくなる。更に、第２の層間絶縁
膜は平坦化されている。このために、先述したような下
地段差部でのエッチング残渣残りも発生しなくなる。
遊ゲート電極、第２のゲート絶縁膜およびワード線は第
２の層間絶縁膜１１上に形成されているため、これらの
ドライエッチングによる微細加工で、先述したような第
１のゲート絶縁膜およびシリコン基板表面へのエッチン
グ・ダメージの導入はなくなる。更に、第２の層間絶縁
膜は平坦化されている。このために、先述したような下
地段差部でのエッチング残渣残りも発生しなくなる。
【００４０】次に、第２の実施例について図３に基づい
て説明する。図３は本発明のメモリセルの構造におい
て、前述の第２のキャパシタの面積を更に増加させるも
のであり、そのメモリセル部の図１に示すＡ−Ｂ方向の
断面図である。ここで、メモリセルの基本構造は図２
（ａ）で説明した第１の実施例と同一であり、第２の層
間絶縁膜１１までは第１の実施例と同様にして形成され
る。
て説明する。図３は本発明のメモリセルの構造におい
て、前述の第２のキャパシタの面積を更に増加させるも
のであり、そのメモリセル部の図１に示すＡ−Ｂ方向の
断面図である。ここで、メモリセルの基本構造は図２
（ａ）で説明した第１の実施例と同一であり、第２の層
間絶縁膜１１までは第１の実施例と同様にして形成され
る。
【００４１】この第２の層間絶縁膜１１を形成した後、
先述の第１の層間絶縁膜１０と第２の層間絶縁膜１１に
コンタクト孔を形成し、このコンタクト孔にリンの不純
物を含むポリシリコンを埋設させる。ここでこの埋設で
は、成膜時にリンを添加するＣＶＤ法でポリシリコンを
堆積した後、このポリシリコンをＣＭＰ法で研磨除去す
る方法がとられる。そして、図３に示すように凹形状の
第２の浮遊ゲート電極３８，３８ａ’，３８ｂ’が形成
される。なお、前述のコンタクト孔は、第１の浮遊ゲー
ト電極のうち素子分離絶縁膜上の第１の浮遊ゲート電極
表面に形成される。
先述の第１の層間絶縁膜１０と第２の層間絶縁膜１１に
コンタクト孔を形成し、このコンタクト孔にリンの不純
物を含むポリシリコンを埋設させる。ここでこの埋設で
は、成膜時にリンを添加するＣＶＤ法でポリシリコンを
堆積した後、このポリシリコンをＣＭＰ法で研磨除去す
る方法がとられる。そして、図３に示すように凹形状の
第２の浮遊ゲート電極３８，３８ａ’，３８ｂ’が形成
される。なお、前述のコンタクト孔は、第１の浮遊ゲー
ト電極のうち素子分離絶縁膜上の第１の浮遊ゲート電極
表面に形成される。
【００４２】このような凹形状の浮遊ゲート電極は、以
下のようにして形成される。すなわち、予め第２の層間
絶縁膜１１および前述のコンタクト孔に埋設されたポリ
シリコンを被覆して、リン不純物を含む膜厚が１００ｎ
ｍ程度のポリシリコンが堆積される。次に、このポリシ
リコン上に絶縁膜をパターニングして形成し、再度リン
不純物を含むポリシリコンを堆積させる。このようにし
た後、このポリシリコンの異方性ドライエッチングが行
われる。そして、前述のパターニングされた絶縁膜の側
壁に残存するポリシリコンが、凹形状の出っぱり部を構
成する。
下のようにして形成される。すなわち、予め第２の層間
絶縁膜１１および前述のコンタクト孔に埋設されたポリ
シリコンを被覆して、リン不純物を含む膜厚が１００ｎ
ｍ程度のポリシリコンが堆積される。次に、このポリシ
リコン上に絶縁膜をパターニングして形成し、再度リン
不純物を含むポリシリコンを堆積させる。このようにし
た後、このポリシリコンの異方性ドライエッチングが行
われる。そして、前述のパターニングされた絶縁膜の側
壁に残存するポリシリコンが、凹形状の出っぱり部を構
成する。
【００４３】更に、パターニングされた絶縁膜を除去す
ると、凹形状のへっこみ部が形成される。このようにし
た後、第１の実施例で述べたように、第２のゲート絶縁
膜１２、ワード線４および第３の層間絶縁膜１３が形成
される。
ると、凹形状のへっこみ部が形成される。このようにし
た後、第１の実施例で述べたように、第２のゲート絶縁
膜１２、ワード線４および第３の層間絶縁膜１３が形成
される。
【００４４】このように第２の浮遊ゲート電極を凹形状
にすることで、その表面積は第１の実施例の場合の２倍
程度に増加する。このために、前述の第２のキャパシタ
は倍増し不揮発性半導体記憶装置の動作電圧は、第１の
実施例の場合より更に低減される。
にすることで、その表面積は第１の実施例の場合の２倍
程度に増加する。このために、前述の第２のキャパシタ
は倍増し不揮発性半導体記憶装置の動作電圧は、第１の
実施例の場合より更に低減される。
【００４５】次に、第３の実施例について図４に基づい
て説明する。この場合も第２の実施例と同様に第２の浮
遊ゲート電極の表面積を増加させる構造に関するもので
あり、図１に示すＡ−Ｂ方向で切断したメモリセル部の
断面図である。
て説明する。この場合も第２の実施例と同様に第２の浮
遊ゲート電極の表面積を増加させる構造に関するもので
あり、図１に示すＡ−Ｂ方向で切断したメモリセル部の
断面図である。
【００４６】図４に示すように、第１の浮遊ゲート電極
６，６ａ’，６ｂ’が形成され、第１の層間絶縁膜１１
を介して書込み／読出し用ビット線３，３ａ，３ｂが形
成される。そして、これらの書込み／読出し用ビット線
３，３ａ，３ｂは、その上面が第２の層間絶縁膜で形成
され、その側面がサイドウォール絶縁膜で被覆されるよ
うにして形成される。
６，６ａ’，６ｂ’が形成され、第１の層間絶縁膜１１
を介して書込み／読出し用ビット線３，３ａ，３ｂが形
成される。そして、これらの書込み／読出し用ビット線
３，３ａ，３ｂは、その上面が第２の層間絶縁膜で形成
され、その側面がサイドウォール絶縁膜で被覆されるよ
うにして形成される。
【００４７】次に、図４に示される第２の浮遊ゲート電
極４８，４８ａ’，４８ｂ’が形成される。ここで、こ
れらの第２の浮遊ゲート電極は、互いに隣接する書込み
／読出し用ビット線間、例えば、書込み／読出し用ビッ
ト線３と３ａ’間あるいは書込み／読出し用ビット線間
３ａ’と３ｂ’間の凹部を被覆するように形成される。
このようにして、第２の浮遊ゲート電極４８，４８
ａ’，４８ｂ’は凹形状になる。そして、これらの第２
の浮遊ゲート電極を被覆して第２のゲート絶縁膜１２が
形成され、更にこの第２のゲート絶縁膜上にワード線４
が形成され、さらに第３の層間絶縁膜１３が形成され
る。
極４８，４８ａ’，４８ｂ’が形成される。ここで、こ
れらの第２の浮遊ゲート電極は、互いに隣接する書込み
／読出し用ビット線間、例えば、書込み／読出し用ビッ
ト線３と３ａ’間あるいは書込み／読出し用ビット線間
３ａ’と３ｂ’間の凹部を被覆するように形成される。
このようにして、第２の浮遊ゲート電極４８，４８
ａ’，４８ｂ’は凹形状になる。そして、これらの第２
の浮遊ゲート電極を被覆して第２のゲート絶縁膜１２が
形成され、更にこの第２のゲート絶縁膜上にワード線４
が形成され、さらに第３の層間絶縁膜１３が形成され
る。
【００４８】この場合も第２の実施例で述べたように、
第２の浮遊ゲート電極は増加し、第１の実施例の２〜３
倍になる。そして、それに合わせて第２のキャパシタの
容量値も２〜３倍になり、不揮発性半導体記憶装置の動
作電圧が更に低減するようになる。
第２の浮遊ゲート電極は増加し、第１の実施例の２〜３
倍になる。そして、それに合わせて第２のキャパシタの
容量値も２〜３倍になり、不揮発性半導体記憶装置の動
作電圧が更に低減するようになる。
【００４９】以上に第２の浮遊ゲート電極の表面積を増
加させる方法について示した。これら以外でも、この第
２の浮遊ゲート電極表面に微細の凹凸を形成する方法も
有効になることに触れておく。
加させる方法について示した。これら以外でも、この第
２の浮遊ゲート電極表面に微細の凹凸を形成する方法も
有効になることに触れておく。
【００５０】第１の実施例あるいは第２、第３の実施例
を組み合わせることで、前述のＳ2／Ｓ1 比をいくらで
も大きくすることが可能になる。また、このようにする
ことで、第１のゲート絶縁膜としてシリコン酸化膜より
誘電率の高い絶縁膜が使用できるようになる。例えばシ
リコン窒化膜あるいはシリコンオキシナイトライド膜等
の電圧ストレスに強い絶縁膜が適用できるようになる。
を組み合わせることで、前述のＳ2／Ｓ1 比をいくらで
も大きくすることが可能になる。また、このようにする
ことで、第１のゲート絶縁膜としてシリコン酸化膜より
誘電率の高い絶縁膜が使用できるようになる。例えばシ
リコン窒化膜あるいはシリコンオキシナイトライド膜等
の電圧ストレスに強い絶縁膜が適用できるようになる。
【００５１】次に、第４の実施例について図５に基づい
て説明する。この場合は書込み／読出し用ビット線の抵
抗を低減する構造のものである。この図５も図１に示し
たＡ−Ｂ方向でのメモリセルの断面図である。
て説明する。この場合は書込み／読出し用ビット線の抵
抗を低減する構造のものである。この図５も図１に示し
たＡ−Ｂ方向でのメモリセルの断面図である。
【００５２】図５（ａ）に示すように、メモリセルの基
本構造は図２（ａ）で説明した第１の実施例と同一であ
り、第３の層間絶縁膜１３までは、第１の実施例と同様
にして形成される。この第３の層間絶縁膜１３上に補強
用配線５３，５３ａ，５３ｂが形成される。これらの補
強用配線はアルミ金属膜で形成される。そして、これら
の補強用配線５３，５３ａ，５３ｂを被覆する第３の層
間絶縁膜５４が形成される。
本構造は図２（ａ）で説明した第１の実施例と同一であ
り、第３の層間絶縁膜１３までは、第１の実施例と同様
にして形成される。この第３の層間絶縁膜１３上に補強
用配線５３，５３ａ，５３ｂが形成される。これらの補
強用配線はアルミ金属膜で形成される。そして、これら
の補強用配線５３，５３ａ，５３ｂを被覆する第３の層
間絶縁膜５４が形成される。
【００５３】この補強用配線５３，５３ａ，５３ｂに形
成について図５（ｂ）で補足説明する。この第４の実施
例では、メモリセルの配置において所定の数のワード線
を配設し、さらにメモリセルの配置されない領域が設け
られる。この領域はあるピッチで周期的に形成される。
図５（ｂ）はこのメモリセルの形成されない領域の断面
図で、以下に説明するように、書込み／読出し用ビット
線３，３ａ，３ｂと前述の補強用配線５３，５３ａ，５
３ｂとが互いに接続されている。
成について図５（ｂ）で補足説明する。この第４の実施
例では、メモリセルの配置において所定の数のワード線
を配設し、さらにメモリセルの配置されない領域が設け
られる。この領域はあるピッチで周期的に形成される。
図５（ｂ）はこのメモリセルの形成されない領域の断面
図で、以下に説明するように、書込み／読出し用ビット
線３，３ａ，３ｂと前述の補強用配線５３，５３ａ，５
３ｂとが互いに接続されている。
【００５４】すなわち、図５（ｂ）に示すように、第１
の層間絶縁膜１０上の書込み／読出し用ビット線３，３
ａ，３ｂを被覆する第２の層間絶縁膜１１と第３の層間
絶縁膜１３にコンタクト孔が形成される。そして、アル
ミ金属の高温スパッタが行われ、これらのコンタクトに
埋設されるようにして補強用配線が形成される。前述の
ように、この補強用配線を被覆する第３の層間絶縁膜５
４が形成される。ここで、この第３の層間絶縁膜５４は
シリコン酸化膜で形成される。
の層間絶縁膜１０上の書込み／読出し用ビット線３，３
ａ，３ｂを被覆する第２の層間絶縁膜１１と第３の層間
絶縁膜１３にコンタクト孔が形成される。そして、アル
ミ金属の高温スパッタが行われ、これらのコンタクトに
埋設されるようにして補強用配線が形成される。前述の
ように、この補強用配線を被覆する第３の層間絶縁膜５
４が形成される。ここで、この第３の層間絶縁膜５４は
シリコン酸化膜で形成される。
【００５５】前述の書込み／読出し用ビット線が長さ
が、フラッシュメモリの大容量化で長くなる場合には、
その電気抵抗の低減が必要になる。本実施例はこのよう
に、メモリの大容量化を容易にするものである。
が、フラッシュメモリの大容量化で長くなる場合には、
その電気抵抗の低減が必要になる。本実施例はこのよう
に、メモリの大容量化を容易にするものである。
【００５６】以上、本発明の実施例では浮遊ゲート型ト
ランジスタを半導体記憶素子とするフラッシュメモリに
ついて説明した。しかし、本発明のようなワード線とビ
ット線の配設の方法は、フラッシュメモリに限定される
ものではない。不揮発性半導体記憶装置として、この
他、ＰＲＯＭ、ＥＰＲＯＭなどへの本発明の適用も効果
的である。
ランジスタを半導体記憶素子とするフラッシュメモリに
ついて説明した。しかし、本発明のようなワード線とビ
ット線の配設の方法は、フラッシュメモリに限定される
ものではない。不揮発性半導体記憶装置として、この
他、ＰＲＯＭ、ＥＰＲＯＭなどへの本発明の適用も効果
的である。
【００５７】このような場合には、記憶情報の消去は電
気的でなく、紫外線の照射により行われる。この紫外線
照射による場合には、情報電荷の蓄積される第２のキャ
パシタの上層すなわちワード線の上層にビット線の配線
がないため、紫外線は効率的に照射され、蓄積情報の消
去のための消去時間はほぼ１／２に短縮される。
気的でなく、紫外線の照射により行われる。この紫外線
照射による場合には、情報電荷の蓄積される第２のキャ
パシタの上層すなわちワード線の上層にビット線の配線
がないため、紫外線は効率的に照射され、蓄積情報の消
去のための消去時間はほぼ１／２に短縮される。
【００５８】
【発明の効果】以上に説明したように本発明では、不揮
発性半導体記憶装置のメモリセルにおいて、浮遊ゲート
電極が第１の浮遊ゲート電極と第２の浮遊ゲート電極の
２層で形成され、更にこの２層の中間に位置する層にビ
ット線が配設され、ワード線は前述の第２の浮遊ゲート
電極上に層間絶縁膜を介して配設される。
発性半導体記憶装置のメモリセルにおいて、浮遊ゲート
電極が第１の浮遊ゲート電極と第２の浮遊ゲート電極の
２層で形成され、更にこの２層の中間に位置する層にビ
ット線が配設され、ワード線は前述の第２の浮遊ゲート
電極上に層間絶縁膜を介して配設される。
【００５９】このようにすることで、不揮発性半導体記
憶装置のメモリセル・アレイは、メモリセルを微細化し
易いものにし、さらに先述したＳ2 ／Ｓ1 比を大きくす
ることを可能にする。すなわち、その動作電圧の低電圧
化に適した構成にする。
憶装置のメモリセル・アレイは、メモリセルを微細化し
易いものにし、さらに先述したＳ2 ／Ｓ1 比を大きくす
ることを可能にする。すなわち、その動作電圧の低電圧
化に適した構成にする。
【００６０】また、前述した容量値の比を大きくする方
法として、第１のゲート絶縁膜にシリコン酸化膜を使用
し第２のゲート絶縁膜に高誘電率膜あるいは強誘電体膜
を用いる手法も現実のものとする。さらには、第１のゲ
ート絶縁膜としてシリコン酸化膜以外の絶縁膜の使用を
可能にする。例えば、電圧ストレスあるいは電圧印加で
の長期信頼性に優れたシリコン窒化膜の適用により、高
品質の不揮発性半導体記憶装置が実現されるようにな
る。
法として、第１のゲート絶縁膜にシリコン酸化膜を使用
し第２のゲート絶縁膜に高誘電率膜あるいは強誘電体膜
を用いる手法も現実のものとする。さらには、第１のゲ
ート絶縁膜としてシリコン酸化膜以外の絶縁膜の使用を
可能にする。例えば、電圧ストレスあるいは電圧印加で
の長期信頼性に優れたシリコン窒化膜の適用により、高
品質の不揮発性半導体記憶装置が実現されるようにな
る。
【００６１】また、ワード線をドライエッチングでパタ
ーニングした後、同一のエッチングマスクを用い連続的
に第２のゲート絶縁膜と浮遊ゲート電極をパターニング
する連続微細加工では、加工寸法の制御、浮遊ゲート電
極のエッチング残渣残りの防止あるいは第１のゲート絶
縁膜及びシリコン基板表面へのエッチング・ダメージ防
止を全て確保することが可能になり。量産に適した製造
方法を提供する。
ーニングした後、同一のエッチングマスクを用い連続的
に第２のゲート絶縁膜と浮遊ゲート電極をパターニング
する連続微細加工では、加工寸法の制御、浮遊ゲート電
極のエッチング残渣残りの防止あるいは第１のゲート絶
縁膜及びシリコン基板表面へのエッチング・ダメージ防
止を全て確保することが可能になり。量産に適した製造
方法を提供する。
【００６２】このように本発明は、フラッシュメモリ等
の不揮発性半導体記憶装置のメモリセルの微細化あるい
は、その動作電圧の低電圧化および低消費電力化を容易
にし、携帯用機器に適した不揮発性半導体記憶装置の実
現をより促進させる。
の不揮発性半導体記憶装置のメモリセルの微細化あるい
は、その動作電圧の低電圧化および低消費電力化を容易
にし、携帯用機器に適した不揮発性半導体記憶装置の実
現をより促進させる。
【図１】本発明の第１の実施例を説明するためのメモリ
セル部の平面図である。
セル部の平面図である。
【図２】本発明の第１の実施例を説明するためのメモリ
セル部の断面図である。
セル部の断面図である。
【図３】本発明の第２の実施例を説明するためのメモリ
セルの部断面図である。
セルの部断面図である。
【図４】本発明の第３の実施例を説明するためのメモリ
セルの部断面図である。
セルの部断面図である。
【図５】本発明の第４の実施例を説明するためのメモリ
セルの部断面図である。
セルの部断面図である。
【図６】従来のメモリセル部を説明するための平面図で
ある。
ある。
【図７】従来のメモリセル部を説明するための断面図で
ある。
ある。
１，１０１ シリコン基板 ２，１０２ 素子分離絶縁膜 ３，３ａ，３ｂ 書込み／読出し用ビット線 １０４，１０４ａ，１０４ｂ 書込み／読出し用ビッ
ト線 ４，４ａ，４ｂ，１０３，１０３ａ，１０３ｂ ワー
ド線 ５，１０５ 共通拡散層 ６，６ａ’，６ｂ’，６ａ，６ｂ 第１の浮遊ゲート
電極 ７，７ａ’，７ｂ’，７ａ，７ｂ 浮遊ゲート接続部 ８，８ａ’，８ｂ’，８ａ，８ｂ 第２の浮遊ゲート
電極 ９，１０６ 第１のゲート絶縁膜 １０，１０９ 第１の層間絶縁膜 １１，１１０ 第２の層間絶縁膜 １２，１０８ 第２のゲート絶縁膜 １３ 第３の層間絶縁膜 １４，１１１ 拡散層 ３８，３８ａ’，３８ｂ’ 第２の浮遊ゲート電極 ４８，４８ａ’，４８ｂ’ 第２の浮遊ゲート電極 ５３，５３ａ，５３ｂ 補強用配線 ５４ 第４の層間絶縁膜 １０７，１０７ａ，１０７ｂ 浮遊ゲート電極
ト線 ４，４ａ，４ｂ，１０３，１０３ａ，１０３ｂ ワー
ド線 ５，１０５ 共通拡散層 ６，６ａ’，６ｂ’，６ａ，６ｂ 第１の浮遊ゲート
電極 ７，７ａ’，７ｂ’，７ａ，７ｂ 浮遊ゲート接続部 ８，８ａ’，８ｂ’，８ａ，８ｂ 第２の浮遊ゲート
電極 ９，１０６ 第１のゲート絶縁膜 １０，１０９ 第１の層間絶縁膜 １１，１１０ 第２の層間絶縁膜 １２，１０８ 第２のゲート絶縁膜 １３ 第３の層間絶縁膜 １４，１１１ 拡散層 ３８，３８ａ’，３８ｂ’ 第２の浮遊ゲート電極 ４８，４８ａ’，４８ｂ’ 第２の浮遊ゲート電極 ５３，５３ａ，５３ｂ 補強用配線 ５４ 第４の層間絶縁膜 １０７，１０７ａ，１０７ｂ 浮遊ゲート電極
フロントページの続き (56)参考文献 特開 昭63−142869（ＪＰ，Ａ) 特開 昭62−205665（ＪＰ，Ａ) 特開 平２−35781（ＪＰ，Ａ) 特開 昭61−228672（ＪＰ，Ａ) 特開 平５−90600（ＪＰ，Ａ) 特開 平６−104447（ＪＰ，Ａ) 特開 平４−25172（ＪＰ，Ａ) 特開 平３−77367（ＪＰ，Ａ) 実開 昭61−138255（ＪＰ，Ｕ)
Claims (6)
- 【請求項１】 メモリセルを構成する浮遊ゲート型トラ
ンジスタにおいて、半導体基板上に第１のゲート絶縁膜
を介して設けられた第１の浮遊ゲート電極と、前記第１
の浮遊ゲート電極上に第１の層間絶縁膜を介して前記第
１の浮遊ゲート電極とは電気絶縁されるように設けられ
た第１の配線と、前記第１の配線上に第２の層間絶縁膜
を介して前記第１の配線と電気絶縁されるように設けら
れた第２の浮遊ゲート電極とを有し、前記第１の浮遊ゲ
ート電極と前記第２の浮遊ゲート電極とは前記第１およ
び第２の層間絶縁膜に形成されたコンタクト孔を通して
電気接続され、前記第２の浮遊ゲート電極上に第２のゲ
ート絶縁膜を介して制御ゲート電極が形成されているこ
とを特徴とした不揮発性半導体記憶装置。 - 【請求項２】 隣り合うメモリセルの前記制御ゲート電
極を接続する第２の配線を設けた請求項１に記載の不揮
発性半導体記憶装置において、前記第１の配線がビット
線であり、前記第２の配線がワード線となることを特徴
とした請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 前記第１の浮遊ゲート電極が、不純物を
含有する多結晶シリコンと前記多結晶シリコン上に積層
し前記多結晶シリコンに電気接続して形成された窒化チ
タンとで構成されていることを特徴とした請求項１ある
いは請求項２記載の不揮発性半導体記憶装置。 - 【請求項４】 前記第２の浮遊ゲート電極が、凹形状に
形成されていることを特徴とした請求項１、請求項２あ
るいは請求項３記載の不揮発性半導体記憶装置。 - 【請求項５】 前記第２の浮遊ゲート電極が、前記隣接
する第１の配線間に形成された凹部に形成されているこ
とを特徴とした請求項４記載の不揮発性半導体記憶装
置。 - 【請求項６】 前記第２のゲート絶縁膜が、五酸化タン
タル、チタン酸ストロンチウム、チタン酸バリウムスト
ロンチウムまたはチタン酸ジルコン酸鉛の金属酸化物で
形成されていることを特徴とした請求項１から請求項５
のうち１つの請求項に記載の不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6294865A JP2663887B2 (ja) | 1994-11-29 | 1994-11-29 | 不揮発性半導体記憶装置 |
| US08/564,445 US5739566A (en) | 1994-11-29 | 1995-11-29 | Non-volatile semiconductor memory cell array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6294865A JP2663887B2 (ja) | 1994-11-29 | 1994-11-29 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153811A JPH08153811A (ja) | 1996-06-11 |
| JP2663887B2 true JP2663887B2 (ja) | 1997-10-15 |
Family
ID=17813257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6294865A Expired - Lifetime JP2663887B2 (ja) | 1994-11-29 | 1994-11-29 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5739566A (ja) |
| JP (1) | JP2663887B2 (ja) |
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-
1994
- 1994-11-29 JP JP6294865A patent/JP2663887B2/ja not_active Expired - Lifetime
-
1995
- 1995-11-29 US US08/564,445 patent/US5739566A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08153811A (ja) | 1996-06-11 |
| US5739566A (en) | 1998-04-14 |
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