JPH10326881A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法

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JPH10326881A
JPH10326881A JP10098445A JP9844598A JPH10326881A JP H10326881 A JPH10326881 A JP H10326881A JP 10098445 A JP10098445 A JP 10098445A JP 9844598 A JP9844598 A JP 9844598A JP H10326881 A JPH10326881 A JP H10326881A
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JP
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region
forming
insulating film
film
gate
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JP10098445A
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Tomoyuki Furuhata
智之 古畑
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Seiko Epson Corp
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Publication date
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Abstract

(57)【要約】 【課題】 記憶素子と低耐圧トランジスタとを備えた不
揮発性半導体記憶装置において、製造工程の簡略化を図
ることができる方法を提供すること。 【解決手段】 記憶素子のトンネル酸化膜１４と低耐圧
トランジスタのゲート酸化膜１６と同時に形成してい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、情報の記憶を電
荷の蓄積により行う不揮発性半導体記憶装置の製造方法
に関するものであり、特に、記憶素子と電界効果トラン
ジスタとが同一の半導体基板上に形成された不揮発性半
導体記憶装置の製造方法及びその製造方法により製造さ
れた不揮発性半導体記憶装置に関するものである。
【０００２】
【背景技術】フローティングゲートとコントロールゲー
トを備えた記憶素子を有する不揮発性半導体記憶装置と
して、例えばフラッシュメモリがある。このフラッシュ
メモリは、記憶素子を行列状に配置したメモリセルアレ
イと周辺回路とを同一の半導体基板上に形成した構造を
している。記憶素子は、トンネル酸化膜、フローティン
グゲート、誘電体膜、コントロールゲートを積層した構
造をしており、トンネル酸化膜の厚みは、一般に、７〜
１２ｎｍである。周辺回路は、厚さ７〜２０ｎｍのゲー
ト酸化膜を有する低耐圧トランジスタを含むセンスアン
プ等の回路と、厚さ１５〜４０ｎｍのゲート酸化膜を有
する高耐圧トランジスタを含む書き込み／消去回路及び
昇圧回路とに分けられる。
【０００３】
【発明が解決しようとする課題】このように従来の不揮
発性半導体記憶装置においては、メモリセルアレイを構
成する記憶素子のトンネル酸化膜の厚みと周辺回路を構
成する電界効果トランジスタのゲート酸化膜の厚みが異
なっていたため、不揮発性半導体記憶装置製造工程にお
いて、トンネル酸化膜の形成工程とゲート酸化膜の形成
工程とを分けて行わなければならず、製造工程を増やす
原因となっていた。
【０００４】この発明は係る従来の問題点を解決するた
めになされたものである。この発明の目的は、製造工程
を減らすことができる不揮発性半導体記憶装置の製造方
法及びその製造方法により製造された不揮発性半導体記
憶装置を提供することである。
【０００５】
【課題を解決するための手段】この発明に従う不揮発性
半導体記憶装置の製造方法は、フローティングゲート及
びコントロールゲートを有する記憶素子と、第１のゲー
ト電極を有する第１の電界効果トランジスタと、を含む
不揮発性半導体記憶装置の製造方法である。この発明に
従う不揮発性半導体記憶装置の製造方法は、以下の工程
を備える。半導体基板の主表面に、主表面を第１の領域
と第２の領域とに分ける第１の素子分離絶縁膜を形成す
る工程と、第１の領域に記憶素子のトンネル絶縁膜を形
成し、同時に第２の領域に第１の電界効果トランジスタ
の第１のゲート絶縁膜を形成する工程と、トンネル絶縁
膜及び第１のゲート絶縁膜の上に、第１の導電体膜を形
成する工程と、第１の領域にある第１の導電体膜の上
に、記憶素子の誘電体膜となる第１の絶縁膜を形成する
工程と、第１の領域にある第１の絶縁膜の上及び第２の
領域にある第１の導電体膜の上に、第２の導電体膜を形
成する工程と、第2及び第１の導電体膜を選択的に除去
して、第１の領域にコントロールゲート及びフローティ
ングゲート並びに第２の領域に第２及び第１の導電体膜
の積層構造を含む第１のゲート電極を形成する工程と、
を備える。
【０００６】この発明に従う不揮発性半導体記憶装置の
製造方法は、記憶素子のトンネル絶縁膜と第１の電界効
果トランジスタの第１のゲート絶縁膜とを同時に形成し
ているので、別々に形成していた従来に比べ、製造工程
を減らすことができる。
【０００７】また、第１の電界効果トランジスタの第１
のゲート絶縁膜形成直後に、第１のゲート絶縁膜は第１
の導電体膜で覆われる。よって、第１のゲート絶縁膜
は、後工程（例えば、ＯＮＯ膜エッチング）における洗
浄液やプラズマ（Ｐｒｏｃｅｓｓ Ｉｎｄｕｃｅｄ Ｃ
ｈａｒｇｅ）に曝されないため、その膜質を向上するこ
とができる。第１の電界効果トランジスタとして、例え
ば、低耐圧トランジスタの場合、ゲート絶縁膜は薄膜
（〜７ｎｍ）であるため、膜質要求は厳しい。よって、
上記効果は低耐圧トランジスタの場合、特に有効であ
る。
【０００８】また、コントロールゲート、フローティン
グゲート及び第１のゲート電極を形成する工程前まで、
素子分離絶縁膜の端が第１の導電体膜で覆われているた
め、素子分離絶縁膜端形状の制御が容易であり、それに
起因した問題（エッチング後における素子分離絶縁膜端
での膜残り、ゲート絶縁膜Ｑｂｄの低下等）を回避する
ことができる。
【０００９】この発明に従う不揮発性半導体記憶装置の
製造方法の好ましい態様として、以下の態様がある。第
１の絶縁膜を形成する工程は、第２の領域にある第１の
導電体膜の上に、第１の絶縁膜を形成する工程と、第２
の領域にある第１の導電体膜の上の第１の絶縁膜を選択
的に除去し、第２の領域にある第１の導電体膜を露出す
る工程と、を含む。第２の導電体膜を形成する工程は、
第２の導電体膜が、露出した第１の導電体膜と接触する
ように形成する工程を含む。
【００１０】この態様は、第２の領域において、第２の
導電体膜が露出した第１の導電体膜と接触するように形
成している。よって、第１の電界効果トランジスタの第
１のゲート電極は、第１の導電体膜の上に直接第２の導
電体膜が乗った形の第２及び第１の導電体膜の積層構造
をしている。
【００１１】この発明に従う不揮発性半導体記憶装置の
製造方法のさらに好ましい態様として、以下の態様があ
る。主表面は、さらに第３の領域を有する。第１の導電
体膜を形成する工程は、第１の導電体膜を第３の領域に
形成する工程を含む。第１の絶縁膜を形成する工程は、
第１の絶縁膜を第２及び第３の領域にある第１の導電体
膜の上に形成する工程と、第３の領域にある第１の導電
体膜の上の第１の絶縁膜を選択的に除去し、第３の領域
にある第１の導電体膜を露出する工程とを含む。第２の
導電体膜を形成する工程は、第２の導電体膜を第３の領
域に形成し、第３の領域で第１の導電体膜と第２の導電
体膜とを電気的に接続させる工程を含む。第１のゲート
電極を形成する工程は、第１のゲート電極を構成する第
２及び第１の導電体膜は、第３の領域で電気的に接続さ
れ、第２の領域に、間に第１の絶縁膜を挟んだ第２及び
第１の導電体膜の積層構造を含む第１のゲート電極を形
成する工程を含む。
【００１２】この態様においては、第１の電界効果トラ
ンジスタの第１のゲート電極を構成する第２及び第１の
導電体膜の電気的接続を、第３の領域で行っている。よ
って、第１のゲート電極は、第１の導電体膜と第２の導
電体膜との間に第１の絶縁膜が挟まった構造をしてい
る。この態様において、間に第１の絶縁膜を挟んだ第２
及び第１の導電体膜の積層構造を含む第１のゲート電極
を形成しているので、コントロールゲート及びフローテ
ィングゲートの積層構造の形成工程と、第１のゲート電
極の形成工程とが、全く同一となり、第１のゲート電極
形成を簡易にできる。
【００１３】この発明に従う不揮発性半導体記憶装置の
製造方法のさらに好ましい態様として、第３の領域に、
第２の素子分離絶縁膜を形成する工程を含む。そして、
第１のゲート電極を構成する第２及び第１の導電体膜
が、第３の領域で電気的に接続される工程は、第２の素
子分離絶縁膜の上で行うことを含む。この態様において
は、第１のゲート電極を構成する第２及び第１の導電体
膜の電気的接続は、第２の素子分離絶縁膜の上で行って
いる。素子分離絶縁膜の上は、活性領域に比べ、面積的
に余裕がある。よって素子分離絶縁膜の上において、第
１の導電体膜の幅を大きくすることができる。従って、
第１の導電体膜と第２の導電体膜とを電気的に接続され
るために、第１の導電体膜の上の第１の絶縁膜に、コン
タクトホールを形成する際、マスク合わせに余裕ができ
る。
【００１４】この発明に従う不揮発性半導体記憶装置の
製造方法のさらに好ましい態様として、トンネル絶縁膜
及び第１のゲート絶縁膜を形成する工程は、トンネル絶
縁膜の厚みとゲート絶縁膜の厚みが同じであることを含
む。
【００１５】この発明に従う不揮発性半導体記憶装置の
製造方法のさらに好ましい態様として、トンネル絶縁膜
及び第１のゲート絶縁膜を形成する工程は、厚みが７〜
１７ｎｍのトンネル絶縁膜及び第１のゲート絶縁膜を形
成する工程を含む。
【００１６】この発明に従う不揮発性半導体記憶装置の
製造方法のさらに好ましい態様として、同じ動作電圧の
記憶素子と第１の電界効果トランジスタとを形成する工
程を含む。この動作電圧としては例えば１.５〜５Ｖが
ある。
【００１７】この発明に従う不揮発性半導体記憶装置の
製造方法のさらに好ましい態様として、第１の電界効果
トランジスタを、Ｙゲート、センスアンプ、入出力バッ
ファ、Ｘアドレスデコーダ、Ｙアドレスデコーダ、アド
レスバッファ及びコントロールロジックのうち、少なく
ともいずれか１つの回路に含まれる。これらの回路に含
まれる電界効果トランジスタは低耐圧のトランジスタで
ある。不揮発性半導体記憶装置の低消費電力化の要請に
より、低耐圧トランジスタの動作電圧が小さくなってい
る。これに伴い低耐圧トランジスタのゲート絶縁膜の厚
みも小さくなってきており、記憶素子のトンネル絶縁膜
の厚みと同じにすることができる。よってこの発明に従
う不揮発性半導体記憶装置の製造方法は、記憶素子と低
耐圧トランジスタとを同一の半導体基板上に形成する場
合に応用することができる。
【００１８】この発明に従う不揮発性半導体記憶装置の
製造方法のさらに好ましい態様として、以下の態様があ
る。主表面は、さらに第４の領域を有する。第１の絶縁
膜を形成する工程の後に、第４の領域に、第２の電界効
果トランジスタの第２のゲート絶縁膜を形成する工程を
含む。第２の導電体膜を形成する工程は、第２の導電体
膜を第４の領域にある第２のゲート絶縁膜の上に形成す
る工程を含む。第１の領域にコントロールゲート及びフ
ローティングゲート並びに第２の領域に第２及び第１の
導電体膜の積層構造を含む第１のゲート電極を形成する
工程は、第２の導電体膜を選択的に除去し、第４の領域
に第２の電界効果トランジスタの第２のゲート電極を形
成する工程を含む。
【００１９】この態様は、記憶素子のトンネル絶縁膜及
び第１の電界効果トランジスタの第１のゲート絶縁膜を
形成後、第４の領域に、第２の電界効果トランジスタの
第２のゲート絶縁膜を形成し、その後第２のゲート絶縁
膜の上に形成された第２の導電体膜を選択的に除去し、
第２の電界効果トランジスタの第２のゲート電極を形成
している。すなわち、記憶素子のトンネル絶縁膜及び第
１の電界効果トランジスタの第１のゲート絶縁膜の形成
工程と、第２の電界効果トランジスタの第２のゲート絶
縁膜の形成工程とを異ならしめている。よって、第２の
電界効果トランジスタの第２のゲート絶縁膜は、要求さ
れる最適な厚みや材質にすることができる。
【００２０】この発明に従う不揮発性半導体記憶装置の
製造方法のさらに好ましい態様として、第２のゲート絶
縁膜を形成する工程を、トンネル絶縁膜及び第１のゲー
ト絶縁膜の厚みと異なる厚みの第２のゲート絶縁膜を形
成する工程を含む。
【００２１】この発明に従う不揮発性半導体記憶装置の
製造方法のさらに好ましい態様として、以下の工程があ
る。第２のゲート絶縁膜を形成する工程は、トンネル絶
縁膜及び第１のゲート絶縁膜の厚みより、大きな厚みの
第２のゲート絶縁膜を形成する工程を含む。
【００２２】この発明に従う不揮発性半導体記憶装置の
製造方法のさらに好ましい態様として、以下の工程があ
る。第２のゲート絶縁膜を形成する工程は、厚みが１５
〜４０ｎｍの第２のゲート絶縁膜を形成する工程を含
む。
【００２３】この発明に従う不揮発性半導体記憶装置の
製造方法のさらに好ましい態様として、以下の態様があ
る。第２の電界効果トランジスタの形成工程は、記憶素
子及び第１の電界効果トランジスタの動作電圧と異なる
動作電圧の第２の電界効果トランジスタを形成する工程
を含む。このような動作電圧として例えば５〜１５Ｖが
ある。
【００２４】この発明に従う不揮発性半導体記憶装置の
製造方法のさらに好ましい態様として、以下の態様があ
る。第２の電界効果トランジスタは、書き込み／消去回
路及び昇圧回路に含まれる。書き込み／消去回路及び昇
圧回路中の電界効果トランジスタは高耐圧トランジスタ
が用いられる。この発明は、同一半導体基板の上に、記
憶素子、低耐圧トランジスタ及び高耐圧トランジスタを
形成する場合に応用することができる。
【００２５】この発明に従う不揮発性半導体記憶装置の
製造方法は、その主表面に、第１、第２、第３及び第４
の領域を有する半導体基板と、コントロールゲート及び
フローティングゲートを有する記憶素子と、第１のゲー
ト電極を有する第１の電界効果トランジスタと、第２の
ゲート電極を有する第２の電界効果トランジスタと、を
含む不揮発性半導体記憶装置の製造方法でる。この発明
に従う不揮発性半導体記憶装置の製造方法は、以下の工
程を備える。主表面に、主表面を第１の領域と第２の領
域とに分ける第１の素子分離絶縁膜を形成する工程と、
第１の領域に記憶素子のトンネル絶縁膜を形成し、同時
に第２の領域に第１の電界効果トランジスタの第１のゲ
ート絶縁膜を形成する工程と、トンネル絶縁膜、第１の
ゲート絶縁膜及び第３の領域の上に、第１の導電体膜を
形成する工程と、第１の領域にある第１の導電体膜の上
に、記憶素子の誘電体膜となる第１の絶縁膜を形成する
工程と、第２及び第３の領域にある第１の導電体膜の上
並びに第４の領域の上に、第４の領域において第２の電
界効果トランジスタの第２のゲート絶縁膜となる第２の
絶縁膜を形成する工程と、第３の領域にある第１の導電
体膜の上の前記第２の絶縁膜を選択的に除去し、第３の
領域にある第１の導電体膜を露出する工程と、第１の領
域にある第１の絶縁膜の上、第２の領域にある第２の絶
縁膜の上、第３の領域にある第１の導電体膜の上及び第
４の領域にある第２の絶縁膜の上に、第２の導電体膜を
形成する工程と、を備える。第２の導電体膜を形成する
工程は、第３の領域で第１の導電体膜と第２の導電体膜
とを電気的に接続させる工程を含む。さらに、第２及び
第１の導電体膜を選択的に除去して、第１の領域に、コ
ントロールゲート及びフローティングゲート、第２の領
域に、間に第２の絶縁膜を挟んだ第２及び第１の導電体
膜の積層構造を含み、かつ第２の導電体膜と第１の導電
体膜とが第３の領域で電気的に接続されている第１のゲ
ート電極並びに第４の領域に、第２の導電体膜を含む第
２のゲート電極を形成する工程を備えている。
【００２６】この発明に従う不揮発性半導体記憶装置の
製造方法は、記憶素子のトンネル絶縁膜と第１の電界効
果トランジスタのゲート絶縁膜と同時に形成しているの
で、別々に形成していた従来に比べ、製造工程を減らす
ことができる。また、記憶素子のトンネル絶縁膜及び第
１の電界効果トランジスタの第１のゲート絶縁膜の形成
工程と、第２の電界効果トランジスタの第２のゲート絶
縁膜の形成工程とを異ならしめている。よって、第２の
電界効果トランジスタの第２のゲート絶縁膜は、要求さ
れる最適な厚みや材質にすることができる。
【００２７】この発明に従う不揮発性半導体記憶装置
は、情報の記憶を電荷の蓄積により行う不揮発性半導体
記憶装置であって、主表面を有する半導体基板と、主表
面を第１の領域と第２の領域とに分ける第１の素子分離
絶縁膜と、第１の領域に形成され、トンネル絶縁膜、フ
ローティングゲート、誘電体膜、コントロールゲートが
積層された構造を有する記憶素子と、第２の領域に形成
され、第１のゲート絶縁膜、第１のゲート電極が積層さ
れた構造を有する第１の電界効果トランジスタと、を備
える。第１のゲート絶縁膜の厚みは、トンネル絶縁膜の
厚みと同じである。第１のゲート電極の厚みは、フロー
ティングゲートの厚み＋コントロールゲートの厚みと同
じである。
【００２８】この発明に従う不揮発性半導体記憶装置
は、第１のゲート電極、例えば、低耐圧トランジスタの
ゲート電極が２層の導電体膜から構成される。したがっ
て、導電体膜への不純物ドーピングの際の不純物の突き
抜けを防止でき、第１のゲート絶縁膜の膜質向上及び第
１のゲート電極直下の半導体基板不純物プロファイルの
高精度制御することができる。よって、高信頼性を有す
る不揮発性半導体記憶装置を実現できる。
【００２９】また、第１及び第２の導電体膜として、ポ
リシリコン膜を用いた場合、第１のゲート絶縁膜の膜質
特性要求（第１のゲート絶縁膜と第１の導電体膜との界
面に起因）及び金属シリサイドの特性要求（第２の導電
体膜と金属シリサイドとの界面に起因）に対し、それぞ
れ、第１の導電体膜、第２の導電体膜により独立に最適
化できる。
【００３０】さらに、第１の電界効果トランジスタの第
１のゲート電極の高さと、記憶素子の高さとが概ね同一
となる。よって、その上に形成される層間絶縁膜の平坦
性を向上させることができるこの発明に従う不揮発性半
導体記憶装置の好ましい態様として、第１のゲート電極
は、下層電極と上層電極とを積層した構造であり、下層
電極と上層電極とが接触している。
【００３１】この発明に従う不揮発性半導体記憶装置の
さらに好ましい態様として、以下の態様がある。主表面
は、さらに第３の領域を有する。第１のゲート電極は、
下層電極と上層電極との間に絶縁膜を挟んだ構造であ
る。下層電極と上層電極とは、第３の領域で電気的に接
続されている。この発明に従う不揮発性半導体記憶装置
のさらに好ましい態様は、下層電極と上層電極との間に
絶縁膜を挟んだ構造であり、この絶縁膜により上記した
不純物の突き抜けをさらに防止でき、第１のゲート絶縁
膜の膜質向上及び第１のゲート電極直下の半導体基板不
純物プロファイルの高精度制御することができる。よっ
て、高信頼性を有する不揮発性半導体記憶装置を実現で
きる。
【００３２】また、下層電極と上層電極との間に絶縁膜
を挟んだ構造であるため、第１の電界効果トランジスタ
の第１のゲート電極の高さと、記憶素子の高さとが同一
となる。よって、その上に形成される層間絶縁膜の平坦
性を向上させることができる。
【００３３】この発明に従う不揮発性半導体記憶装置の
さらに好ましい態様として、以下の態様がある。主表面
は、さらに第４の領域を有する。第２の電界効果トラン
ジスタは、第４の領域に形成され、第１のゲート絶縁膜
及びトンネル絶縁膜の厚みと異なる厚みの第２のゲート
絶縁膜と、第２のゲート電極とが積層された構造を有す
る。
【００３４】
【発明の実施の形態】この発明を適用することができる
不揮発性半導体記憶装置として、例えばフラッシュメモ
リがある。図１８はフラッシュメモリの一般的な構成を
示すブロック図である。フラッシュメモリは記憶素子が
行列状に配置されたメモリセルアレイ１と、Ｙゲート、
センスアンプ３と、入出力バッファ５と、Ｘアドレスデ
コーダ７と、Ｙアドレスデコーダ９と、アドレスバッフ
ァ１１と、コントロールロジック１３とを含む。以下説
明するこの発明の実施の形態は、フラッシュメモリにこ
の発明を適用した場合を説明するが、この発明はこれに
限定されるわけではなく、フローティングゲート及びコ
ントロールゲートを有する記憶素子と、第１のゲート電
極を有する第１の電界効果トランジスタと、を含む不揮
発性半導体記憶装置、例えば、ＥＰＲＯＭ、ＥＥＰＲＯ
Ｍ、フラッシュＥＥＰＲＯＭ（ＮＯＲ型、ＮＡＮＤ型、
ＤＩＮＯＲ型、ＡＮＤ型）等であればこの発明を適用す
ることができる。
【００３５】（第１形態）図１は、この発明に従う不揮
発性半導体記憶装置の製造方法の第１形態を用いて製造
した不揮発性半導体記憶装置の部分断面図である。半導
体基板の一例であるシリコン基板１０の主表面は、フィ
ールド酸化膜６２，６４，６６，６８によって、記憶素
子形成領域５６、低耐圧トランジスタ形成領域５８、高
耐圧トランジスタ形成領域６０に分けられている。記憶
素子形成領域５６は、図１８に示すメモリセルアレイ１
に対応している。低耐圧トランジスタ形成領域５８は、
図１８に示すＹゲート、センスアンプ３、入出力バッフ
ァ５、Ｘアドレスデコーダ７、Ｙアドレスデコーダ９、
アドレスバッファ１１、コントロールロジック１３の少
なくともいずれかに対応している。高耐圧トランジスタ
形成領域６０は、図１８中に示すＸアドレスデコーダ
７、Ｙアドレスデコーダ９、もしくはその周辺に配置さ
れる書込み／消去回路及び昇圧回路に対応している。記
憶素子形成領域５６が、第１の領域の一例であり、低耐
圧トランジスタ形成領域５８が第２の領域の一例であ
り、高耐圧トランジスタ形成領域６０が第４の領域の一
例である。そして記憶素子形成領域５６と低耐圧トラン
ジスタ形成領域５８との間にあるフィールド酸化膜６６
が、第１の素子分離絶縁膜の一例である。
【００３６】まず、記憶素子形成領域５６に形成された
記憶素子について説明する。記憶素子形成領域５６にあ
るシリコン基板１０の主表面の上に、トンネル絶縁膜の
一例であるトンネル酸化膜１４が形成されている。トン
ネル酸化膜１４の上に、順にフローティングゲート２
０、誘電体膜２２、コントロールゲート２４が積層され
ている。この積層構造を挟むように、シリコン基板１０
の主表面には、ソース／ドレイン３０、３２が形成され
ている。記憶素子形成領域５６には、この積層構造及び
ソース／ドレイン３０、３２を覆うように、シリコン酸
化膜４２が形成されている。シリコン酸化膜４２には、
ソース／ドレイン３０、３２に到達するコンタクトホー
ルが設けられている。シリコン酸化膜４２の上に形成さ
れたアルミ配線４４、４６は、これらのコンタクトホー
ル内にまで形成され、これにより、アルミ配線４４はソ
ース／ドレイン３０と電気的に接続され、アルミ配線４
６はソース／ドレイン３２と電気的に接続されている。
【００３７】次に、低耐圧トランジスタ形成領域５８に
形成された第１の電界効果トランジスタの一例である低
耐圧トランジスタについて説明する。低耐圧トランジス
タ形成領域にあるシリコン基板１０の主表面の上には、
第１のゲート絶縁膜の一例であるゲート酸化膜１６が形
成されている。ゲート酸化膜１６の上には第１のゲート
電極の一例であるゲート電極２６が形成されている。ゲ
ート電極２６は、ポリシリコン膜を積層した構造をして
いる。ゲート電極２６を挟むように、シリコン基板１０
の主表面には、ソース／ドレイン３４、３６が形成され
ている。ソース／ドレイン３４、３６及びゲート電極２
６を覆うようにシリコン酸化膜４２が形成されている。
シリコン酸化膜４２の上には、アルミ配線４８、５０が
形成されている。シリコン酸化膜４２は、ソース／ドレ
イン３４、３６に到達するコンタクトホールが設けられ
ておりアルミ配線４８、５０はこれらのコンタクトホー
ル内にも形成され、アルミ配線４８はソース／ドレイン
３４と電気的に接続され、アルミ配線５０はソース／ド
レイン３６と電気的に接続されている。
【００３８】次に、高耐圧トランジスタ形成領域６０に
形成された第２の電界効果トランジスタの一例である高
耐圧トランジスタついて説明する。高耐圧トランジスタ
形成領域６０にあるシリコン基板１０の主表面の上に
は、第２のゲート絶縁膜の一例であるゲート酸化膜１８
が形成されている。ゲート酸化膜１８の上には、第２の
ゲート電極の一例であるゲート電極２８が形成されてい
る。ゲート電極２８を挟むように、シリコン基板１０の
主表面にはソース／ドレイン３８、４０が形成されてい
る。ゲート電極２８並びにソース／ドレイン３８、４０
を覆うように、シリコン酸化膜４２が形成されている。
シリコン酸化膜４２の上には、アルミ配線５２、５４が
形成されている。シリコン酸化膜４２には、ソース／ド
レイン３８、４０に到達するコンタクトホールが形成さ
れており、アルミ配線５２、５４はそれぞれコンタクト
ホール内にも形成され、これによりアルミ配線５２はソ
ース／ドレイン３８と電気的に接続され、アルミ配線５
４はソース／ドレイン４０と電気的に接続されている。
【００３９】次にこの発明に従う不揮発性半導体記憶装
置の製造方法の第１形態について説明する。まず図２を
参照して、シリコン基板１０の主表面に、フィールド酸
化膜６２，６４，６６，６８を選択的に形成し、シリコ
ン基板１０の主表面を記憶素子形成領域５６、低耐圧ト
ランジスタ形成領域５８、高耐圧トランジスタ形成領域
６０に分ける。図３を参照して、シリコン基板１０の主
表面の上に、例えば熱酸化法を用いて厚さ７〜１７ｎｍ
のシリコン酸化膜７０を形成する。記憶素子形成領域５
６にあるシリコン酸化膜７０は、トンネル酸化膜とな
り、低耐圧トランジスタ形成領域５８の上のシリコン酸
化膜７０は、ゲート酸化膜となる。このように、トンネ
ル酸化膜とゲート酸化膜とが同時に形成されている。な
お、以下素子形成領域５６の上にあるシリコン酸化膜７
０をトンネル酸化膜１４、低耐圧トランジスタ形成領域
５８の上にあるシリコン酸化膜７０をゲート酸化膜１６
として表す。
【００４０】図４を参照して、シリコン基板１０の主表
面の上に、例えばＣＶＤ法を用いて厚さ１００〜２００
ｎｍのポリシリコン膜７２を形成する。ポリシリコン膜
７２が、第１の導電体膜の一例である。そしてレジスト
をマスクとして、ポリシリコン膜７２をエッチングによ
り選択的に除去する。この選択的除去により、高耐圧ト
ランジスタ形成領域６０の上にあるポリシリコン膜７２
が除去される。
【００４１】図５を参照して、記憶素子形成領域５６に
あるポリシリコン膜７２、低耐圧トランジスタ形成領域
５８の上にあるポリシリコン膜７２及び高耐圧トランジ
スタ形成領域にあるシリコン酸化膜７０の上に、ＯＮＯ
膜７４を形成する。このＯＮＯ膜７４が、記憶素子の誘
電体膜となる第１の絶縁膜の一例である。ＯＮＯ膜７４
のＯ膜の部分は、例えばＣＶＤ法または熱酸化法により
形成され、Ｎ膜の部分は、例えばＣＶＤ法により形成さ
れる。
【００４２】図６を参照して、レジストをマスクとした
エッチングにより、低耐圧トランジスタ形成領域５８の
上にあるポリシリコン膜７２の上のＯＮＯ膜７４並びに
高耐圧トランジスタ形成領域６０にあるシリコン酸化膜
７０及びＯＮＯ膜７４を除去する。このエッチング除去
により、低耐圧トランジスタ形成領域５８においては、
ポリシリコン膜７２が露出し、高耐圧トランジスタ形成
領域６０においてはシリコン基板１０の主表面が露出す
る。
【００４３】図７を参照して、例えば熱酸化法により高
耐圧トランジスタ形成領域６０にあるシリコン基板１０
の主表面の上に、第２のゲート絶縁膜の一例である厚さ
１５〜４０ｎｍのシリコン酸化膜７６を形成する。この
シリコン酸化膜７６が高耐圧トランジスタのゲート酸化
膜となる。この熱酸化により、低耐圧トランジスタ形成
領域５８にあるポリシリコン膜７２の上にはシリコン酸
化膜７６が形成され、また、記憶素子形成領域５６にあ
るＯＮＯ膜７４の上にもシリコン酸化膜７６が形成され
る。なお、記憶素子形成領域５６においては、シリコン
酸化膜７６の図示を省略している。高耐圧トランジスタ
形成領域６０にあるシリコン酸化膜７６を以下、ゲート
酸化膜１８と表す。
【００４４】図８を参照して、レジストをマスクとした
エッチングにより、低耐圧トランジスタ形成領域５８に
あるシリコン酸化膜７６を選択的に除去する。
【００４５】図９を参照して、シリコン基板１０の主表
面全面に、例えばＣＶＤ法を用いて、第２の導電体膜の
一例である厚さ１００〜４００ｎｍのポリシリコン膜８
０を形成する。なお、第２の導電体膜の他の例として、
厚さ１００〜２００ｎｍのポリシリコン膜と、その上に
形成された厚さ１００〜２００ｎｍのＷＳｉ2，ＭｏＳ
ｉ2，ＣｏＳｉ2，ＴｉＳｉ2などからなるシリサイドの
積層構造がある。なお、高耐圧トランジスタ形成領域６
０に高耐圧トランジスタを形成しない場合は、図７及び
図８の工程を省略し、図６に示す工程後、図９に示す工
程に入る。
【００４６】図１０を参照して、レジストをマスクとし
たエッチングにより、ポリシリコン膜８０、７２を選択
的に除去し、記憶素子形成領域５６に、コントロールゲ
ート２４及びフローティングゲート２０を形成し、低耐
圧トランジスタ形成領域５８にゲート電極２６を形成
し、高耐圧トランジスタ形成領域６０にゲート電極２８
を形成する。
【００４７】図１を参照して、フィールド酸化膜６２，
６４，６６，６８、ゲート電極２８、ゲート電極２６及
びコントロールゲート２４をマスクとして、シリコン基
板１０にイオン注入をすることにより、ソース／ドレイ
ン３０，３２，３４，３６，３８、４０を形成する。そ
してシリコン基板１０の主表面全面に、例えばＣＶＤ法
により層間絶縁膜となるシリコン酸化膜４２を形成す
る。層間絶縁膜としてシリコン酸化膜の代わりに、ＰＳ
Ｇ膜、ＳＯＧ膜またはＢＰＳＧ膜を用いてもよい。ＰＳ
Ｇ膜、ＳＯＧ膜またはＢＰＳＧ膜を単独に用いた一層構
造でもよいし、またはシリコン酸化膜、ＰＳＧ膜、ＳＯ
Ｇ膜またはＢＰＳＧ膜を組み合わせた多層構造でもよ
い。次に、レジストをマスクとしたエッチングにより、
シリコン酸化膜４２を選択的に除去し、ソース／ドレイ
ン３０，３２，３４，３６，３８、４０を露出させるコ
ンタクトホールを形成する。そしてシリコン酸化膜４２
の上に、例えばスパッタリング法を用いてアルミニウム
膜を形成する。このアルミニウム膜にパターニングを施
し、アルミ配線４４，４６，４８，５０，５２、５４を
形成する。なおアルミ配線の代わりにアルミニウムに銅
などを含んだアルミ合金配線でもよい。あるいはチタン
やチタンナイトライドを含むバリアメタルとアルミ合金
とチタンナイトライドを含む反射防止膜とを積層した配
線でもよい。
【００４８】図３の説明個所で説明したように、第１形
態においては、記憶素子形成領域５６及び低耐圧トラン
ジスタ形成領域５８の上に、同時にシリコン酸化膜７０
を形成する。このシリコン酸化膜７０はトンネル酸化膜
１４及びゲート酸化膜１６となる。よってトンネル酸化
膜１４とゲート酸化膜１６とを同時に形成しているの
で、製造工程の簡略が図ることができる。
【００４９】（第２形態）図１１は、この発明に従う不
揮発性半導体記憶装置の製造方法の第２形態を用いて製
造した不揮発性半導体記憶装置の部分断面図である。図
１に示す構造と同一の部分については同一の符号を付す
ことによりその説明を省略する。図１１に示す構造と図
１に示す構造との違いは、図１１に示す構造において、
低耐圧トランジスタ形成領域５８に形成された電界効果
トランジスタのゲート電極２６が、間にＯＮＯ膜７４を
挟んだポリシリコン膜８０及び７２の積層構造という点
である。
【００５０】図１２は、図１１で示す不揮発性半導体記
憶装置の部分平面図であり、図１２を矢印Ａ方向に切断
した断面図が図１１である。ゲート電極２６を構成する
ポリシリコン膜８０とポリシリコン膜７２とは、第２の
素子分離絶縁膜の一例であるフィールド酸化膜８６の上
で、コンタクトホール９０内に形成されたポリシリコン
膜によって電気的に接続されている。フィールド酸化膜
８６が位置するところが、第３の領域の一例である。図
１３は、図１２を矢印Ｂ方向に切断した部分断面図であ
る。図１３を見ればわかるように、ポリシリコン膜８０
とポリシリコン膜７２とは、コンタクトホール９０内に
形成されたポリシリコン膜により電気的に接続されてい
る。
【００５１】次に、この発明に従う不揮発性半導体記憶
装置の製造方法の第２形態を説明する。第２形態では、
第１形態の図５までと同一の工程を経てから、以下の工
程に移る。第２形態では、第１形態の図６の工程の低耐
圧トランジスタ形成領域５８の上にあるポリシリコン膜
７２上のＯＮＯ膜７４並びに高耐圧トランジスタ形成領
域６０にあるシリコン酸化膜７０及びＯＮＯ膜７４除去
にかえて、低耐圧トランジスタ形成領域５８の上にある
ポリシリコン膜７２上のＯＮＯ膜７４はそのまま残し、
高耐圧トランジスタ形成領域６０にあるシリコン酸化膜
７０及びＯＮＯ膜７４のみを除去する。そして、第１形
態の図７の工程のように、高耐圧トランジスタ形成領域
６０にあるシリコン基板１０の主表面上に、熱酸化によ
りシリコン酸化膜７６を形成する。このとき、ＯＮＯ膜
７４上にはほとんど熱酸化による酸化膜は形成されない
ので、第１形態の図８の工程の手段でＯＮＯ膜７４上の
シリコン酸化膜７６は除去しなくてもよい。この状態が
図１４（ａ）に示す状態である。以下、（ａ）は、図１
２に示す構造の矢印Ａ方向に切断した断面の工程図を示
すものであり、（ｂ）は矢印Ｂ方向に沿って切断した断
面の工程図を示す。
【００５２】図１５を参照して、ポリシリコン膜７２の
上にＯＮＯ膜７４が形成されている。図１４の工程の
後、図１５（ｂ）に示すように、フィールド酸化膜８６
の上において、ＯＮＯ膜７４に、ポリシリコン膜７２を
露出させるコンタクトホール９０を形成する。なお、高
耐圧トランジスタ形成領域６０に高耐圧トランジスタを
形成しない場合は、図５に示す工程後、（ｂ）断面のフ
ィールド酸化膜８６の上のＯＮＯ膜７４に、ポリシリコ
ン膜７２を露出させるコンタクトホール９０を形成す
る。
【００５３】図１６を参照して、シリコン基板１０の主
表面全面に、第１形態と同じ条件でポリシリコン膜８０
を形成する。このポリシリコン膜８０の形成により、図
１６（ｂ）に示すように、ポリシリコン膜８０は、コン
タクトホール９０内にも形成され、ポリシリコン膜７２
と電気的に接続される。
【００５４】図１７を参照して、ポリシリコン膜８０及
び７２を選択的にエッチング除去し、記憶素子形成領域
５６に、コントロールゲート２４及びフローティングゲ
ート２０を形成し、低耐圧トランジスタ形成領域５８
に、間にＯＮＯ膜７４を挟むポリシリコン膜８０及び７
２の積層構造からなるゲート電極２６を形成し、高耐圧
トランジスタ形成領域６０に、ポリシリコン膜８０から
なるゲート電極２８を形成する。以下の工程は第１形態
と同じなので説明を省略する。
【００５５】この第２形態は、第１形態と同様に記憶素
子のトンネル酸化膜１４と第１の電界効果トランジスタ
のゲート酸化膜１６と同一工程で形成することにより、
工程の簡略化を図っている。さらに、この第２形態は、
図１３に示すように、ゲート電極２６を構成するポリシ
リコン膜８０とポリシリコン膜７２との電気的接続を、
フィールド酸化膜８６の上で行っている。フィールド酸
化膜の上は、活性領域に比べ面積的に余裕がある。よっ
てフィールド酸化膜の上において、ポリシリコン膜７２
の幅を大きくすることができる。従って、ポリシリコン
膜８０と電気的に接続させるために、ポリシリコン膜７
２の上のシリコン酸化膜７６にコンタクトホール９０を
形成する際、マスク合わせに余裕ができる。
【００５６】
【図面の簡単な説明】
【図１】この発明に従う不揮発性半導体記憶装置の製造
方法の第１形態を用いて製造した不揮発性半導体記憶装
置の部分断面図である。
【図２】この発明に従う不揮発性半導体記憶装置の製造
方法の第１形態の第１工程図である。
【図３】この発明に従う不揮発性半導体記憶装置の製造
方法の第１形態の第２工程図である。
【図４】この発明に従う不揮発性半導体記憶装置の製造
方法の第１形態の第３工程図である。
【図５】この発明に従う不揮発性半導体記憶装置の製造
方法の第１形態の第４工程図である。
【図６】この発明に従う不揮発性半導体記憶装置の製造
方法の第１形態の第５工程図である。
【図７】この発明に従う不揮発性半導体記憶装置の製造
方法の第１形態の第６工程図である。
【図８】この発明に従う不揮発性半導体記憶装置の製造
方法の第１形態の第７工程図である。
【図９】この発明に従う不揮発性半導体記憶装置の製造
方法の第１形態の第８工程図である。
【図１０】この発明に従う不揮発性半導体記憶装置の製
造方法の第１形態の第９工程図である。
【図１１】この発明に従う不揮発性半導体記憶装置の製
造方法の第２形態を用いて製造した不揮発性半導体記憶
装置の部分断面図である。
【図１２】この発明に従う不揮発性半導体記憶装置の製
造方法の第２形態を用いて製造した不揮発性半導体記憶
装置の部分平面図であり、矢印Ａ方向に沿って切断した
断面図が、図１１である。
【図１３】図１２を矢印Ｂ方向で切断した断面図であ
る。
【図１４】この発明に従う不揮発性半導体記憶装置の製
造方法の第２形態の第１工程図である。
【図１５】この発明に従う不揮発性半導体記憶装置の製
造方法の第２形態の第２工程図である。
【図１６】この発明に従う不揮発性半導体記憶装置の製
造方法の第２形態の第３工程図である。
【図１７】この発明に従う不揮発性半導体記憶装置の製
造方法の第２形態の第４工程図である。
【図１８】この発明を適用することができるフラッシュ
メモリの一般的構成を示すブロック図である。
【符号の説明】
１０ シリコン基板 １４ トンネル酸化膜 １６，１８ ゲート酸化膜 ２０ フローティングゲート ２２ 誘電体膜 ２４ コントロールゲート ２６，２８ ゲート電極 ５６ 記憶素子形成領域 ５８ 低耐圧トランジスタ形成領域 ６０ 高耐圧トランジスタ形成領域 ６６ フィールド酸化膜 ７２，８０ ポリシリコン膜 ７４ ＯＮＯ膜 ７６ シリコン酸化膜 ８６ フィールド酸化膜 ９０ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 コントロールゲート及びフローティング
    ゲートを有する記憶素子と、第１のゲート電極を有する
    第１の電界効果トランジスタと、を含む不揮発性半導体
    記憶装置の製造方法であって、 半導体基板の主表面に、前記主表面を第１の領域と第２
    の領域とに分ける第１の素子分離絶縁膜を形成する工程
    と、 前記第１の領域に前記記憶素子のトンネル絶縁膜を形成
    し、同時に前記第２の領域に前記第１の電界効果トラン
    ジスタの第１のゲート絶縁膜を形成する工程と、 前記トンネル絶縁膜及び前記第１のゲート絶縁膜の上
    に、第１の導電体膜を形成する工程と、 前記第１の領域にある前記第１の導電体膜の上に、前記
    記憶素子の誘電体膜となる第１の絶縁膜を形成する工程
    と、 前記第１の領域にある前記第１の絶縁膜の上及び前記第
    ２の領域にある前記第１の導電体膜の上に、第２の導電
    体膜を形成する工程と、 前記第２及び第１の導電体膜を選択的に除去して、前記
    第１の領域に前記コントロールゲート及び前記フローテ
    ィングゲート並びに前記第２の領域に前記第２及び第１
    の導電体膜の積層構造を含む前記第１のゲート電極を形
    成する工程と、を備えた不揮発性半導体記憶装置の製造
    方法。
  2. 【請求項２】 請求項１において、 前記第１の絶縁膜を形成する工程は、 前記第２の領域にある前記第１の導電体膜の上に、前記
    第１の絶縁膜を形成する工程と、 前記第２の領域にある前記第１の導電体膜の上の前記第
    １の絶縁膜を選択的に除去し、前記第２の領域にある前
    記第１の導電体膜を露出する工程と、を含み、 前記第２の導電体膜を形成する工程は、前記第２の導電
    体膜が、露出した前記第１の導電体膜と接触するように
    形成する工程を含む、不揮発性半導体記憶装置の製造方
    法。
  3. 【請求項３】 請求項１において、 前記主表面は、さらに第３の領域を有し、 前記第１の導電体膜を形成する工程は、前記第１の導電
    体膜を前記第３の領域に形成する工程を含み、 前記第１の絶縁膜を形成する工程は、 前記第１の絶縁膜を前記第２及び第３の領域にある前記
    第１の導電体膜の上に形成する工程と、 前記第３の領域にある前記第１の導電体膜の上の前記第
    １の絶縁膜を選択的に除去し、前記第３の領域にある前
    記第１の導電体膜を露出する工程と、を含み、 前記第２の導電体膜を形成する工程は、前記第２の導電
    体膜を前記第３の領域に形成し、前記第３の領域で前記
    第１の導電体膜と前記第２の導電体膜とを電気的に接続
    させる工程を含み、 前記第１のゲート電極を形成する工程は、前記第１のゲ
    ート電極を構成する前記第２及び第１の導電体膜は、前
    記第３の領域で電気的に接続され、 前記第２の領域に、間に前記第１の絶縁膜を挟んだ前記
    第２及び第１の導電体膜の積層構造を含む前記第１のゲ
    ート電極を形成する工程を含む、不揮発性半導体記憶装
    置の製造方法。
  4. 【請求項４】 請求項３において、 前記第３の領域に、第２の素子分離絶縁膜を形成する工
    程を含み、 前記第１のゲート電極を構成する前記第２及び第１の導
    電体膜が、前記第３の領域で電気的に接続される工程
    は、前記第２の素子分離絶縁膜の上で行うことを含む、
    不揮発性半導体記憶装置の製造方法。
  5. 【請求項５】 請求項１、２、３または４において、 前記トンネル絶縁膜及び前記第１のゲート絶縁膜を形成
    する工程は、前記トンネル絶縁膜の厚みと前記第１のゲ
    ート絶縁膜の厚みが同じであることを含む、不揮発性半
    導体記憶装置の製造方法。
  6. 【請求項６】 請求項５において、 前記トンネル絶縁膜及び前記第１のゲート絶縁膜を形成
    する工程は、厚みが７〜１７ｎｍの前記トンネル絶縁膜
    及び前記第１のゲート絶縁膜を形成する工程を含む、不
    揮発性半導体記憶装置の製造方法。
  7. 【請求項７】 請求項１、２、３、４、５または６にお
    いて、 同じ動作電圧の前記記憶素子と前記第１の電界効果トラ
    ンジスタとを形成する工程を含む、不揮発性半導体記憶
    装置の製造方法。
  8. 【請求項８】 請求項７において、 前記動作電圧は１.５〜５Ｖを含む、不揮発性半導体記
    憶装置の製造方法。
  9. 【請求項９】 請求項１、２、３、４、５、６、７また
    は８において、 前記第１の電界効果トランジスタは、Ｙゲート、センス
    アンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアド
    レスデコーダ、アドレスバッファ及びコントロールロジ
    ックのうち、少なくともいずれか一つの回路に含まれ
    る、不揮発性半導体記憶装置の製造方法。
  10. 【請求項１０】 請求項１、２、３、４、５、６、７、
    ８または９において、 前記主表面は、さらに第４の領域を有し、 前記第１の絶縁膜を形成する工程の後に、 前記第４の領域に、第２の電界効果トランジスタの第２
    のゲート絶縁膜を形成する工程を含み、 前記第２の導電体膜を形成する工程は、前記第２の導電
    体膜を前記第４の領域にある前記第２のゲート絶縁膜の
    上に形成する工程を含み、 前記第１の領域に前記コントロールゲート及び前記フロ
    ーティングゲート並びに前記第２の領域に前記第２及び
    第１の導電体膜の積層構造を含む前記第１のゲート電極
    を形成する工程は、前記第２の導電体膜を選択的に除去
    し、前記第４の領域に前記第２の電界効果トランジスタ
    の第２のゲート電極を形成する工程を含む、不揮発性半
    導体記憶装置の製造方法。
  11. 【請求項１１】 請求項１０において、 前記第２のゲート絶縁膜を形成する工程は、 前記トンネル絶縁膜及び前記第１のゲート絶縁膜の厚み
    と異なる厚みの前記第２のゲート絶縁膜を形成する工程
    を含む、不揮発性半導体記憶装置の製造方法。
  12. 【請求項１２】 請求項１１において、 前記第２のゲート絶縁膜を形成する工程は、 前記トンネル絶縁膜及び前記第１のゲート絶縁膜の厚み
    より、大きな厚みの前記第２のゲート絶縁膜を形成する
    工程を含む、不揮発性半導体記憶装置の製造方法。
  13. 【請求項１３】 請求項１０、１１または１２におい
    て、 前記第２のゲート絶縁膜を形成する工程は、厚みが１５
    〜４０ｎｍの前記第２のゲート絶縁膜を形成する工程を
    含む、不揮発性半導体記憶装置の製造方法。
  14. 【請求項１４】 請求項１０、１１、１２または１３に
    おいて、 前記第２の電界効果トランジスタの形成工程は、前記記
    憶素子及び前記第１の電界効果トランジスタの動作電圧
    と異なる動作電圧の前記第２の電界効果トランジスタを
    形成する工程を含む、不揮発性半導体記憶装置の製造方
    法。
  15. 【請求項１５】 請求項１４において、 前記第２の電界効果トランジスタの動作電圧は、５〜１
    ５Ｖを含む、不揮発性半導体記憶装置の製造方法。
  16. 【請求項１６】 請求項１０、１１、１２、１３、１４
    または１５において、 前記第２の電界効果トランジスタは、書き込み／消去回
    路及び昇圧回路に含まれる、不揮発性半導体記憶装置の
    製造方法。
  17. 【請求項１７】 その主表面に、第１、第２、第３及び
    第４の領域を有する半導体基板と、コントロールゲート
    及びフローティングゲートを有する記憶素子と、第１の
    ゲート電極を有する第１の電界効果トランジスタと、第
    ２のゲート電極を有する第２の電界効果トランジスタ
    と、を含む不揮発性半導体記憶装置の製造方法であっ
    て、 前記主表面に、前記主表面を前記第１の領域と前記第２
    の領域とに分ける第１の素子分離絶縁膜を形成する工程
    と、 前記第１の領域に前記記憶素子のトンネル絶縁膜を形成
    し、同時に前記第２の領域に前記第１の電界効果トラン
    ジスタの第１のゲート絶縁膜を形成する工程と、 前記トンネル絶縁膜、前記第１のゲート絶縁膜及び前記
    第３の領域の上に、第１の導電体膜を形成する工程と、 前記第１の領域にある前記第１の導電体膜の上に、前記
    記憶素子の誘電体膜となる第１の絶縁膜を形成する工程
    と、 前記第２及び前記第３の領域にある前記第１の導電体膜
    の上並びに前記第４の領域の上に、前記第４の領域にお
    いて前記第２の電界効果トランジスタの第２のゲート絶
    縁膜となる第２の絶縁膜を形成する工程と、 前記第３の領域にある前記第１の導電体膜の上の前記第
    ２の絶縁膜を選択的に除去し、前記第３の領域にある前
    記第１の導電体膜を露出する工程と、 前記第１の領域にある前記第１の絶縁膜の上、前記第２
    の領域にある前記第２の絶縁膜の上、前記第３の領域に
    ある前記第１の導電体膜の上及び前記第４の領域にある
    前記第２の絶縁膜の上に、第２の導電体膜を形成する工
    程と、 前記第２の導電体膜を形成する工程は、前記第３の領域
    で前記第１の導電体膜と前記第２の導電体膜とを電気的
    に接続させる工程を含み、 さらに、 前記第２及び第１の導電体膜を選択的に除去して、前記
    第１の領域に、前記コントロールゲート及び前記フロー
    ティングゲート、前記第２の領域に、間に前記第２の絶
    縁膜を挟んだ前記第２及び第１の導電体膜の積層構造を
    含み、かつ前記第２の導電体膜と前記第１の導電体膜と
    が前記第３の領域で電気的に接続されている前記第１の
    ゲート電極並びに前記第４の領域に、前記第２の導電体
    膜を含む前記第２のゲート電極を形成する工程を備えた
    不揮発性半導体記憶装置の製造方法。
  18. 【請求項１８】 情報の記憶を電荷の蓄積によりおこな
    う不揮発性半導体記憶装置であって、 主表面を有する半導体基板と、 前記主表面を第１の領域と第２の領域とに分ける第１の
    素子分離絶縁膜と、 前記第１の領域に形成され、トンネル絶縁膜、フローテ
    ィングゲート、誘電体膜、コントロールゲートが積層さ
    れた構造を有する記憶素子と、 前記第２の領域に形成され、第１のゲート絶縁膜、第１
    のゲート電極が積層された構造を有する第１の電界効果
    トランジスタと、 を備え、 前記第１のゲート絶縁膜の厚みは、前記トンネル絶縁膜
    の厚みと同じであり、 前記第１のゲート電極の厚みは、前記フローティングゲ
    ートの厚み＋前記コントロールゲートの厚みと同じであ
    る、不揮発性半導体記憶装置。
  19. 【請求項１９】 請求項１８において、 前記第１のゲート電極は、下層電極と上層電極とを積層
    した構造であり、 前記下層電極と前記上層電極とが接触している、不揮発
    性半導体記憶装置。
  20. 【請求項２０】 請求項１８において、 前記主表面は、さらに第３の領域を有し、 前記第１のゲート電極は、下層電極と上層電極との間に
    絶縁膜を挟んだ構造であり、 前記下層電極と前記上層電極とは、前記第３の領域で電
    気的に接続されている、不揮発性半導体記憶装置。
  21. 【請求項２１】 請求項１８、１９または２０におい
    て、 前記主表面は、さらに第４の領域を有し、 前記第４の領域に形成され、前記第１のゲート絶縁膜及
    び前記トンネル絶縁膜の厚みと異なる厚みの第２のゲー
    ト絶縁膜と、第２のゲート電極とが積層された構造を有
    する第２の電界効果トランジスタを備えた不揮発性半導
    体記憶装置。
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