JP2013258384A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】論理素子基板領域21A、フラッシュメモリ基板領域21B及びLDMOSトランジスタ基板領域21Cの形成工程において、フラッシュメモリ基板領域21Bにシリコン窒化膜25を形成した後、シリコン窒化膜25の表面に熱酸化膜26を形成し、ONO構造の絶縁膜25ONOを形成すると同時に基板領域21Cの開口部25Aにシリコン窒化膜25を耐酸化マスクパターンとしてLDMOSトランジスタのフィールド酸化膜として下端の深さが浅いシリコン酸化膜27Aを形成し、同時に他の開口部にシリコン酸化膜27Bを形成し、LDMOSトランジスタの素子領域を画成する。
【選択図】図15
Description
以下、第1の実施形態による半導体装置の製造方法を、図1〜図24の工程断面図を参照しながら説明する。
次に第2の実施形態による半導体装置の製造方法について、図28〜図39の工程断面図を参照しながら説明する。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
21I STI素子分離領域
21A 論理素子基板領域
21APW p型ウェル
21ANW n型ウェル
21B フラッシュメモリ基板領域
21Bdy ボディ領域
21C LDMOSトランジスタ基板領域
21DNW 深いn型ウェル
21Dr ドリフト領域
21F フラッシュメモリ素子領域
21LD LDMOSトランジスタ素子領域
21N nチャネルMOSトランジスタ素子領域
21Os 犠牲酸化膜
21P pチャネルMOSトランジスタ素子領域
21PW 浅いp型ウェル
21T 素子分離溝
21a,21fa n型ソースエクステンション領域
21b,21fb n型ドレインエクステンション領域
21c p型ソースエクステンション領域
21d p型ドレインエクステンション領域
21e n+型ソース領域
21f n+型ドレイン領域
21g p+型ソース領域
21h p+型ドレイン領域
21l n+型ソース領域
21m n+ 型ドレイン領域
21n p+型基板コンタクト領域
22 シリコン酸化膜
22T トンネル酸化膜
23 ポリシリコン膜
23Fl ポリシリコン膜および浮遊ゲート電極
24 シリコン酸化膜
25 シリコン窒化膜
25ONO ONO膜
26 熱酸化膜
27A LOCOS構造フィールド酸化膜
27B LOCOS素子分離領域
28A,28B ゲート酸化膜
28AP,28BP 開口部
29 ポリシリコン膜
29N,29P,29LD ゲート電極
29B 制御電極
29FG 積層ゲート構造
29Fs 側壁絶縁膜
29Os 側壁酸化膜
30 シリサイド膜
31 層間絶縁膜
31A〜31I ビアプラグ
121Ap マスク開口部
121Op パッド酸化膜
121N シリコン窒化膜マスク
121Ox シリコン酸化膜
Claims (8)
- 半導体基板にSTI構造の第1の素子分離領域を形成し、前記第1の素子分離領域により第1の基板領域において第1の素子領域を画成する工程と、
前記第1の素子領域に、第1の酸化膜パタ―ンと第1の窒化膜パタ―ンと第2の酸化膜パタ―ンとを順次積層した積層パタ―ンを含む不揮発性半導体メモリ素子を第1の半導体素子として形成する工程と、
前記半導体基板の第2の基板領域に含まれる第2の素子領域に、第3の酸化膜パタ―ンを含む第2の半導体素子を形成する工程と、
を含み、
前記第1の半導体素子を形成する工程は、
前記第1の基板領域および前記第2の基板領域を覆うように第1の酸化膜および窒化膜を順次形成する工程と、
前記第1の酸化膜および前記窒化膜を、前記第1の素子領域を覆ったまま、前記第2の素子領域においてパターニングし、前記第2の素子領域において前記第1の酸化膜および前記窒化膜の積層よりなるマスクパタ―ンを形成する工程と、
前記窒化膜の表面を酸化することにより、前記第1の素子領域において前記窒化膜上に第2の酸化膜を形成する酸化工程と、
前記第1の素子領域において前記第1の酸化膜と前記窒化膜と前記第2の酸化膜と順次積層した積層膜をパターニングすることにより、前記第1の酸化膜パタ―ンと前記第1の窒化膜パタ―ンと前記第2の酸化膜パタ―ンを順次積層した前記積層パタ―ンを形成する工程と、
を含み、
前記第2の半導体素子を形成する工程は、前記第2の基板領域において前記マスクパタ―ンをマスクに前記半導体基板の表面を熱酸化することにより前記第3の酸化膜パタ―ンを形成する酸化工程を含み、
前記第2の酸化膜を形成する熱酸化工程と前記第3の酸化膜パタ―ンを形成する酸化工程とは同時に実行されることを特徴とする半導体装置の製造方法。 - 前記第2の半導体素子は、第1導電型の第1ウェルよりなるドリフト領域と、前記第1ウェルに含まれる第2導電型の第2ウェルとを有し、前記第2ウェルに第1導電型のソース領域が含まれ、前記第1ウェルに前記第2ウェルから離間して第1導電型のドレイン領域が含まれ、前記半導体基板の表面には前記第1ウェル中、前記第2ウェルと前記ドレイン領域との間に前記第3の酸化膜パタ―ンを備え、前記半導体基板上にゲート絶縁膜を介してゲート電極を、前記ゲート電極が前記ソース領域に隣接する第1の端部から前記第1の端部よりも前記ドレイン領域に近い第2の端部まで、前記ソース領域から前記第2の酸化膜パタ―ンの間においては前記第2ウェルおよび前記第1ウェルを前記ゲート絶縁膜を介して覆い、さらに前記ゲート電極は前記第2の端部まで前記第2の酸化膜パタ―ン上を延在するように有するLDMOSトランジスタを含むことを特徴とする請求項1記載の半導体装置の製造方法。
- 前記窒化膜をパターニングする工程は、前記第2の基板領域において前記半導体基板表面が、前記第2の素子領域を囲んで露出するように実行され、前記第3の酸化膜パタ―ンを形成する工程では、前記第2の素子領域を囲んで露出された前記半導体基板表面が同時に酸化され、前記第2の素子領域を囲んで第2の素子分離領域が、第4の酸化膜パタ―ンのかたちで形成されることを特徴とする請求項1または2記載の半導体装置の製造方法。
- さらに前記第2の基板領域において前記第2の素子領域を囲んで、STI構造の第2の素子分離領域を形成する工程を含み、前記第2の素子分離領域を形成する工程は、前記第1の素子分離領域を形成する工程と同時に実行されることを特徴とする請求項1または2記載の半導体装置の製造方法。
- 前記第1の半導体素子を形成する工程は、前記第1の酸化膜および前記窒化膜を形成する工程に先立って、前記第1の素子領域において前記半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に浮遊ゲート電極となる第1の膜を、前記第1の膜が前記第1および第2の基板領域を覆うように形成する工程と、前記第1の膜をパターニングし、前記第2の基板領域から除去する工程と、を含むことを特徴とする請求項1〜4のうち、いずれか一項記載の半導体装置の製造方法。
- 前記第1の半導体素子を形成する工程は、前記第1の酸化膜をトンネル酸化膜として形成する工程を含み、前記窒化膜は前記第1の酸化膜上に、電荷蓄積膜として形成されることを特徴とする請求項1〜4のうち、いずれか一項記載の半導体装置の製造方法。
- さらに前記第1の基板領域および前記第2の基板領域にわたり第2の膜を、前記第2の膜が前記第1の基板領域では前記積層パタ―ンを覆うように形成する工程と、前記第1の基板領域において前記第2の膜を、少なくとも前記積層パタ―ンを含めてパターニングし、前記不揮発性メモリ素子の制御電極を形成する工程を含むことを特徴とする請求項5または6記載の半導体装置の製造方法。
- 前記第2の膜をパターニングする工程と同時に、前記第2の基板領域においても前記第2の膜がパターニングされ、前記第2の半導体装置のゲート電極が形成されることを特徴とする請求項7記載の半導体装置の製造方法。
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