JPH09116035A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH09116035A JPH09116035A JP7270216A JP27021695A JPH09116035A JP H09116035 A JPH09116035 A JP H09116035A JP 7270216 A JP7270216 A JP 7270216A JP 27021695 A JP27021695 A JP 27021695A JP H09116035 A JPH09116035 A JP H09116035A
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Abstract
(57)【要約】
【課題解決手段】 (i) 半導体基板上全面にゲート絶縁
膜、ポリシリコン層及びシリコンナイトライド膜を積層
し、(ii)ゲート絶縁膜、ポリシリコン層及びシリコンナ
イトライド膜を所望の形状にパターニングし、(iii) こ
れら膜の側壁にサイドウォールスペーサを形成し、(iv)
シリコンナイトライド膜及びサイドウォールスペーサを
マスクとして用いて半導体基板の一部を選択的にエッチ
ングし、(v) 半導体基板のエッチングした領域上に、ポ
リシリコン層に対して自己整合的にフィールド酸化膜を
形成する半導体記憶装置の製造方法。 【効果】 フィールド酸化膜のバーズビークがポリシリ
コン層の下に入り込むことによるポリシリコン層の持ち
上がりを低減することができるとともに、ポリシリコン
層端の下部でのフィールド酸化膜の膜厚を十分確保する
ことができる。
膜、ポリシリコン層及びシリコンナイトライド膜を積層
し、(ii)ゲート絶縁膜、ポリシリコン層及びシリコンナ
イトライド膜を所望の形状にパターニングし、(iii) こ
れら膜の側壁にサイドウォールスペーサを形成し、(iv)
シリコンナイトライド膜及びサイドウォールスペーサを
マスクとして用いて半導体基板の一部を選択的にエッチ
ングし、(v) 半導体基板のエッチングした領域上に、ポ
リシリコン層に対して自己整合的にフィールド酸化膜を
形成する半導体記憶装置の製造方法。 【効果】 フィールド酸化膜のバーズビークがポリシリ
コン層の下に入り込むことによるポリシリコン層の持ち
上がりを低減することができるとともに、ポリシリコン
層端の下部でのフィールド酸化膜の膜厚を十分確保する
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法に関し、より詳細にはフローティングゲートを
有するフラッシュメモリに好適に使用可能な半導体記憶
装置の製造方法に関する。
製造方法に関し、より詳細にはフローティングゲートを
有するフラッシュメモリに好適に使用可能な半導体記憶
装置の製造方法に関する。
【０００２】
【従来の技術】従来のフローティングゲートを有するフ
ラッシュメモリを図面に基づいて説明する。図１はフラ
ッシュメモリの平面図であり、このフラッシュメモリに
おいては、シリコン基板１１上にロコス酸化膜１７によ
る素子分離領域により活性領域２０が規定されている。
活性領域２０にはゲート絶縁膜を介してフローティング
ゲート１３が形成されており、フローティングゲート１
３上には、ロコス酸化膜１７上から活性領域２０上にわ
たって、ＯＮＯ膜を介して、コントロールゲート１９が
形成されている。また、活性領域２０内であってフロー
ティングゲート１３及びコントロールゲート１９の両側
にはソース／ドレイン領域２１ａ、２１ｂが形成されて
いる。
ラッシュメモリを図面に基づいて説明する。図１はフラ
ッシュメモリの平面図であり、このフラッシュメモリに
おいては、シリコン基板１１上にロコス酸化膜１７によ
る素子分離領域により活性領域２０が規定されている。
活性領域２０にはゲート絶縁膜を介してフローティング
ゲート１３が形成されており、フローティングゲート１
３上には、ロコス酸化膜１７上から活性領域２０上にわ
たって、ＯＮＯ膜を介して、コントロールゲート１９が
形成されている。また、活性領域２０内であってフロー
ティングゲート１３及びコントロールゲート１９の両側
にはソース／ドレイン領域２１ａ、２１ｂが形成されて
いる。
【０００３】以下に上記フラッシュメモリの製造方法を
説明する。なお、図面（ａ）は図１におけるＸ−Ｘ線断
面図、図面（ｂ）は図１におけるＹ−Ｙ線断面図を示
す。まず、図１８（ａ）及び（ｂ）に示したように、Ｐ
型シリコン基板３１の表面に膜厚約１００Åのゲート絶
縁膜３２を形成した後、フローティングゲート用のポリ
シリコン層３３ａを１０００Å形成する。さらにこのポ
リシリコン層３３ａにイオン注入（Ｎ+ ：31Ｐ+ 、３０
ｋｅＶ、２×１０15／ｃｍ2 ）により不純物を注入す
る。さらに、ポリシリコン層３３ａ上に形成するＯＮＯ
膜〔ＨＴＯ（High Temperature CVD Silicon Dioxide)
１５０Å／ＳｉＮ２５０Å／ＨＴＯ１００Å〕のうちの
下層部酸化膜３４を１００Å、シリコンナイトライド膜
３５（以下、ナイトライド膜と称する）を２００Å形成
する。
説明する。なお、図面（ａ）は図１におけるＸ−Ｘ線断
面図、図面（ｂ）は図１におけるＹ−Ｙ線断面図を示
す。まず、図１８（ａ）及び（ｂ）に示したように、Ｐ
型シリコン基板３１の表面に膜厚約１００Åのゲート絶
縁膜３２を形成した後、フローティングゲート用のポリ
シリコン層３３ａを１０００Å形成する。さらにこのポ
リシリコン層３３ａにイオン注入（Ｎ+ ：31Ｐ+ 、３０
ｋｅＶ、２×１０15／ｃｍ2 ）により不純物を注入す
る。さらに、ポリシリコン層３３ａ上に形成するＯＮＯ
膜〔ＨＴＯ（High Temperature CVD Silicon Dioxide)
１５０Å／ＳｉＮ２５０Å／ＨＴＯ１００Å〕のうちの
下層部酸化膜３４を１００Å、シリコンナイトライド膜
３５（以下、ナイトライド膜と称する）を２００Å形成
する。
【０００４】次いで、図１９（ａ）及び（ｂ）に示した
ように、ナイトライド膜３５上に、シリコン基板３１上
の活性領域全面を覆うレジストパターン３６を形成し、
このレジストパターン３６をマスクとして、ナイトライ
ド膜３５、下層部酸化膜３４、ポリシリコン層３３ａ及
びゲート絶縁膜３２を順次エッチングする。その後、図
２０（ａ）及び（ｂ）に示したように、レジストパター
ン３６を除去し、続いてナイトライド膜３５をマスクと
して、Ｐ型シリコン基板３１に対して選択的にロコス酸
化を行い、膜厚６０００Åのフィールド酸化膜３７を形
成し、活性領域の素子分離を行う。この際、１００Å程
度の酸化膜がナイトライド膜３５上に形成され、この酸
化膜がＯＮＯ膜の上部酸化膜３８となる。また、この際
ポリシリコン層３３ａの側面においても、５０Å程度の
酸化膜３９が形成されることとなる。
ように、ナイトライド膜３５上に、シリコン基板３１上
の活性領域全面を覆うレジストパターン３６を形成し、
このレジストパターン３６をマスクとして、ナイトライ
ド膜３５、下層部酸化膜３４、ポリシリコン層３３ａ及
びゲート絶縁膜３２を順次エッチングする。その後、図
２０（ａ）及び（ｂ）に示したように、レジストパター
ン３６を除去し、続いてナイトライド膜３５をマスクと
して、Ｐ型シリコン基板３１に対して選択的にロコス酸
化を行い、膜厚６０００Åのフィールド酸化膜３７を形
成し、活性領域の素子分離を行う。この際、１００Å程
度の酸化膜がナイトライド膜３５上に形成され、この酸
化膜がＯＮＯ膜の上部酸化膜３８となる。また、この際
ポリシリコン層３３ａの側面においても、５０Å程度の
酸化膜３９が形成されることとなる。
【０００５】次いで、図２１（ａ）及び（ｂ）に示した
ように、コントロールゲート用のポリシリコン層４０ａ
を１０００Å堆積し、このポリシリコン層４０ａにイオ
ン注入（Ｎ+：31Ｐ+ 、６０ｋｅＶ、５×１０12／ｃｍ
2 ）を行う。さらに、図２２（ａ）及び（ｂ）に示した
ように、コントロールゲート形成用のレジストパターン
をマスクとして用いて、ポリシリコン層４０ａ、上部酸
化膜３８、ナイトライド膜３５、下部酸化膜３４、ポリ
シリコン層３３ａ、ゲート絶縁膜３２を順次エッチング
することにより、フローティングゲート３３及びコント
ロールゲート４０をそれぞれ形成する。
ように、コントロールゲート用のポリシリコン層４０ａ
を１０００Å堆積し、このポリシリコン層４０ａにイオ
ン注入（Ｎ+：31Ｐ+ 、６０ｋｅＶ、５×１０12／ｃｍ
2 ）を行う。さらに、図２２（ａ）及び（ｂ）に示した
ように、コントロールゲート形成用のレジストパターン
をマスクとして用いて、ポリシリコン層４０ａ、上部酸
化膜３８、ナイトライド膜３５、下部酸化膜３４、ポリ
シリコン層３３ａ、ゲート絶縁膜３２を順次エッチング
することにより、フローティングゲート３３及びコント
ロールゲート４０をそれぞれ形成する。
【０００６】その後は、フラッシュメモリのセルアレイ
領域のソース／ドレイン領域（図示せず）を、イオン注
入（Ｎ+ ：75Ａｓ+ 、２０ｋｅＶ、２×１０15／ｃ
ｍ2 ）により形成する。さらに、公知の技術により層間
絶縁膜（図示せず）として、ＣＶＤによりＮＳＧを１０
００Å及びＢＰＳＧを５０００Å堆積させ、９００℃で
１０分間のメルト処理を行い、その後、コンタクトホー
ルをフォトエッチにより形成し、スパッタリング法によ
り、Ａｌ−Ｓｉ−Ｃｕを５０００Å堆積させ、フォトエ
ッチによりメタル配線（図示せず）を形成しフラッシュ
メモリを完成させる。
領域のソース／ドレイン領域（図示せず）を、イオン注
入（Ｎ+ ：75Ａｓ+ 、２０ｋｅＶ、２×１０15／ｃ
ｍ2 ）により形成する。さらに、公知の技術により層間
絶縁膜（図示せず）として、ＣＶＤによりＮＳＧを１０
００Å及びＢＰＳＧを５０００Å堆積させ、９００℃で
１０分間のメルト処理を行い、その後、コンタクトホー
ルをフォトエッチにより形成し、スパッタリング法によ
り、Ａｌ−Ｓｉ−Ｃｕを５０００Å堆積させ、フォトエ
ッチによりメタル配線（図示せず）を形成しフラッシュ
メモリを完成させる。
【０００７】また、上記の方法における図２０のロコス
酸化を行う前に、ナイトライド膜３５上にさらにナイト
ライド膜を堆積し、エッチバックして、図２３（ａ）及
び（ｂ）に示したように、ナイトライド膜３５、下層部
酸化膜３４及びポリシリコン層３３ａの側壁に、サイド
ウォールスペーサ５０を形成することにより、ポリシリ
コン層３３ａの側面の酸化を防ぐ方法がある。なお、こ
の場合、サイドウォールスペーサ５０形成時のエッチン
グストッパとしてゲート絶縁膜３２を使用している。
酸化を行う前に、ナイトライド膜３５上にさらにナイト
ライド膜を堆積し、エッチバックして、図２３（ａ）及
び（ｂ）に示したように、ナイトライド膜３５、下層部
酸化膜３４及びポリシリコン層３３ａの側壁に、サイド
ウォールスペーサ５０を形成することにより、ポリシリ
コン層３３ａの側面の酸化を防ぐ方法がある。なお、こ
の場合、サイドウォールスペーサ５０形成時のエッチン
グストッパとしてゲート絶縁膜３２を使用している。
【０００８】
【発明が解決しようとする課題】上述の従来技術の製造
方法では、図２２に示したように、基板上に、例えば、
膜厚約１０００Åのコントロールゲート用のポリシリコ
ン層４０ａのみが存在する領域と、膜厚約１０００Åの
フローティングゲート用のポリシリコン層３３ａ、ＯＮ
Ｏ膜（３４、３５、３８）及びポリシリコン層４０ａの
積層膜が存在する領域とが形成され、それらの間に、約
１０００Å以上の段差が存在することになる。従って、
コントロールゲートをパターニングするにあたり、フロ
ーティングゲート用のポリシリコン層３３ａとポリシリ
コン層４０ａを同時にエッチングする際、オーバーエッ
チングに対するエッチングマージンとして、フローティ
ングゲート端の下部及び近傍でのフィールド酸化膜３７
の膜厚を、１０００Å程度に確保する必要がある。つま
り、十分なエッチングマージンが確保されなければ、フ
ローティングゲート用のポリシリコン層３３ａとポリシ
コン層４０ａとの同時エッチングの際にフィールド酸化
膜３７がエッチングされ、さらにその下のシリコン基板
３１自体もエッチングされてしまうことなるため、後工
程のソース・ドレイン形成のためのイオン注入の際、フ
ィールド酸化膜３７がエッチングされた領域にもイオン
注入されることとなり、素子分離ができないか又は耐圧
が低下するという問題が生じる。
方法では、図２２に示したように、基板上に、例えば、
膜厚約１０００Åのコントロールゲート用のポリシリコ
ン層４０ａのみが存在する領域と、膜厚約１０００Åの
フローティングゲート用のポリシリコン層３３ａ、ＯＮ
Ｏ膜（３４、３５、３８）及びポリシリコン層４０ａの
積層膜が存在する領域とが形成され、それらの間に、約
１０００Å以上の段差が存在することになる。従って、
コントロールゲートをパターニングするにあたり、フロ
ーティングゲート用のポリシリコン層３３ａとポリシリ
コン層４０ａを同時にエッチングする際、オーバーエッ
チングに対するエッチングマージンとして、フローティ
ングゲート端の下部及び近傍でのフィールド酸化膜３７
の膜厚を、１０００Å程度に確保する必要がある。つま
り、十分なエッチングマージンが確保されなければ、フ
ローティングゲート用のポリシリコン層３３ａとポリシ
コン層４０ａとの同時エッチングの際にフィールド酸化
膜３７がエッチングされ、さらにその下のシリコン基板
３１自体もエッチングされてしまうことなるため、後工
程のソース・ドレイン形成のためのイオン注入の際、フ
ィールド酸化膜３７がエッチングされた領域にもイオン
注入されることとなり、素子分離ができないか又は耐圧
が低下するという問題が生じる。
【０００９】しかし、微細化に伴い、フィールド酸化膜
を薄くしようとすると、図２４に示したように、フロー
ティングゲート用のポリシリコン層３３ａ側面の酸化に
よりポリシリコン層３３ａ端がその内側に入り込み、例
えば約３０００Å厚のフィールド酸化膜を形成した場
合、フローティングゲート下の活性領域へのバーズビー
クの入り込みＡは、約５００Åと小さくなり、フローテ
ィングゲート端の下部でのフィールド酸化膜３７の膜厚
（図２４中、Ｂ）は約１０００Åよりもうすくなってし
まう。
を薄くしようとすると、図２４に示したように、フロー
ティングゲート用のポリシリコン層３３ａ側面の酸化に
よりポリシリコン層３３ａ端がその内側に入り込み、例
えば約３０００Å厚のフィールド酸化膜を形成した場
合、フローティングゲート下の活性領域へのバーズビー
クの入り込みＡは、約５００Åと小さくなり、フローテ
ィングゲート端の下部でのフィールド酸化膜３７の膜厚
（図２４中、Ｂ）は約１０００Åよりもうすくなってし
まう。
【００１０】従って、エッチングマージンとなる膜厚Ｂ
を、ポリシリコン層等の段差分である約１０００Å確保
するために、フィールド酸化膜３７の膜厚を約６０００
Åと厚く形成する必要があり、フィールド酸化膜３７の
膜厚を約６０００Åまで厚くすると、基板表面の段差が
大きくなるばかりでなく、フィールド酸化膜のフローテ
ィングゲート下へのバーズビークの入り込みが１５００
Å程度と大きくなり、活性領域の面積の縮小化を引き起
こし、その結果、半導体記憶装置自体の占有面積が増大
するという問題があった。
を、ポリシリコン層等の段差分である約１０００Å確保
するために、フィールド酸化膜３７の膜厚を約６０００
Åと厚く形成する必要があり、フィールド酸化膜３７の
膜厚を約６０００Åまで厚くすると、基板表面の段差が
大きくなるばかりでなく、フィールド酸化膜のフローテ
ィングゲート下へのバーズビークの入り込みが１５００
Å程度と大きくなり、活性領域の面積の縮小化を引き起
こし、その結果、半導体記憶装置自体の占有面積が増大
するという問題があった。
【００１１】なお、図２３に示したように、ポリシリコ
ン層３３ａの側面の酸化をサイドウォールスペーサ５０
によって防止したものでも、バーズビークの入り込みが
抑制されるが、フローティングゲート端の下部でのフィ
ールド酸化膜３７の膜厚Ｂは、上記と同程度であり、同
様の問題が生じる。また、ゲート絶縁膜の側面は露出し
ているため、この部分でゲート絶縁膜が厚くなってしま
う。
ン層３３ａの側面の酸化をサイドウォールスペーサ５０
によって防止したものでも、バーズビークの入り込みが
抑制されるが、フローティングゲート端の下部でのフィ
ールド酸化膜３７の膜厚Ｂは、上記と同程度であり、同
様の問題が生じる。また、ゲート絶縁膜の側面は露出し
ているため、この部分でゲート絶縁膜が厚くなってしま
う。
【００１２】このように、近年の半導体記憶装置におい
ては、動作電圧が低電圧化され、かつ微細化技術の発達
によりフィールド酸化膜を薄くするとともに、フィール
ド酸化膜による段差を低減しようとする方向に向かって
いるにもかかわらず、上述したように基板を保護するた
めには、フィールド酸化膜を十分薄くすることができな
いというのが現実である。
ては、動作電圧が低電圧化され、かつ微細化技術の発達
によりフィールド酸化膜を薄くするとともに、フィール
ド酸化膜による段差を低減しようとする方向に向かって
いるにもかかわらず、上述したように基板を保護するた
めには、フィールド酸化膜を十分薄くすることができな
いというのが現実である。
【００１３】
【課題を解決するための手段】本発明によれば、(i) 半
導体基板上全面にゲート絶縁膜、ポリシリコン層及びシ
リコンナイトライド膜を積層し、(ii)これらゲート絶縁
膜、ポリシリコン層及びシリコンナイトライド膜を所望
の形状にパターニングし、(iii) 該ゲート絶縁膜、ポリ
シリコン層及びシリコンナイトライド膜の側壁にシリコ
ンナイトライド膜によるサイドウォールスペーサを形成
し、(iv)前記シリコンナイトライド膜及びサイドウォー
ルスペーサをマスクとして用いて前記半導体基板の一部
を選択的にエッチングし、(v) 前記半導体基板のエッチ
ングした領域上に、前記ポリシリコン層に対して自己整
合的にフィールド酸化膜を形成する半導体記憶装置の製
造方法が提供される。
導体基板上全面にゲート絶縁膜、ポリシリコン層及びシ
リコンナイトライド膜を積層し、(ii)これらゲート絶縁
膜、ポリシリコン層及びシリコンナイトライド膜を所望
の形状にパターニングし、(iii) 該ゲート絶縁膜、ポリ
シリコン層及びシリコンナイトライド膜の側壁にシリコ
ンナイトライド膜によるサイドウォールスペーサを形成
し、(iv)前記シリコンナイトライド膜及びサイドウォー
ルスペーサをマスクとして用いて前記半導体基板の一部
を選択的にエッチングし、(v) 前記半導体基板のエッチ
ングした領域上に、前記ポリシリコン層に対して自己整
合的にフィールド酸化膜を形成する半導体記憶装置の製
造方法が提供される。
【００１４】
【発明の実施の形態】本発明の製造方法の工程(i) にお
いて、用いる半導体基板としては、通常半導体記憶装置
を用いるために使用される基板であれば、特に限定され
るものではない。なかでもシリコン基板が好ましい。こ
の半導体基板上にゲート絶縁膜、ポリシリコン層及びシ
リコンナイトライド膜を順次積層する。ゲート絶縁膜
は、公知の方法、例えば酸素ガス雰囲気下、７００〜９
００℃で、１５〜２０分間程度熱酸化することにより、
膜厚１００〜１５０Å程度で形成することができる。ま
た、ポリシリコン層は、フローティングゲートを形成す
るためのものであり、公知の方法、例えばシラン（Ｓｉ
Ｈ4 ）、ジシラン（Ｓｉ2 Ｈ6 ）等を用いたＣＶＤ法等
により、膜厚１０００〜１５００Å程度で形成すること
ができる。なお、このポリシリコン層には、Ｐ型又はＮ
型の不純物イオン、例えばボロン又はリン、ヒ素等のイ
オンを５．０×１０14〜８．０×１０14ｃｍ-3程度ドー
ピングして用いることが好ましい。なお、この際に形成
するポリシリコン層はフローティングゲート形成用に用
いることが好ましいが、後の工程で、このポリシリコン
層に基づく段差によってオーバーエッチングの問題を生
じる可能性のあるポリシリコン層であれば、その用途は
特に限定されるものではない。シリコンナイトライド膜
は、公知の方法、例えば、ＬＰ−ＣＶＤ等の方法によ
り、膜厚１０００〜１２００Å程度で形成することがで
きる。
いて、用いる半導体基板としては、通常半導体記憶装置
を用いるために使用される基板であれば、特に限定され
るものではない。なかでもシリコン基板が好ましい。こ
の半導体基板上にゲート絶縁膜、ポリシリコン層及びシ
リコンナイトライド膜を順次積層する。ゲート絶縁膜
は、公知の方法、例えば酸素ガス雰囲気下、７００〜９
００℃で、１５〜２０分間程度熱酸化することにより、
膜厚１００〜１５０Å程度で形成することができる。ま
た、ポリシリコン層は、フローティングゲートを形成す
るためのものであり、公知の方法、例えばシラン（Ｓｉ
Ｈ4 ）、ジシラン（Ｓｉ2 Ｈ6 ）等を用いたＣＶＤ法等
により、膜厚１０００〜１５００Å程度で形成すること
ができる。なお、このポリシリコン層には、Ｐ型又はＮ
型の不純物イオン、例えばボロン又はリン、ヒ素等のイ
オンを５．０×１０14〜８．０×１０14ｃｍ-3程度ドー
ピングして用いることが好ましい。なお、この際に形成
するポリシリコン層はフローティングゲート形成用に用
いることが好ましいが、後の工程で、このポリシリコン
層に基づく段差によってオーバーエッチングの問題を生
じる可能性のあるポリシリコン層であれば、その用途は
特に限定されるものではない。シリコンナイトライド膜
は、公知の方法、例えば、ＬＰ−ＣＶＤ等の方法によ
り、膜厚１０００〜１２００Å程度で形成することがで
きる。
【００１５】工程(ii)においては、半導体基板上に積層
されたゲート絶縁膜、ポリシリコン層及びシリコンナイ
トライド膜を所望の形状にパターニングする。この場合
のパターニングは、後の工程でフィールド酸化膜を形成
することにより規定する活性領域の全面を覆うことがで
きるように、フォトリソグラフィ及びエッチング工程に
よりレジストパターンを形成し、このレジストパターン
をマスクとして、まず、シリコンナイトライド膜のみを
パターニングし、次いで、このシリコンナイトライド膜
をマスクとしてポリシリコン層及びゲート絶縁膜を順次
パターニングすることが好ましい。
されたゲート絶縁膜、ポリシリコン層及びシリコンナイ
トライド膜を所望の形状にパターニングする。この場合
のパターニングは、後の工程でフィールド酸化膜を形成
することにより規定する活性領域の全面を覆うことがで
きるように、フォトリソグラフィ及びエッチング工程に
よりレジストパターンを形成し、このレジストパターン
をマスクとして、まず、シリコンナイトライド膜のみを
パターニングし、次いで、このシリコンナイトライド膜
をマスクとしてポリシリコン層及びゲート絶縁膜を順次
パターニングすることが好ましい。
【００１６】工程(iii) において、ゲート絶縁膜、ポリ
シリコン層及びシリコンナイトライド膜の側壁にシリコ
ンナイトライド膜によるサイドウォールスペーサを形成
する。サイドウォールスペーサは、ゲート絶縁膜、ポリ
シリコン層及びシリコンナイトライド膜を含み半導体基
板上全面に、膜厚１０００〜１５００Å程度のシリコン
ナイトライド膜を、上記と同様の方法により形成し、エ
ッチバックすることにより形成することができる。
シリコン層及びシリコンナイトライド膜の側壁にシリコ
ンナイトライド膜によるサイドウォールスペーサを形成
する。サイドウォールスペーサは、ゲート絶縁膜、ポリ
シリコン層及びシリコンナイトライド膜を含み半導体基
板上全面に、膜厚１０００〜１５００Å程度のシリコン
ナイトライド膜を、上記と同様の方法により形成し、エ
ッチバックすることにより形成することができる。
【００１７】工程(iv)において、シリコンナイトライド
膜及びサイドウォールスペーサをマスクとして用いて半
導体基板の一部を選択的にエッチングする。この際の半
導体基板のエッチング方法は、基板材料とシリコンナイ
トライド膜との間に選択比を確保することができる方
法、具体的には、数ミリ〜数十ミリ以下の低圧放電が可
能なプラズマ源を用い、メインガスとしてＣｌ2 を用
い、Ｏ2 ガスを点火し、パワーは数十〜数百ワットのＲ
Ｐパワーを用いてエッチングする方法が好ましい。この
際の半導体基板のエッチングは、後の工程でフィールド
酸化膜を形成する領域のみ行うことが好ましく、その深
さは、所望するフィールド酸化膜の膜厚に応じて決定す
ることができる。また、別の観点から半導体基板のエッ
チング深さは、後の工程において、ポリシリコン層等を
パターニングすることによりフィールド酸化膜が形成さ
れた領域のオーバーエッチが問題となる場合に、そのオ
ーバーエッチが予想される深さの１／２〜９／１０程
度、好ましくは３／４程度としてもよい。具体的には、
後の工程で形成されるフィールド酸化膜によって規定さ
れる活性領域が３００〜４００Å2 程度、フィールド酸
化膜の膜厚が２０００〜３０００Å程度の場合、約８０
０〜１０００Å程度が好ましい。
膜及びサイドウォールスペーサをマスクとして用いて半
導体基板の一部を選択的にエッチングする。この際の半
導体基板のエッチング方法は、基板材料とシリコンナイ
トライド膜との間に選択比を確保することができる方
法、具体的には、数ミリ〜数十ミリ以下の低圧放電が可
能なプラズマ源を用い、メインガスとしてＣｌ2 を用
い、Ｏ2 ガスを点火し、パワーは数十〜数百ワットのＲ
Ｐパワーを用いてエッチングする方法が好ましい。この
際の半導体基板のエッチングは、後の工程でフィールド
酸化膜を形成する領域のみ行うことが好ましく、その深
さは、所望するフィールド酸化膜の膜厚に応じて決定す
ることができる。また、別の観点から半導体基板のエッ
チング深さは、後の工程において、ポリシリコン層等を
パターニングすることによりフィールド酸化膜が形成さ
れた領域のオーバーエッチが問題となる場合に、そのオ
ーバーエッチが予想される深さの１／２〜９／１０程
度、好ましくは３／４程度としてもよい。具体的には、
後の工程で形成されるフィールド酸化膜によって規定さ
れる活性領域が３００〜４００Å2 程度、フィールド酸
化膜の膜厚が２０００〜３０００Å程度の場合、約８０
０〜１０００Å程度が好ましい。
【００１８】工程(v) 半導体基板のエッチングした領域
上に、ポリシリコン層に対して自己整合的にフィールド
酸化膜を形成する。フィールド酸化膜は、前記シリコン
ナイトライド膜及びサイドウォールスペーサを耐酸化性
マスクとして用い、８５０〜１０５０℃の温度範囲で３
０〜４０分間パイロ酸化を行うことによって、膜厚２０
００〜３０００Å程度に形成することが好ましい。
上に、ポリシリコン層に対して自己整合的にフィールド
酸化膜を形成する。フィールド酸化膜は、前記シリコン
ナイトライド膜及びサイドウォールスペーサを耐酸化性
マスクとして用い、８５０〜１０５０℃の温度範囲で３
０〜４０分間パイロ酸化を行うことによって、膜厚２０
００〜３０００Å程度に形成することが好ましい。
【００１９】その後、シリコンナイトライド膜及びサイ
ドウォールスペーサを熱リン酸等で除去し、ポリシリコ
ン層を含む半導体基板上全面に絶縁層を形成し、絶縁層
上にさらにポリシリコン層を積層し、下層に形成したポ
リシリコン層、絶縁層及び上層のポリシリコン層を順次
所望の形状にパターニングすることにより、フローティ
ングゲートとコントロールゲートとを備えた半導体記憶
装置を形成することができる。この場合の絶縁層として
は、特に限定されるものではなく、シリコン酸化膜、シ
リコンナイトライド膜又はこれらの積層膜であるＯＮＯ
膜等を、絶縁層として１５０〜２５０Å程度の膜厚で形
成することが好ましい。なお、ＯＮＯ膜を形成する場合
には、ＨＴＯ膜７０〜１００Å程度、シリコンナイトラ
イド膜１００〜１５０Å程度及びＨＴＯ膜１００〜１５
０Å程度を積層することが好ましい。なお、この際に形
成するポリシリコン層はコントロールゲート形成用に用
いることが好ましいが、下層のポリシリコン層等ととも
にパターンニングするためのポリシリコン層であれば、
その用途は特に限定されるものではない。
ドウォールスペーサを熱リン酸等で除去し、ポリシリコ
ン層を含む半導体基板上全面に絶縁層を形成し、絶縁層
上にさらにポリシリコン層を積層し、下層に形成したポ
リシリコン層、絶縁層及び上層のポリシリコン層を順次
所望の形状にパターニングすることにより、フローティ
ングゲートとコントロールゲートとを備えた半導体記憶
装置を形成することができる。この場合の絶縁層として
は、特に限定されるものではなく、シリコン酸化膜、シ
リコンナイトライド膜又はこれらの積層膜であるＯＮＯ
膜等を、絶縁層として１５０〜２５０Å程度の膜厚で形
成することが好ましい。なお、ＯＮＯ膜を形成する場合
には、ＨＴＯ膜７０〜１００Å程度、シリコンナイトラ
イド膜１００〜１５０Å程度及びＨＴＯ膜１００〜１５
０Å程度を積層することが好ましい。なお、この際に形
成するポリシリコン層はコントロールゲート形成用に用
いることが好ましいが、下層のポリシリコン層等ととも
にパターンニングするためのポリシリコン層であれば、
その用途は特に限定されるものではない。
【００２０】さらに、本発明においては、ゲート酸化膜
の側面がシリコンナイトライド膜で覆われているが、半
導体基板側からの酸化がおこり、フローティングゲート
端の持ち上がりが生じる。これを防止するため、上記工
程(i) において、ゲート絶縁膜に、より厳密にはゲート
絶縁膜と半導体基板との界面付近のゲート絶縁膜に、窒
素を含有させることが好ましい。この場合の窒素の含有
量は、０．７〜１．０％程度が好ましい。ゲート絶縁膜
に窒素を含有させる方法としては、例えば、ゲート絶
縁膜をＮ2 Ｏガスで処理する方法、ゲート絶縁膜をＮ
Ｈ3 ガスで処理する方法及びゲート絶縁膜に窒素イオ
ンを注入する方法等が挙げられる。ゲート絶縁膜をＮ
2 Ｏガスで処理する方法としては、例えば、ゲート絶縁
膜の形成に続いてＮ2 Ｏガス雰囲気中７００〜９００℃
程度、１５〜２０分間程度処理することが挙げられる。
また、ゲート絶縁膜をＮＨ3 ガスで処理する方法とし
ては、例えば、ゲート絶縁膜の形成に続いてＮＨ3 ガス
雰囲気中８００〜１５００℃程度、２０〜４０秒間程度
処理することが挙げられる。さらに、ゲート絶縁膜に
窒素イオンを注入する方法としては、１０〜２０ｋｅＶ
程度の注入エネルギーで、１．０×１０15〜２．０×１
０15ｃｍ-2程度のドーズ量で、窒素イオンを注入する方
法が挙げられる。
の側面がシリコンナイトライド膜で覆われているが、半
導体基板側からの酸化がおこり、フローティングゲート
端の持ち上がりが生じる。これを防止するため、上記工
程(i) において、ゲート絶縁膜に、より厳密にはゲート
絶縁膜と半導体基板との界面付近のゲート絶縁膜に、窒
素を含有させることが好ましい。この場合の窒素の含有
量は、０．７〜１．０％程度が好ましい。ゲート絶縁膜
に窒素を含有させる方法としては、例えば、ゲート絶
縁膜をＮ2 Ｏガスで処理する方法、ゲート絶縁膜をＮ
Ｈ3 ガスで処理する方法及びゲート絶縁膜に窒素イオ
ンを注入する方法等が挙げられる。ゲート絶縁膜をＮ
2 Ｏガスで処理する方法としては、例えば、ゲート絶縁
膜の形成に続いてＮ2 Ｏガス雰囲気中７００〜９００℃
程度、１５〜２０分間程度処理することが挙げられる。
また、ゲート絶縁膜をＮＨ3 ガスで処理する方法とし
ては、例えば、ゲート絶縁膜の形成に続いてＮＨ3 ガス
雰囲気中８００〜１５００℃程度、２０〜４０秒間程度
処理することが挙げられる。さらに、ゲート絶縁膜に
窒素イオンを注入する方法としては、１０〜２０ｋｅＶ
程度の注入エネルギーで、１．０×１０15〜２．０×１
０15ｃｍ-2程度のドーズ量で、窒素イオンを注入する方
法が挙げられる。
【００２１】以下、この発明の半導体記憶装置の製造方
法を図面を用いて説明する。 実施の形態１ 図１はフラッシュメモリの平面図（平面図は従来技術の
ものと同様である）であり、このフラッシュメモリにお
いては、シリコン基板１１上にロコス酸化膜１７による
素子分離領域により活性領域２０が規定されている。活
性領域２０のみの上にはゲート絶縁膜（図示せず）を介
してフローティングゲート１３が形成されており、さら
にフローティングゲート１３上には、ロコス酸化膜１７
上から活性領域２０上にわたって、ＯＮＯ膜（図示せ
ず）を介して、ワードラインとして機能するコントロー
ルゲート１９が形成されている。また、活性領域２０内
であってフローティングゲート１３及びコントロールゲ
ート１９の両側にはソース／ドレイン領域２１ａ、２１
ｂが形成されている。
法を図面を用いて説明する。 実施の形態１ 図１はフラッシュメモリの平面図（平面図は従来技術の
ものと同様である）であり、このフラッシュメモリにお
いては、シリコン基板１１上にロコス酸化膜１７による
素子分離領域により活性領域２０が規定されている。活
性領域２０のみの上にはゲート絶縁膜（図示せず）を介
してフローティングゲート１３が形成されており、さら
にフローティングゲート１３上には、ロコス酸化膜１７
上から活性領域２０上にわたって、ＯＮＯ膜（図示せ
ず）を介して、ワードラインとして機能するコントロー
ルゲート１９が形成されている。また、活性領域２０内
であってフローティングゲート１３及びコントロールゲ
ート１９の両側にはソース／ドレイン領域２１ａ、２１
ｂが形成されている。
【００２２】以下に上記フラッシュメモリの製造方法を
図２から図９に基づいて説明する。なお、図面（ａ）は
図１におけるＸ−Ｘ線断面図、図面（ｂ）は図１におけ
るＹ−Ｙ線断面図を示す。まず、図２（ａ）及び（ｂ）
に示したように、Ｐ型シリコン基板１１の表面に膜厚約
１００Åのゲート絶縁膜１２を形成し、その後、フロー
ティングゲート用のポリシリコン層１３ａを１０００Å
形成する。さらにこのポリシリコン層１３ａにイオン注
入（Ｎ+ ：31Ｐ+ 、３０ｋｅＶ、２×１０15／ｃｍ2 ）
により不純物を注入する。さらに、ポリシリコン層１３
ａ上に第１ナイトライド膜１４を膜厚１４００Åで形成
する。
図２から図９に基づいて説明する。なお、図面（ａ）は
図１におけるＸ−Ｘ線断面図、図面（ｂ）は図１におけ
るＹ−Ｙ線断面図を示す。まず、図２（ａ）及び（ｂ）
に示したように、Ｐ型シリコン基板１１の表面に膜厚約
１００Åのゲート絶縁膜１２を形成し、その後、フロー
ティングゲート用のポリシリコン層１３ａを１０００Å
形成する。さらにこのポリシリコン層１３ａにイオン注
入（Ｎ+ ：31Ｐ+ 、３０ｋｅＶ、２×１０15／ｃｍ2 ）
により不純物を注入する。さらに、ポリシリコン層１３
ａ上に第１ナイトライド膜１４を膜厚１４００Åで形成
する。
【００２３】次いで、図３（ａ）及び（ｂ）に示したよ
うに、ナイトライド膜１４上に、シリコン基板１１上の
活性領域全面を覆うレジストパターン１５を形成し、こ
のレジストパターン１５をマスクとして、第１ナイトラ
イド膜１４、ポリシリコン層１３ａ及びゲート絶縁膜１
２を順次エッチングする。続いて、図４（ａ）及び
（ｂ）に示したように、レジストパターン１５を除去し
た後、第２ナイトライド膜１６シリコン基板１１上全面
に形成する。
うに、ナイトライド膜１４上に、シリコン基板１１上の
活性領域全面を覆うレジストパターン１５を形成し、こ
のレジストパターン１５をマスクとして、第１ナイトラ
イド膜１４、ポリシリコン層１３ａ及びゲート絶縁膜１
２を順次エッチングする。続いて、図４（ａ）及び
（ｂ）に示したように、レジストパターン１５を除去し
た後、第２ナイトライド膜１６シリコン基板１１上全面
に形成する。
【００２４】さらに、図５（ａ）及び（ｂ）に示したよ
うに、第２ナイトライド膜１６をエッチバックすること
により、第１ナイトライド膜１４、ポリシリコン層１３
ａ及びゲート絶縁膜１２の側壁にサイドウォールスペー
サ１６ａを形成する。このサイドウォールスペーサ１６
ａが、後工程のロコス酸化を行う際のポリシリコン層１
３ａに対する耐酸化性マスクとなる。
うに、第２ナイトライド膜１６をエッチバックすること
により、第１ナイトライド膜１４、ポリシリコン層１３
ａ及びゲート絶縁膜１２の側壁にサイドウォールスペー
サ１６ａを形成する。このサイドウォールスペーサ１６
ａが、後工程のロコス酸化を行う際のポリシリコン層１
３ａに対する耐酸化性マスクとなる。
【００２５】その後、図６（ａ）及び（ｂ）に示したよ
うに、第１ナイトライド膜１４及び第２ナイトライドに
よるサイドウォールスペーサ１６ａをマスクとしてシリ
コン基板１１を９００Åエッチングする。次いで、図７
（ａ）及び（ｂ）に示したように、シリコン基板１１に
対して選択的にロコス酸化を行い、膜厚２５００Åのフ
ィールド酸化膜１７を形成し、活性領域の素子分離を行
う。
うに、第１ナイトライド膜１４及び第２ナイトライドに
よるサイドウォールスペーサ１６ａをマスクとしてシリ
コン基板１１を９００Åエッチングする。次いで、図７
（ａ）及び（ｂ）に示したように、シリコン基板１１に
対して選択的にロコス酸化を行い、膜厚２５００Åのフ
ィールド酸化膜１７を形成し、活性領域の素子分離を行
う。
【００２６】続いて、熱リン酸を用いて第１ナイトライ
ド膜１４及び第２ナイトライドによるサイドウォールス
ペーサ１６ａを除去したのち、図８（ａ）及び（ｂ）に
示したように、シリコン基板１１上全面にＯＮＯ膜（Ｈ
ＴＯ１００Å／ＳｉＮ２００Å／ＨＴＯ１００Å）１８
を堆積し、さらにコントロールゲート用のポリシリコン
層１９ａを１０００Å形成し、このポリシリコン層１９
ａにイオン注入（Ｎ+：31Ｐ+ 、６０ｋｅＶ、２×１０
15／ｃｍ2）を行う。
ド膜１４及び第２ナイトライドによるサイドウォールス
ペーサ１６ａを除去したのち、図８（ａ）及び（ｂ）に
示したように、シリコン基板１１上全面にＯＮＯ膜（Ｈ
ＴＯ１００Å／ＳｉＮ２００Å／ＨＴＯ１００Å）１８
を堆積し、さらにコントロールゲート用のポリシリコン
層１９ａを１０００Å形成し、このポリシリコン層１９
ａにイオン注入（Ｎ+：31Ｐ+ 、６０ｋｅＶ、２×１０
15／ｃｍ2）を行う。
【００２７】さらに、図９（ａ）及び（ｂ）に示したよ
うに、レジストパターン（図示せず）をマスクとして用
いてポリシリコン層１９ａ、ＯＮＯ膜１８、ポリシリコ
ン層１３ａ及びゲート絶縁膜１２を順次エッチングする
ことにより、フローティングゲート１３及びコントロー
ルゲート１９をそれぞれ形成する。その後は、フラッシ
ュメモリのセルアレイ領域のソース／ドレイン領域（図
示せず）を、イオン注入（Ｎ+ ：75Ａｓ+ 、２０ｋｅ
Ｖ、２×１０15／ｃｍ2 ）により形成する。さらに、公
知の技術により層間絶縁膜（図示せず）として、ＣＶＤ
によりＮＳＧを１０００Å及びＢＰＳＧを５０００Å堆
積させ、９００℃で１０分間のメルト処理を行った後、
コンタクトホールをフォトエッチにより形成し、スパッ
タリング法により、Ａｌ−Ｓｉ−Ｃｕを５０００Å堆積
させ、フォトエッチによりメタル配線（図示せず）を形
成しフラッシュメモリを完成させる。
うに、レジストパターン（図示せず）をマスクとして用
いてポリシリコン層１９ａ、ＯＮＯ膜１８、ポリシリコ
ン層１３ａ及びゲート絶縁膜１２を順次エッチングする
ことにより、フローティングゲート１３及びコントロー
ルゲート１９をそれぞれ形成する。その後は、フラッシ
ュメモリのセルアレイ領域のソース／ドレイン領域（図
示せず）を、イオン注入（Ｎ+ ：75Ａｓ+ 、２０ｋｅ
Ｖ、２×１０15／ｃｍ2 ）により形成する。さらに、公
知の技術により層間絶縁膜（図示せず）として、ＣＶＤ
によりＮＳＧを１０００Å及びＢＰＳＧを５０００Å堆
積させ、９００℃で１０分間のメルト処理を行った後、
コンタクトホールをフォトエッチにより形成し、スパッ
タリング法により、Ａｌ−Ｓｉ−Ｃｕを５０００Å堆積
させ、フォトエッチによりメタル配線（図示せず）を形
成しフラッシュメモリを完成させる。
【００２８】上記のように、第１ナイトライド膜１４及
びサイドウォールスペーサ１６ａをマスクとして用いて
シリコン基板１１を自己整合的にエッチングするととも
に、これらマスクを用いてロコス酸化を行うことによ
り、ポリシリコン層１３ａ及びゲート絶縁膜１２の側壁
からの酸化が抑制され、よって、ロコス酸化のバーズビ
ークがポリシリコン層１３ａの下に入り込むことによる
ポリシリコン層１３ａの持ち上がりが低減される。ま
た、エッチングされたシリコン基板１１の側壁が酸化さ
れることとなるため、ポリシリコン層１３ａ端の下部で
のフィールド酸化膜１７の膜厚（図７及び８中、Ｃ）が
十分確保されることとなり、よって、フローティングゲ
ート用のポリシリコン層１３ａとポリシコン層１９ａと
の同時エッチングの際のエッチングマージンを確保する
ためにフィールド酸化膜自体の膜厚を約２５００Å程度
と薄膜化することができる。
びサイドウォールスペーサ１６ａをマスクとして用いて
シリコン基板１１を自己整合的にエッチングするととも
に、これらマスクを用いてロコス酸化を行うことによ
り、ポリシリコン層１３ａ及びゲート絶縁膜１２の側壁
からの酸化が抑制され、よって、ロコス酸化のバーズビ
ークがポリシリコン層１３ａの下に入り込むことによる
ポリシリコン層１３ａの持ち上がりが低減される。ま
た、エッチングされたシリコン基板１１の側壁が酸化さ
れることとなるため、ポリシリコン層１３ａ端の下部で
のフィールド酸化膜１７の膜厚（図７及び８中、Ｃ）が
十分確保されることとなり、よって、フローティングゲ
ート用のポリシリコン層１３ａとポリシコン層１９ａと
の同時エッチングの際のエッチングマージンを確保する
ためにフィールド酸化膜自体の膜厚を約２５００Å程度
と薄膜化することができる。
【００２９】実施の形態２ まず、図１０（ａ）及び（ｂ）に示したように、Ｐ型シ
リコン基板１１の表面を、酸素ガス雰囲気中にて９００
℃、２０分間処理することにより、膜厚約１００Åのゲ
ート絶縁膜１２を形成し、連続してＮ2 Ｏガス雰囲気中
（１００％）にて９５０℃、１５分間処理することによ
り、シリコン基板１１とゲート絶縁膜１２との界面に窒
素（図１０（ａ）及び（ｂ）中×印、以下同様）０．７
％程度（ゲート絶縁膜１２に１％程度）含有させる。そ
の後、上述と同様にフローティングゲート用のポリシリ
コン層１３ａ、第１ナイトライド膜１４を形成する。
リコン基板１１の表面を、酸素ガス雰囲気中にて９００
℃、２０分間処理することにより、膜厚約１００Åのゲ
ート絶縁膜１２を形成し、連続してＮ2 Ｏガス雰囲気中
（１００％）にて９５０℃、１５分間処理することによ
り、シリコン基板１１とゲート絶縁膜１２との界面に窒
素（図１０（ａ）及び（ｂ）中×印、以下同様）０．７
％程度（ゲート絶縁膜１２に１％程度）含有させる。そ
の後、上述と同様にフローティングゲート用のポリシリ
コン層１３ａ、第１ナイトライド膜１４を形成する。
【００３０】次いで、図１１（ａ）及び（ｂ）に示した
ように、上述と同様にレジストパターン１５を形成し、
このレジストパターン１５をマスクとして、第１ナイト
ライド膜１４、ポリシリコン層１３ａ及びゲート絶縁膜
１２を順次エッチングする。続いて、図１２（ａ）及び
（ｂ）に示したように、上述と同様に第２ナイトライド
膜１６を形成し、図１３（ａ）及び（ｂ）に示したよう
に、上述と同様に第２ナイトライド膜１６をサイドウォ
ールスペーサ１６ａに形成する。
ように、上述と同様にレジストパターン１５を形成し、
このレジストパターン１５をマスクとして、第１ナイト
ライド膜１４、ポリシリコン層１３ａ及びゲート絶縁膜
１２を順次エッチングする。続いて、図１２（ａ）及び
（ｂ）に示したように、上述と同様に第２ナイトライド
膜１６を形成し、図１３（ａ）及び（ｂ）に示したよう
に、上述と同様に第２ナイトライド膜１６をサイドウォ
ールスペーサ１６ａに形成する。
【００３１】その後、図１４（ａ）及び（ｂ）に示した
ように、上述と同様にシリコン基板１１をエッチング
し、図１５（ａ）及び（ｂ）に示したように、活性領域
の素子分離を行う。続いて、上述と同様に、図１６
（ａ）及び（ｂ）に示したように、ＯＮＯ膜１８、コン
トロールゲート用のポリシリコン層１９ａを形成した
後、図１７（ａ）及び（ｂ）に示したように、ポリシリ
コン層１９ａ、ＯＮＯ膜１８、ポリシリコン層１３ａ及
びゲート絶縁膜１２を順次エッチングすることにより、
フローティングゲート１３及びコントロールゲート１９
をそれぞれ形成する。
ように、上述と同様にシリコン基板１１をエッチング
し、図１５（ａ）及び（ｂ）に示したように、活性領域
の素子分離を行う。続いて、上述と同様に、図１６
（ａ）及び（ｂ）に示したように、ＯＮＯ膜１８、コン
トロールゲート用のポリシリコン層１９ａを形成した
後、図１７（ａ）及び（ｂ）に示したように、ポリシリ
コン層１９ａ、ＯＮＯ膜１８、ポリシリコン層１３ａ及
びゲート絶縁膜１２を順次エッチングすることにより、
フローティングゲート１３及びコントロールゲート１９
をそれぞれ形成する。
【００３２】その後、上述と同様にフラッシュメモリを
完成させる。上記のように、シリコン基板１１とゲート
絶縁膜１２との界面におけるゲート絶縁膜１２に窒素
（ゲート絶縁膜１２中の×印）を含有させることによ
り、その後の工程であるロコス酸化の際に、バーズビー
クのフローティングゲート下部への入り込みを抑制する
ことができるとともに、ゲート絶縁膜１２の膜質を向上
させることができる。
完成させる。上記のように、シリコン基板１１とゲート
絶縁膜１２との界面におけるゲート絶縁膜１２に窒素
（ゲート絶縁膜１２中の×印）を含有させることによ
り、その後の工程であるロコス酸化の際に、バーズビー
クのフローティングゲート下部への入り込みを抑制する
ことができるとともに、ゲート絶縁膜１２の膜質を向上
させることができる。
【００３３】実施の形態３ まず、Ｐ型シリコン基板の表面を、希釈した酸素ガスに
て９００℃、２０分間処理することにより、膜厚約１０
０Åのゲート絶縁膜を形成し、連続してＮＨ3ガス雰囲
気中（１００％）にて１０００℃、３０秒間処理するこ
とにより、シリコン基板とゲート絶縁膜との界面に窒素
１％程度（ゲート絶縁膜に５％程度）含有させる。
て９００℃、２０分間処理することにより、膜厚約１０
０Åのゲート絶縁膜を形成し、連続してＮＨ3ガス雰囲
気中（１００％）にて１０００℃、３０秒間処理するこ
とにより、シリコン基板とゲート絶縁膜との界面に窒素
１％程度（ゲート絶縁膜に５％程度）含有させる。
【００３４】その後、上述の製造方法と同様の方法によ
り、同様のフラッシュメモリを完成させる。
り、同様のフラッシュメモリを完成させる。
【００３５】実施の形態４ まず、Ｐ型シリコン基板の表面を、希釈した酸素ガスに
て９００℃、２０分間処理することにより、膜厚約１０
０Åのゲート絶縁膜を形成し、連続して窒素イオンをゲ
ート絶縁膜に注入（１０ｋｅＶ、１×１０15／ｃｍ2 ）
することにより、シリコン基板とゲート絶縁膜との界面
に窒素１％程度を含有させる。
て９００℃、２０分間処理することにより、膜厚約１０
０Åのゲート絶縁膜を形成し、連続して窒素イオンをゲ
ート絶縁膜に注入（１０ｋｅＶ、１×１０15／ｃｍ2 ）
することにより、シリコン基板とゲート絶縁膜との界面
に窒素１％程度を含有させる。
【００３６】その後、上述の製造方法と同様の方法によ
り、同様のフラッシュメモリを完成させる。
り、同様のフラッシュメモリを完成させる。
【００３７】
【発明の効果】本発明の製造方法によれば、シリコンナ
イトライド膜及びサイドウォールスペーサをマスクとし
て用いて半導体基板を自己整合的にエッチングするとと
もに、これらマスクを用いてフィールド酸化膜を形成す
ることにより、ポリシリコン層及びゲート絶縁膜の側壁
からの酸化を抑制することでき、よって、フィールド酸
化膜のバーズビークが、ポリシリコン層の下に入り込む
ことによるポリシリコン層の持ち上がりを低減すること
ができる。また、エッチングされた半導体基板の側壁が
酸化されることとなるため、ポリシリコン層端の下部で
のフィールド酸化膜の膜厚を十分確保することができる
こととなり、よって、後の工程において、半導体基板上
のポリシリコン層等をエッチングする際のエッチングマ
ージンを確保するためにフィールド酸化膜自体の膜厚を
薄膜化することができる。従って、半導体基板表面の平
坦化を図ることも可能となる。
イトライド膜及びサイドウォールスペーサをマスクとし
て用いて半導体基板を自己整合的にエッチングするとと
もに、これらマスクを用いてフィールド酸化膜を形成す
ることにより、ポリシリコン層及びゲート絶縁膜の側壁
からの酸化を抑制することでき、よって、フィールド酸
化膜のバーズビークが、ポリシリコン層の下に入り込む
ことによるポリシリコン層の持ち上がりを低減すること
ができる。また、エッチングされた半導体基板の側壁が
酸化されることとなるため、ポリシリコン層端の下部で
のフィールド酸化膜の膜厚を十分確保することができる
こととなり、よって、後の工程において、半導体基板上
のポリシリコン層等をエッチングする際のエッチングマ
ージンを確保するためにフィールド酸化膜自体の膜厚を
薄膜化することができる。従って、半導体基板表面の平
坦化を図ることも可能となる。
【００３８】また、半導体基板とゲート絶縁膜との界面
におけるゲート絶縁膜に窒素を含有させた場合には、フ
ィールド酸化膜形成の際に、さらにバーズビークのフロ
ーティングゲート下部への入り込みを抑制することがで
きるとともに、ゲート絶縁膜の膜質を向上させることが
でき、ひいては、半導体記憶装置の書換え回数の増加及
びライフタイムの向上を実現することが可能となる。
におけるゲート絶縁膜に窒素を含有させた場合には、フ
ィールド酸化膜形成の際に、さらにバーズビークのフロ
ーティングゲート下部への入り込みを抑制することがで
きるとともに、ゲート絶縁膜の膜質を向上させることが
でき、ひいては、半導体記憶装置の書換え回数の増加及
びライフタイムの向上を実現することが可能となる。
【図１】本発明の半導体記憶装置の要部を示す概略平面
図である。
図である。
【図２】図１の半導体記憶装置の製造方法を説明するた
めの（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略断
面図である。
めの（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略断
面図である。
【図３】図１の半導体記憶装置の製造方法を説明するた
めの（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略断
面図である。
めの（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略断
面図である。
【図４】図１の半導体記憶装置の製造方法を説明するた
めの（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略断
面図である。
めの（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略断
面図である。
【図５】図１の半導体記憶装置の製造方法を説明するた
めの（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略断
面図である。
めの（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略断
面図である。
【図６】図１の半導体記憶装置の製造方法を説明するた
めの（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略断
面図である。
めの（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略断
面図である。
【図７】図１の半導体記憶装置の製造方法を説明するた
めの（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略断
面図である。
めの（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略断
面図である。
【図８】図１の半導体記憶装置の製造方法を説明するた
めの（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略断
面図である。
めの（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略断
面図である。
【図９】図１の半導体記憶装置の製造方法を説明するた
めの（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略断
面図である。
めの（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略断
面図である。
【図１０】図１の半導体記憶装置の別の製造方法を説明
するための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線
概略断面図である。
するための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線
概略断面図である。
【図１１】図１の半導体記憶装置の別の製造方法を説明
するための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線
概略断面図である。
するための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線
概略断面図である。
【図１２】図１の半導体記憶装置の別の製造方法を説明
するための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線
概略断面図である。
するための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線
概略断面図である。
【図１３】図１の半導体記憶装置の別の製造方法を説明
するための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線
概略断面図である。
するための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線
概略断面図である。
【図１４】図１の半導体記憶装置の別の製造方法を説明
するための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線
概略断面図である。
するための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線
概略断面図である。
【図１５】図１の半導体記憶装置の別の製造方法を説明
するための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線
概略断面図である。
するための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線
概略断面図である。
【図１６】図１の半導体記憶装置の別の製造方法を説明
するための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線
概略断面図である。
するための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線
概略断面図である。
【図１７】図１の半導体記憶装置の別の製造方法を説明
するための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線
概略断面図である。
するための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線
概略断面図である。
【図１８】従来の半導体記憶装置の製造方法を説明する
ための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略
断面図である。
ための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略
断面図である。
【図１９】従来の半導体記憶装置の製造方法を説明する
ための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略
断面図である。
ための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略
断面図である。
【図２０】従来の半導体記憶装置の製造方法を説明する
ための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略
断面図である。
ための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略
断面図である。
【図２１】従来の半導体記憶装置の製造方法を説明する
ための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略
断面図である。
ための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略
断面図である。
【図２２】従来の半導体記憶装置の製造方法を説明する
ための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略
断面図である。
ための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線概略
断面図である。
【図２３】従来の別の半導体記憶装置の製造方法を説明
するための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線
概略断面図である。
するための（ａ）Ｘ−Ｘ線概略断面図、（ｂ）Ｙ−Ｙ線
概略断面図である。
【図２４】従来の半導体記憶装置のフィールド酸化膜の
サイズを説明するための概略断面図である。
サイズを説明するための概略断面図である。
１１ 半導体基板 １２ ゲート絶縁膜 １３ フローティングゲート １３ａ ポリシリコン層 １４ 第１シリコンナイトライド膜 １５ レジストパターン １６ 第２シリコンナイトライド膜 １６ａ サイドウォールスペーサ １７ フィールド酸化膜 １８ ＯＮＯ膜 １９ コントロールゲート １９ａ ポリシリコン層 ２０ 活性領域 ２１ａ、２１ｂ ソース／ドレイン領域 × 窒素原子
Claims (4)
- 【請求項１】 (i) 半導体基板上全面にゲート絶縁膜、
ポリシリコン層及びシリコンナイトライド膜を積層し、
(ii)これらゲート絶縁膜、ポリシリコン層及びシリコン
ナイトライド膜を所望の形状にパターニングし、(iii)
該ゲート絶縁膜、ポリシリコン層及びシリコンナイトラ
イド膜の側壁にシリコンナイトライド膜によるサイドウ
ォールスペーサを形成し、(iv)前記シリコンナイトライ
ド膜及びサイドウォールスペーサをマスクとして用いて
前記半導体基板の一部を選択的にエッチングし、(v) 前
記半導体基板のエッチングした領域上に、前記ポリシリ
コン層に対して自己整合的にフィールド酸化膜を形成す
ることを特徴とする半導体記憶装置の製造方法。 - 【請求項２】 工程(i) において、ゲート絶縁膜を形成
したのち、該ゲート絶縁膜をＮ2 Ｏガスで処理する請求
項１記載の半導体記憶装置の製造方法。 - 【請求項３】 工程(i) において、ゲート絶縁膜を形成
したのち、該ゲート絶縁膜をＮＨ3 ガスで処理する請求
項１記載の半導体記憶装置の製造方法。 - 【請求項４】 工程(i) において、ゲート絶縁膜を形成
したのち、該ゲート絶縁膜に窒素イオンを注入する請求
項１記載の半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27021695A JP3394859B2 (ja) | 1995-10-18 | 1995-10-18 | 半導体記憶装置の製造方法 |
| US08/731,431 US5880008A (en) | 1995-10-18 | 1996-10-15 | Method for forming field oxide film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27021695A JP3394859B2 (ja) | 1995-10-18 | 1995-10-18 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09116035A true JPH09116035A (ja) | 1997-05-02 |
| JP3394859B2 JP3394859B2 (ja) | 2003-04-07 |
Family
ID=17483167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27021695A Expired - Fee Related JP3394859B2 (ja) | 1995-10-18 | 1995-10-18 | 半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5880008A (ja) |
| JP (1) | JP3394859B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013258384A (ja) * | 2012-06-14 | 2013-12-26 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
Families Citing this family (11)
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|---|---|---|---|---|
| JP3453289B2 (ja) * | 1997-11-28 | 2003-10-06 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| US6001713A (en) * | 1998-09-16 | 1999-12-14 | Advanced Micro Devices, Inc. | Methods for forming nitrogen-rich regions in a floating gate and interpoly dielectric layer in a non-volatile semiconductor memory device |
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| US6245639B1 (en) * | 1999-02-08 | 2001-06-12 | Taiwan Semiconductor Manufacturing Company | Method to reduce a reverse narrow channel effect for MOSFET devices |
| US6559007B1 (en) * | 2000-04-06 | 2003-05-06 | Micron Technology, Inc. | Method for forming flash memory device having a tunnel dielectric comprising nitrided oxide |
| US6362051B1 (en) * | 2000-08-25 | 2002-03-26 | Advanced Micro Devices, Inc. | Method of forming ONO flash memory devices using low energy nitrogen implantation |
| US6544908B1 (en) | 2000-08-30 | 2003-04-08 | Micron Technology, Inc. | Ammonia gas passivation on nitride encapsulated devices |
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| KR100843031B1 (ko) * | 2006-09-29 | 2008-07-01 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 콘택 형성 방법 |
| KR101010798B1 (ko) * | 2007-07-18 | 2011-01-25 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| CN116994946A (zh) * | 2023-05-12 | 2023-11-03 | 芯立嘉集成电路(杭州)有限公司 | 非易失性存储器的自对准浮栅生成方法及浮栅非易失性存储器 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5976472A (ja) * | 1982-10-26 | 1984-05-01 | Toshiba Corp | 半導体装置の製造方法 |
| FR2620847A1 (fr) * | 1987-09-18 | 1989-03-24 | Thomson Semiconducteurs | Procede d'auto-alignement des grilles flottantes de transistors a grille flottante d'une memoire non volatile et memoire obtenue selon ce procede |
| US5106772A (en) * | 1990-01-09 | 1992-04-21 | Intel Corporation | Method for improving the electrical erase characteristics of floating gate memory cells by immediately depositing a protective polysilicon layer following growth of the tunnel or gate oxide |
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| KR960005553B1 (ko) * | 1993-03-31 | 1996-04-26 | 현대전자산업주식회사 | 필드산화막 형성 방법 |
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