JPS5976472A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、素子形成予定部の半導体基板表面の欠陥を減
少した半導体装置の製造方法に関する。
少した半導体装置の製造方法に関する。
従来、例えは、コプラナー法と呼ばれる素子分離法を用
いｆｃＭＯ８型半導体装置は、８１図（ａ）〜（ｄ）に
示す如く製造されていた。
いｆｃＭＯ８型半導体装置は、８１図（ａ）〜（ｄ）に
示す如く製造されていた。
まず、Ｐ型のＳｉ基板１表面に熱酸化処理により５ｉｎ
２膜２を形成した後、この５Ｉ０２膜２上にＳｉ、Ｎ、
膜３を形成するＯつづいて、このＳｉ３Ｎ４膜３上の素
子形成予定部に対応する部分に写真蝕刻法によりレジス
トパターン４を形成する（第１図（ａ）図示）。次いで
、このレジストパターン４をマスクとして前記Ｓｉ、Ｎ
、膜３ 、８ｉ０２膜２ 全除去（、テＳｉ、Ｎ、バタ
ー ンｓ 、 ５ｉｏ２／＜ｚ −：ｙ６を夫々形成し
た後、レジストパターン４を除去する（第１図（ｂ）図
示）。次に、前記８ｉ、Ｎ、パターン５をマスクとして
熱酸化処理を施しフィールド酸化膜２を形成する（第１
図（Ｃ）図示）。
２膜２を形成した後、この５Ｉ０２膜２上にＳｉ、Ｎ、
膜３を形成するＯつづいて、このＳｉ３Ｎ４膜３上の素
子形成予定部に対応する部分に写真蝕刻法によりレジス
トパターン４を形成する（第１図（ａ）図示）。次いで
、このレジストパターン４をマスクとして前記Ｓｉ、Ｎ
、膜３ 、８ｉ０２膜２ 全除去（、テＳｉ、Ｎ、バタ
ー ンｓ 、 ５ｉｏ２／＜ｚ −：ｙ６を夫々形成し
た後、レジストパターン４を除去する（第１図（ｂ）図
示）。次に、前記８ｉ、Ｎ、パターン５をマスクとして
熱酸化処理を施しフィールド酸化膜２を形成する（第１
図（Ｃ）図示）。
コノ後、５ｔ３Ｎ４ バター ｙ ５ 、５ｉ０２ バ
ター ン６を除去した後、熱酸化処理により素子領域の
基板１表面にゲート絶縁膜８を形成し、更にこのゲート
絶縁膜８、フィールド酸化膜ｚ上に夫々多結晶シリコン
からなるゲート電極９、配ｆＮＩＯを形成し、素子領域
の基板１表面にｎ型のソース、トレイン領域ＩＩ、１２
を形成して所定のＭＯ８型半導体装置を製造する（第１
図（ｄ）図示）。
ター ン６を除去した後、熱酸化処理により素子領域の
基板１表面にゲート絶縁膜８を形成し、更にこのゲート
絶縁膜８、フィールド酸化膜ｚ上に夫々多結晶シリコン
からなるゲート電極９、配ｆＮＩＯを形成し、素子領域
の基板１表面にｎ型のソース、トレイン領域ＩＩ、１２
を形成して所定のＭＯ８型半導体装置を製造する（第１
図（ｄ）図示）。
しかしながら、前述した製造方法によれは、まず、５ｉ
ｎ２膜２を形成するときに素子形成予定部の基板１部分
を熱酸化処理する。更に、Ｓｉ、Ｎ。
ｎ２膜２を形成するときに素子形成予定部の基板１部分
を熱酸化処理する。更に、Ｓｉ、Ｎ。
パターン５を除去する際に５ｉｎ２パターン６の表面を
傷つけてＳｉＯ２パターン６の欠陥密度が置くなったり
、熱的、機械的なストレスを解消するために８４０２パ
ターン６の厚みをゲート絶縁膜８より厚くしたり、或い
はフィールド酸化膜７形成時１／ｌ’、 Ｓ ｉ ３Ｎ
、パターン５中ノＮカｓｉＯ，ハｐ −：ｙ６中に侵入
して８４０２パターン６がゲート絶縁膜としての機能を
果たせなくなる（ホワイトリボン）等の理由からｓｉｏ
、パターン６を一旦剥離し、処理する。このように２度
にわたって素子形成予定部の基板１１部分を熱酸化処理
するため、ゴミや水等の不純物が素子形成予定部の露出
する基板１表面に拡散し、基板１表面に欠陥を生する確
率が尚（なるという欠点があった。
傷つけてＳｉＯ２パターン６の欠陥密度が置くなったり
、熱的、機械的なストレスを解消するために８４０２パ
ターン６の厚みをゲート絶縁膜８より厚くしたり、或い
はフィールド酸化膜７形成時１／ｌ’、 Ｓ ｉ ３Ｎ
、パターン５中ノＮカｓｉＯ，ハｐ −：ｙ６中に侵入
して８４０２パターン６がゲート絶縁膜としての機能を
果たせなくなる（ホワイトリボン）等の理由からｓｉｏ
、パターン６を一旦剥離し、処理する。このように２度
にわたって素子形成予定部の基板１１部分を熱酸化処理
するため、ゴミや水等の不純物が素子形成予定部の露出
する基板１表面に拡散し、基板１表面に欠陥を生する確
率が尚（なるという欠点があった。
本発明は、上記事情に録みてなされたもので、素子形成
予定部の絶縁膜を剥離することな（そのまま残存させて
該基板表面に欠陥が生ずる確率を最小に押える半導体装
置の製造方法を提供することを目的とするものである。
予定部の絶縁膜を剥離することな（そのまま残存させて
該基板表面に欠陥が生ずる確率を最小に押える半導体装
置の製造方法を提供することを目的とするものである。
本発明は、半導体基板上に絶縁膜を形成した後、この絶
縁繰上の素子形成予定部に対応する部分に、多結晶シリ
コンパターンと耐酸化性絶縁膜からなりパターンとを順
次積層した２層構造パターンを形成し、更に熱酸化処理
を施すことによって、素子形成予定部のｈｂｍする基板
表面に欠陥を生ずる確率が尚（なるのを陶土することを
図ったものである。
縁繰上の素子形成予定部に対応する部分に、多結晶シリ
コンパターンと耐酸化性絶縁膜からなりパターンとを順
次積層した２層構造パターンを形成し、更に熱酸化処理
を施すことによって、素子形成予定部のｈｂｍする基板
表面に欠陥を生ずる確率が尚（なるのを陶土することを
図ったものである。
以下、本発明をＭＵＳ型半導体装置に適用した場合につ
いて第２図（ａ） 〜（ｅ）、第３図（ａ） −＜ｒ）
に基づいて説明１″る。
いて第２図（ａ） 〜（ｅ）、第３図（ａ） −＜ｒ）
に基づいて説明１″る。
〔実施例１〕
（＋） まず、ｐ型のＳｉ基板１１表面に熱酸化処理
を施してゲート絶縁膜となる厚さ約７０ＯＡの５Ｉ０２
膜１２を形成した。つりいて、この５ｉ（Ｊ２膜１２上
から前記基板１）のチャネル領域に閾値電圧を制御する
ためにｎ型の不純物例えはリンをイオン注入した。次い
で、 ＣＶＤ法により前記５ｉｎ２膜１２上に厚さ約１
５０ ＯＡの第１の多結晶シリコン層１３、耐酸化性絶
縁膜としての厚さ約１５００大の８ｉ３Ｎ、膜１４を順
次形成した。この後、このＳｉ３Ｎ、膜１４上の素子形
成予定部に対応する部分に写真蝕刻法によりレジストパ
ターン１５を形成した（第２図（ａ）図示）。
を施してゲート絶縁膜となる厚さ約７０ＯＡの５Ｉ０２
膜１２を形成した。つりいて、この５ｉ（Ｊ２膜１２上
から前記基板１）のチャネル領域に閾値電圧を制御する
ためにｎ型の不純物例えはリンをイオン注入した。次い
で、 ＣＶＤ法により前記５ｉｎ２膜１２上に厚さ約１
５０ ＯＡの第１の多結晶シリコン層１３、耐酸化性絶
縁膜としての厚さ約１５００大の８ｉ３Ｎ、膜１４を順
次形成した。この後、このＳｉ３Ｎ、膜１４上の素子形
成予定部に対応する部分に写真蝕刻法によりレジストパ
ターン１５を形成した（第２図（ａ）図示）。
（１１）次に、このレジストパターン１５をマスクとし
て前記Ｓｔ、Ｎ、膜１４、第１の多結晶シリコン層１３
を除去してＳ ｉ３Ｎ、パターン１６、第１の多結晶シ
リコンバター７１７を夫々形成した後、レジストパター
７１５を除去した（第２図（ｂ）図７ＦＸ） ｏつづい
て、Ｓｉ３Ｎ、パターン１６をマスクとして熱酸化処理
を施し厚さ約１μｍのフィールド酸化膜１８を形成した
。なお、第１の多結晶シリコンパターン１７下の８４０
２膜はゲート絶縁膜１９となる。（第２図（Ｃ）図示）
。次いで、前記Ｓ ｉ ３Ｎ、パターン１６を除去し、
全面に厚さ約４００ＯＡの第２の多結晶シリコン層２０
を形成した後、第２の多結晶シリコン層２０４第１の多
結晶シリコンパターン１７にリンを拡散した（第２図（
ｄ）図示）。この後、写真蝕刻法により、この第２の多
結晶シリコン層２０上の後記ゲー）を極、配線に対応す
る部分を除（部分に、レジストパターン（図示せず）を
形成した。更に、このレジストパター／をマスクとして
前記第２の多結晶シリコン層２０％第１の多結晶シリコ
ンパターン１７を除去して、素子領域のゲート絶縁膜１
９上にゲート電極２ノを、フィールド酸化膜１８上に配
線２２を形成した。
て前記Ｓｔ、Ｎ、膜１４、第１の多結晶シリコン層１３
を除去してＳ ｉ３Ｎ、パターン１６、第１の多結晶シ
リコンバター７１７を夫々形成した後、レジストパター
７１５を除去した（第２図（ｂ）図７ＦＸ） ｏつづい
て、Ｓｉ３Ｎ、パターン１６をマスクとして熱酸化処理
を施し厚さ約１μｍのフィールド酸化膜１８を形成した
。なお、第１の多結晶シリコンパターン１７下の８４０
２膜はゲート絶縁膜１９となる。（第２図（Ｃ）図示）
。次いで、前記Ｓ ｉ ３Ｎ、パターン１６を除去し、
全面に厚さ約４００ＯＡの第２の多結晶シリコン層２０
を形成した後、第２の多結晶シリコン層２０４第１の多
結晶シリコンパターン１７にリンを拡散した（第２図（
ｄ）図示）。この後、写真蝕刻法により、この第２の多
結晶シリコン層２０上の後記ゲー）を極、配線に対応す
る部分を除（部分に、レジストパターン（図示せず）を
形成した。更に、このレジストパター／をマスクとして
前記第２の多結晶シリコン層２０％第１の多結晶シリコ
ンパターン１７を除去して、素子領域のゲート絶縁膜１
９上にゲート電極２ノを、フィールド酸化膜１８上に配
線２２を形成した。
最後に、常法により素子領域の基板１１表面に１１型の
ソース、ドレイン領域２３．２４を形成してＤ１望のＭ
Ｏ８型半導体装置を製造した（第２図（ｅ）図示）。
ソース、ドレイン領域２３．２４を形成してＤ１望のＭ
Ｏ８型半導体装置を製造した（第２図（ｅ）図示）。
し７かして、１１］述した製造方法によれは、−ｉ基板
１１上にゲート絶縁膜となる５ｉｎ２膜１２を形成した
後は、該５ｉ０２膜１２上にゲー）！極の一部となる第
１の多結晶シリコン層ノ（ターフ１７を介して８ｉ、Ｎ
、パターン１６を形成し、前記多結晶シリコンパターン
１７で素子形成予定部に苅応する８ｉ０．膜１２部分の
表面を覆った状態でフィールド酸化膜１８を形成する。
１１上にゲート絶縁膜となる５ｉｎ２膜１２を形成した
後は、該５ｉ０２膜１２上にゲー）！極の一部となる第
１の多結晶シリコン層ノ（ターフ１７を介して８ｉ、Ｎ
、パターン１６を形成し、前記多結晶シリコンパターン
１７で素子形成予定部に苅応する８ｉ０．膜１２部分の
表面を覆った状態でフィールド酸化膜１８を形成する。
従って、従来のようにＳｉ、Ｎ４パターンに直接接触す
る５ｉｎ２膜に欠陥が生じたり、ホワイトリボンが生ず
るのを阻止できるとともに、ゲート絶縁膜１９となる８
ｉ０２膜１２上に前記多結晶シリコンパターン１７が形
成されているため、該８ ｉｏ、膜）２への熱的、機械
的ストレスを解消できる。
る５ｉｎ２膜に欠陥が生じたり、ホワイトリボンが生ず
るのを阻止できるとともに、ゲート絶縁膜１９となる８
ｉ０２膜１２上に前記多結晶シリコンパターン１７が形
成されているため、該８ ｉｏ、膜）２への熱的、機械
的ストレスを解消できる。
その結果、従来の如く、フィールド酸化膜の形成後、第
１のＳｉ、Ｉ！４パターン下の８ ｉＯ２膜を除去して
再度熱酸化処理を行なうことなく、第１４７）多結晶シ
リコンパターン１７下のＳｉｎ、膜Ｊ２をそのままゲー
ト絶縁膜１９にすることかできるため、素子形成予定部
の基板１１表面に欠陥が生ずる確率を最小に押えること
ができる。
１のＳｉ、Ｉ！４パターン下の８ ｉＯ２膜を除去して
再度熱酸化処理を行なうことなく、第１４７）多結晶シ
リコンパターン１７下のＳｉｎ、膜Ｊ２をそのままゲー
ト絶縁膜１９にすることかできるため、素子形成予定部
の基板１１表面に欠陥が生ずる確率を最小に押えること
ができる。
また、素子形成予定部のチャネル領域に別応するゲート
絶縁膜１９となるＳ ｉ０２膜１２は、製造工程中にお
いて終始ゲート電極２ノの一部となる第１の多結晶シリ
コン層１３或いは多結晶シリコ／パターン１７に覆われ
ているため、ゲート絶縁膜Ｊ９とゲート電極２ノとの界
面ン安定化できる。
絶縁膜１９となるＳ ｉ０２膜１２は、製造工程中にお
いて終始ゲート電極２ノの一部となる第１の多結晶シリ
コン層１３或いは多結晶シリコ／パターン１７に覆われ
ているため、ゲート絶縁膜Ｊ９とゲート電極２ノとの界
面ン安定化できる。
〔実施例２〕
（１） まず、実施例１と同様に、ｐ型のＳｉ基板１
１表面にＳ ｉＯ，膜１２を形成後、閾値電圧を制御す
るためのリンをイオン注入し、第１の多結晶シリコン層
１３ｓ第１の８ｉ、ＩＮ４膜１ｄを形成し、更にレジス
トパターン１５を形成した（餓３図（ａ）図示）。つづ
いて、このレジストパターン１５をマスクとして前記８
ｉ３Ｎ４膜１４、第１の多結晶シリコン層１３を除去し
てＳｉ、Ｎ、パターン１６、第１の多結晶シリコンパタ
ーン１７を形成した。次いで、前記レジストパターン１
５を除去後、全面に第２の耐酸化性絶縁膜としての厚さ
約１５０ＯＡの第２の８ｉｓＮ、膜２５を形成した（第
３図（ｂ）図示）。この後、ＲＩＥ法により前記第２の
Ｓｉ３Ｎ、膜２５を異方性エツチングして前記５ｔｓＮ
、パターン１６、第１の多結晶シリコンパターン１５の
周囲のみ残存するようにエツチング除去し、絶縁壁２６
を形成した（第３図（Ｃ）図示）０ （１１）次に、前記Ｓｉ、Ｎ、パターン１６及び絶縁壁
２６をマスクとして熱酸化処理を施して厚さ約１μｍ
のフィールド酸化膜１８を形成した（第３図（ｄ）図示
）。つづいて、前記ＳｉＢ”Ｎ、パターン１６、絶縁壁
２６を除去した。以下、実施例１と同様Ｋ、全面に第２
の多結晶シリコン層２０を形成しリン拡散を行なった（
第３図（ｅ）図示）後、素子領域のゲート絶縁膜１９上
にゲート電極２ノを、フィールド酸化膜上に配線２２を
形成し、更に素子領域の基板１１表面にｎ８！！のソー
ス、ドレイン領域２３゜２４を形成して所望のＭＯ８型
半導体装置を製造した（第３図（ｆ）図示）。
１表面にＳ ｉＯ，膜１２を形成後、閾値電圧を制御す
るためのリンをイオン注入し、第１の多結晶シリコン層
１３ｓ第１の８ｉ、ＩＮ４膜１ｄを形成し、更にレジス
トパターン１５を形成した（餓３図（ａ）図示）。つづ
いて、このレジストパターン１５をマスクとして前記８
ｉ３Ｎ４膜１４、第１の多結晶シリコン層１３を除去し
てＳｉ、Ｎ、パターン１６、第１の多結晶シリコンパタ
ーン１７を形成した。次いで、前記レジストパターン１
５を除去後、全面に第２の耐酸化性絶縁膜としての厚さ
約１５０ＯＡの第２の８ｉｓＮ、膜２５を形成した（第
３図（ｂ）図示）。この後、ＲＩＥ法により前記第２の
Ｓｉ３Ｎ、膜２５を異方性エツチングして前記５ｔｓＮ
、パターン１６、第１の多結晶シリコンパターン１５の
周囲のみ残存するようにエツチング除去し、絶縁壁２６
を形成した（第３図（Ｃ）図示）０ （１１）次に、前記Ｓｉ、Ｎ、パターン１６及び絶縁壁
２６をマスクとして熱酸化処理を施して厚さ約１μｍ
のフィールド酸化膜１８を形成した（第３図（ｄ）図示
）。つづいて、前記ＳｉＢ”Ｎ、パターン１６、絶縁壁
２６を除去した。以下、実施例１と同様Ｋ、全面に第２
の多結晶シリコン層２０を形成しリン拡散を行なった（
第３図（ｅ）図示）後、素子領域のゲート絶縁膜１９上
にゲート電極２ノを、フィールド酸化膜上に配線２２を
形成し、更に素子領域の基板１１表面にｎ８！！のソー
ス、ドレイン領域２３゜２４を形成して所望のＭＯ８型
半導体装置を製造した（第３図（ｆ）図示）。
しかして、前述した製造方法によれは、第１の多結晶シ
リコンパターンノアの周囲に絶縁壁２６を設けた状態で
熱酸化処理をしてフィールド酸化膜１８の形成を行なう
ため、熱酸化中に第１の多結晶シリコンパターン１７の
周囲側面が酸化されるのを阻止することができる。その
結果、全面に第２の多結晶シリコン層２０を形成後、パ
クーニングしてケート電極２１等を形成した際に第１の
多結晶シリコンパターン１７の酸化に起因する酸化膜が
残存することがなく、これを除去するための工程を省略
できる〇 なお、上記実施例では、第２の多結晶シリコン層、第１
の多結晶シリコンパターンへのリン拡散は第２の多結晶
シリコン層の形成後に行なったが、これに眠らず、第２
の多結晶シリコン層及び第１の多結晶シリコンパターン
のパターニング後にリン拡散を行なってもよい。
リコンパターンノアの周囲に絶縁壁２６を設けた状態で
熱酸化処理をしてフィールド酸化膜１８の形成を行なう
ため、熱酸化中に第１の多結晶シリコンパターン１７の
周囲側面が酸化されるのを阻止することができる。その
結果、全面に第２の多結晶シリコン層２０を形成後、パ
クーニングしてケート電極２１等を形成した際に第１の
多結晶シリコンパターン１７の酸化に起因する酸化膜が
残存することがなく、これを除去するための工程を省略
できる〇 なお、上記実施例では、第２の多結晶シリコン層、第１
の多結晶シリコンパターンへのリン拡散は第２の多結晶
シリコン層の形成後に行なったが、これに眠らず、第２
の多結晶シリコン層及び第１の多結晶シリコンパターン
のパターニング後にリン拡散を行なってもよい。
以上詳述した如く本発明によれは、素子形成予定部の基
板表面に欠陥が生じる確率を最少に押えた信頼性の高い
半導体装置の製造方法を提供できるものである。
板表面に欠陥が生じる確率を最少に押えた信頼性の高い
半導体装置の製造方法を提供できるものである。
第１図（ａ）〜（ｄ）は従来のＭＯ８型半導体装置の製
造方法を工程順に示す断面図、第２図（ａ）〜（ｅ）は
本発明をＭＯ８型半導体装置に適用した場合の製造工程
を示す断面図、第３図（ａ）〜（ｆ）は本発明をＭＯ８
型半導体装置に適用した場合の他の製造工程を示す断面
図である。 １ノ・・・Ｐ型Ｓｉ基板、１２・・・８ｉ０．膜（絶縁
膜）、１３．２０・・・多結晶シリコ：ｙＮａ、ｉ４．
；ｔｓ・・・Ｓｉ３Ｎ４膜（耐酸化性絶縁膜）１６・・
・８ｉ３Ｎ４バター”、１７・・・多結晶シリコ／パタ
ーン、１８・・・フィールド酸化膜ｓ１９・・ゲート絶
縁膜、２ノ・・・ゲート電極、２２・・・配線、２３・
・・ｎ 型のソース領域、２４・・・ｎ型のドレイン領
域、２６・・・絶縁壁。 出願人代理人 弁理士 鈴 江 武 彦第１図 （ａ） ／Ｊ ２４ ｓ ３ 因 第３図
造方法を工程順に示す断面図、第２図（ａ）〜（ｅ）は
本発明をＭＯ８型半導体装置に適用した場合の製造工程
を示す断面図、第３図（ａ）〜（ｆ）は本発明をＭＯ８
型半導体装置に適用した場合の他の製造工程を示す断面
図である。 １ノ・・・Ｐ型Ｓｉ基板、１２・・・８ｉ０．膜（絶縁
膜）、１３．２０・・・多結晶シリコ：ｙＮａ、ｉ４．
；ｔｓ・・・Ｓｉ３Ｎ４膜（耐酸化性絶縁膜）１６・・
・８ｉ３Ｎ４バター”、１７・・・多結晶シリコ／パタ
ーン、１８・・・フィールド酸化膜ｓ１９・・ゲート絶
縁膜、２ノ・・・ゲート電極、２２・・・配線、２３・
・・ｎ 型のソース領域、２４・・・ｎ型のドレイン領
域、２６・・・絶縁壁。 出願人代理人 弁理士 鈴 江 武 彦第１図 （ａ） ／Ｊ ２４ ｓ ３ 因 第３図
Claims (2)
- （１）半導体基板上に絶縁膜を形成する工程と、この絶
縁膜上の素子形成予定部に対応する部分に多結晶シリコ
ンパターンと耐酸化性絶縁膜パターンとを順次積層した
２層構造パターンを形成する工程と、熱酸化処理を施す
工程とを具備することを特徴とする半導体装置の製造方
法。 - （２）多結晶シリコンパターン、耐酸化性絶縁膜パター
ンを形成後、全面に耐酸化性絶縁膜を形成し、更にこの
耐酸化性絶縁膜を異方性エツチングして少なくとも前記
多結晶シリコンパターンの周囲側面に耐酸化性絶縁膜を
残存させることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18784682A JPS5976472A (ja) | 1982-10-26 | 1982-10-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18784682A JPS5976472A (ja) | 1982-10-26 | 1982-10-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5976472A true JPS5976472A (ja) | 1984-05-01 |
Family
ID=16213244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18784682A Pending JPS5976472A (ja) | 1982-10-26 | 1982-10-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5976472A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63217639A (ja) * | 1987-03-06 | 1988-09-09 | Seiko Instr & Electronics Ltd | 半導体装置の素子分離形成方法 |
| JPS63217640A (ja) * | 1987-03-06 | 1988-09-09 | Seiko Instr & Electronics Ltd | 半導体装置の素子分離形成方法 |
| JPS63271956A (ja) * | 1987-04-28 | 1988-11-09 | Seiko Instr & Electronics Ltd | 半導体装置の素子分離形成方法 |
| JPS63299361A (ja) * | 1987-05-29 | 1988-12-06 | Sony Corp | 半導体装置の製造方法 |
| US5371035A (en) * | 1993-02-01 | 1994-12-06 | Motorola Inc. | Method for forming electrical isolation in an integrated circuit device |
| JPH0982699A (ja) * | 1995-09-14 | 1997-03-28 | Nec Corp | 半導体装置の製造方法 |
| US5854112A (en) * | 1993-03-30 | 1998-12-29 | Siemens Aktiengesellschaft | Transistor isolation process |
| US5880008A (en) * | 1995-10-18 | 1999-03-09 | Sharp Kabushiki Kaisha | Method for forming field oxide film |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51142982A (en) * | 1975-05-05 | 1976-12-08 | Intel Corp | Method of producing single crystal silicon ic |
-
1982
- 1982-10-26 JP JP18784682A patent/JPS5976472A/ja active Pending
Patent Citations (1)
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|---|---|---|---|---|
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| US5880008A (en) * | 1995-10-18 | 1999-03-09 | Sharp Kabushiki Kaisha | Method for forming field oxide film |
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