JPS59104140A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59104140A JPS59104140A JP21434382A JP21434382A JPS59104140A JP S59104140 A JPS59104140 A JP S59104140A JP 21434382 A JP21434382 A JP 21434382A JP 21434382 A JP21434382 A JP 21434382A JP S59104140 A JPS59104140 A JP S59104140A
- Authority
- JP
- Japan
- Prior art keywords
- oxidation
- silicon
- pattern
- mask
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に素子分離法
の改良に係る。
の改良に係る。
ＬＳＩ等の半導体装置の製造において、半導体基板に形
成される各素子を電気的に分離するための素子分離技術
は極めて重要である。この素子分離技術とｊ−では、次
のよう力選択酸化法が従来から行々われでいる。
成される各素子を電気的に分離するための素子分離技術
は極めて重要である。この素子分離技術とｊ−では、次
のよう力選択酸化法が従来から行々われでいる。
（１） まず、第１図（Ａ）に示すように、シリコン
基板１の素子領域予定部上を覆うシリコン酸化膜２およ
びシリコン窒化膜３の積層膜パターンを形成する。
基板１の素子領域予定部上を覆うシリコン酸化膜２およ
びシリコン窒化膜３の積層膜パターンを形成する。
（ｉｉ） 次に、シリコン審化膜ノやターン３を耐酸
化性マスクとしてウェット酸化を行ない、素子分離領域
にＳ ＋ ０２の厚いフィールド酸化膜４を形成する（
第１図（Ｂ）図示）。これによって、フィールド酸化膜
４で互いに絶縁分離された素子領域が形成される。
化性マスクとしてウェット酸化を行ない、素子分離領域
にＳ ＋ ０２の厚いフィールド酸化膜４を形成する（
第１図（Ｂ）図示）。これによって、フィールド酸化膜
４で互いに絶縁分離された素子領域が形成される。
なお、シリコン酸化膜パターン２はウェット酸化時にシ
リコン基板１表面に加わる歪応力を吸収するための緩衝
膜として形成するもので、分離された素子領域に素子を
形成する際には除去される。
リコン基板１表面に加わる歪応力を吸収するための緩衝
膜として形成するもので、分離された素子領域に素子を
形成する際には除去される。
上記選択酸化による素子分離法は、フィールド酸化膜４
をシリコン基板ＩＫ埋め込んで形成でき、表面の平担性
が得られるという利点から広く行々わねているものであ
る。（〜かしながら、ウェット酸化時にはシリコン基板
１の厚さ方向のみならず、横方向にも酸化が進行するた
め、第１図（Ｂ）に示されるようにフィールド酸化膜４
がシリコン窒化膜パターン３の下に侵入して形成されて
しまう。フィールド酸化膜４のこの侵入部分はバーズビ
ークと呼ばれており、バーズビークの発生によって素子
領域全形成する際にパターン変換差が生じる。このため
、例えば素子領域をどんどん微細化して行くとバーズビ
ークで素子領域が塞がってし壕うことになり、バーズビ
ークの発生は素子を微細化する上で大きな障害になって
いる。
をシリコン基板ＩＫ埋め込んで形成でき、表面の平担性
が得られるという利点から広く行々わねているものであ
る。（〜かしながら、ウェット酸化時にはシリコン基板
１の厚さ方向のみならず、横方向にも酸化が進行するた
め、第１図（Ｂ）に示されるようにフィールド酸化膜４
がシリコン窒化膜パターン３の下に侵入して形成されて
しまう。フィールド酸化膜４のこの侵入部分はバーズビ
ークと呼ばれており、バーズビークの発生によって素子
領域全形成する際にパターン変換差が生じる。このため
、例えば素子領域をどんどん微細化して行くとバーズビ
ークで素子領域が塞がってし壕うことになり、バーズビ
ークの発生は素子を微細化する上で大きな障害になって
いる。
更ニ、バーズビーク長Ｂとフィールド酸化膜４の膜厚ｔ
の比率（第２図参照）はｔの厚さによって変化し、ｔ’
ｌ厚くするほどｔ／Ｂが小さくなってバーズビークの影
響が顕著になる。このため、特に深くて厚いフィールド
酸化膜を必要とするバイポーラ型半導体装置の製造にお
いては、バーズビークによるパターン変換差が一層大き
な問題と々る。才だ、厚い酸化膜を得るために長時間の
熱酸化を行なうと、素子領域に大きな積層欠陥が発生す
るという問題があった。
の比率（第２図参照）はｔの厚さによって変化し、ｔ’
ｌ厚くするほどｔ／Ｂが小さくなってバーズビークの影
響が顕著になる。このため、特に深くて厚いフィールド
酸化膜を必要とするバイポーラ型半導体装置の製造にお
いては、バーズビークによるパターン変換差が一層大き
な問題と々る。才だ、厚い酸化膜を得るために長時間の
熱酸化を行なうと、素子領域に大きな積層欠陥が発生す
るという問題があった。
そこで、素子分離のシリコン基板１を選択的に薄くエツ
チングした後に選択酸化全行なって酸化時間を短縮する
方法も採用されているが、この場合はシリコン基板１の
エツチングコントロールが極めて困難であるという問題
が生じている。
チングした後に選択酸化全行なって酸化時間を短縮する
方法も採用されているが、この場合はシリコン基板１の
エツチングコントロールが極めて困難であるという問題
が生じている。
本発明は上記事情に鑑てなされたもので、その第１の目
的はバーズビ〜りの発生全抑制して選択酸化を行なうこ
とができ、もって容易に素子の微細化を可能とする半導
体装置の製造方法を提供することである。
的はバーズビ〜りの発生全抑制して選択酸化を行なうこ
とができ、もって容易に素子の微細化を可能とする半導
体装置の製造方法を提供することである。
また、本発明の第２の目的は、シリコン基板のエツチン
グを必要とすることなく、短時間の熱酸化で深くて膜厚
の大きいフィールド酸化膜を形成することができ、もっ
て素子領域の積層欠陥発生を抑制することができる選択
酸化法全提供することである。
グを必要とすることなく、短時間の熱酸化で深くて膜厚
の大きいフィールド酸化膜を形成することができ、もっ
て素子領域の積層欠陥発生を抑制することができる選択
酸化法全提供することである。
本発明による半導体装置の製造方法は、シリコン基板表
面の素子領域予定部に耐酸化性マスクを設け、これをマ
スクとする選択酸化により前記シリコン基板表面の素子
分離領域に厚いフィールド酸化膜を形成する半導体装置
の製造方法において、前記選択酸化を行なうに先立って
、前記耐酸化性マスク若しくはこれとは別の耐イオン注
入マスクをブロッキングマスクとしてシリコンのイオン
注入を行なうことにより前記素子分離領域を非晶質化す
ることを特徴とするものである。
面の素子領域予定部に耐酸化性マスクを設け、これをマ
スクとする選択酸化により前記シリコン基板表面の素子
分離領域に厚いフィールド酸化膜を形成する半導体装置
の製造方法において、前記選択酸化を行なうに先立って
、前記耐酸化性マスク若しくはこれとは別の耐イオン注
入マスクをブロッキングマスクとしてシリコンのイオン
注入を行なうことにより前記素子分離領域を非晶質化す
ることを特徴とするものである。
本発明によれば、フィールド酸化膜を形成すべきシリコ
ン基板の素子分離領域を予め非晶質化した後に選択配化
が行なわれる。非晶質領域５− の酸化速度は結晶質領域の酸化速度よりも大きいから、
本発明によれば形成されるフィールド酸化膜のｔ／Ｂ比
（第２図参照）を大きく取ることができ、バーズビーク
によるパターン変換差を小さくすることができる。従っ
て、本発明は素子の微細化に栖めて有効である。
ン基板の素子分離領域を予め非晶質化した後に選択配化
が行なわれる。非晶質領域５− の酸化速度は結晶質領域の酸化速度よりも大きいから、
本発明によれば形成されるフィールド酸化膜のｔ／Ｂ比
（第２図参照）を大きく取ることができ、バーズビーク
によるパターン変換差を小さくすることができる。従っ
て、本発明は素子の微細化に栖めて有効である。
また、酸化速度が速いことから短時間の熱酸化で充分な
膜厚のフィールド酸化膜を形成することができ、従って
積層欠陥の発生を抑制することができる。更に、非晶質
化のためのシリコンのイオン注入は容易にコントロール
することが可能で、シリコン基板全選択的にエツチング
するときのような問題は生じない。
膜厚のフィールド酸化膜を形成することができ、従って
積層欠陥の発生を抑制することができる。更に、非晶質
化のためのシリコンのイオン注入は容易にコントロール
することが可能で、シリコン基板全選択的にエツチング
するときのような問題は生じない。
以下、第３図（Ａ）〜（Ｄ）を参照して本発明をバイポ
ーラ型半導体装置の一種であるＩ２孔の製造に適用した
一実施例を説明する。
ーラ型半導体装置の一種であるＩ２孔の製造に適用した
一実施例を説明する。
（１）オす、シリコン基板１ノの表面を熱酸化して膜厚
３００Ｘのシリコン酸化膜１２を形成した後、ＣＶＤ法
により全面に膜ｍ】ｏｏｏＸの＝６− シリコン窒化膜１３を堆積する。続いて、ＰＥＰにより
素子領域予定部上を覆うレジストパターン１４を形成す
る（第３図（Ａ）図示）。
３００Ｘのシリコン酸化膜１２を形成した後、ＣＶＤ法
により全面に膜ｍ】ｏｏｏＸの＝６− シリコン窒化膜１３を堆積する。続いて、ＰＥＰにより
素子領域予定部上を覆うレジストパターン１４を形成す
る（第３図（Ａ）図示）。
（ｉｉ）次に、レジストパターン１４をエツチングマス
クとし、シリコン窒化膜１３およびシリコン酸化膜１２
を順次エツチング１．て・母ターンニングすることによ
り、素子領域を覆うシリコン酸化膜およびシリコン窒化
膜の積層膜パターンＪ」才形成する（第３図（Ｂ）図示
）。
クとし、シリコン窒化膜１３およびシリコン酸化膜１２
を順次エツチング１．て・母ターンニングすることによ
り、素子領域を覆うシリコン酸化膜およびシリコン窒化
膜の積層膜パターンＪ」才形成する（第３図（Ｂ）図示
）。
（ｉｉｉ） 次に、レジストパターン１４が残置され
たｉｔの積層膜ノぐターン−１５をブロッキングマスク
としてシリコンをイオン注入する（第３図（Ｃ）図示）
。
たｉｔの積層膜ノぐターン−１５をブロッキングマスク
としてシリコンをイオン注入する（第３図（Ｃ）図示）
。
このときシリコン基板１ノの素子分離領域には非晶質領
域１６が形成される。なお、レジストパターン１４を除
去した積層膜パターン媛をブロッキングマスクとしてイ
オン注入をしてもよい。
域１６が形成される。なお、レジストパターン１４を除
去した積層膜パターン媛をブロッキングマスクとしてイ
オン注入をしてもよい。
（ｉＸ／） 次に、レジストパターン１４を除去し、
積層膜パターン１５ｆ耐酸化性マスクとして従来の選択
酸化と同じ酸化条件で選択酸化を行なうことにより、素
子分離領域に膜厚１００００Ｘの厚いフィールド酸什膜
１７？形成する（第３図（Ｄ））。
積層膜パターン１５ｆ耐酸化性マスクとして従来の選択
酸化と同じ酸化条件で選択酸化を行なうことにより、素
子分離領域に膜厚１００００Ｘの厚いフィールド酸什膜
１７？形成する（第３図（Ｄ））。
このとき、積層膜りのうちシリコン窒化膜１３が耐酸化
性マスクとして機能し、シリコン酸化膜１２は素子領域
表面に加わる歪みを緩和する作用を果たす。
性マスクとして機能し、シリコン酸化膜１２は素子領域
表面に加わる歪みを緩和する作用を果たす。
（Ｖ） （−の後、通常の１２Ｔ、プロセスに従って
バイポーラ型半導体装置を製造する。
バイポーラ型半導体装置を製造する。
上記実施例によれば、膜厚１００００Ｘのフィールド酸
化膜１７に形成するのに必要な酸化時間が従来よりも顕
著に短縮される。即ち、常圧酸化の場合、従来の製造方
法では３００分の酸化時間を要するのに対して、上記実
施例では１２０分に短縮された。また、圧力８ ｋｇ７
ｃｍの高圧酸化の場合も、従来の製造方法では４０分を
要するに対して、上記実施例では１８分に短縮された。
化膜１７に形成するのに必要な酸化時間が従来よりも顕
著に短縮される。即ち、常圧酸化の場合、従来の製造方
法では３００分の酸化時間を要するのに対して、上記実
施例では１２０分に短縮された。また、圧力８ ｋｇ７
ｃｍの高圧酸化の場合も、従来の製造方法では４０分を
要するに対して、上記実施例では１８分に短縮された。
このように酸化時間が大幅に短縮されたのけ、シリコン
のイオン注入によって素子分離領域が非晶質化さｈｋた
め、シリコン基板１ノは素子分離領域において選択的に
その酸化される速度が高められているからである。そし
て、これが本発明の最も基本的な効果である。
のイオン注入によって素子分離領域が非晶質化さｈｋた
め、シリコン基板１ノは素子分離領域において選択的に
その酸化される速度が高められているからである。そし
て、これが本発明の最も基本的な効果である。
この基本的な効果によって、本発明の製造方法によれば
素子分離領域の深さ方向に対する酸化速度が横方向の酸
化速度よりも太きく々るから、バーズビークの形成を従
来よりも大幅に抑制することができる。これは、第４図
の結果に明瞭に示さねている。同図における直線は高圧
酸化で選択酸化を行々ったときの酸化時間とｔ／Ｂ比の
関係を示している。そして、図中プロットｘは上記実施
例の結果を示し、またプロットｙは従来の製造方法の結
果を示している。この結果から明らかなように、本発明
によればバーズビーク長Ｂを従来よりも約２５％程度短
かくすることができ、従って素子の微細化を達成するこ
とが可能と力る。
素子分離領域の深さ方向に対する酸化速度が横方向の酸
化速度よりも太きく々るから、バーズビークの形成を従
来よりも大幅に抑制することができる。これは、第４図
の結果に明瞭に示さねている。同図における直線は高圧
酸化で選択酸化を行々ったときの酸化時間とｔ／Ｂ比の
関係を示している。そして、図中プロットｘは上記実施
例の結果を示し、またプロットｙは従来の製造方法の結
果を示している。この結果から明らかなように、本発明
によればバーズビーク長Ｂを従来よりも約２５％程度短
かくすることができ、従って素子の微細化を達成するこ
とが可能と力る。
更に、酸化時間が大幅に短縮されることから、９−
素子領域に発生する積層欠陥を従来よりも顕著に低減す
ることができる。とれは第５図および第６図の結果から
明らかである。
ることができる。とれは第５図および第６図の結果から
明らかである。
第５図は面方位１１１のシリコン基板表面を酸化温度１
０００℃で選択酸化１．た場合の酸化時間と酸化膜厚と
の関係を示している。同図において、直線Ａ、Ａ’、Ｂ
、ｎ’は夫々次の条件で行なったときの結果を示してい
る。
０００℃で選択酸化１．た場合の酸化時間と酸化膜厚と
の関係を示している。同図において、直線Ａ、Ａ’、Ｂ
、ｎ’は夫々次の条件で行なったときの結果を示してい
る。
Ａ：高圧酸化（圧力８ ｋｌ？／ｃｎ２． Ｆ（２額、
、＝ １．８／１シリコンイオン注入（本発明） Ａ′：高圧酸化（圧力８ｋｇ／ｃｔｎ２．Ｈ２１０２＝
１．８／１シリコンイオン注入なしく従来例） Ｂ：常圧酸化（Ｈ２ハ、、 ＝ １．８／１ ）シリコ
ンイオン注入（本発明） Ｂ′：常圧酸化（Ｈ２１０２＝ １．８／１． ）シリ
コンイオン注入なしく従来例） 第５図の結果から、本発明の方法によって高い酸化速度
が得られ、酸化時間を大幅に短縮できることが明らかで
ある。
、＝ １．８／１シリコンイオン注入（本発明） Ａ′：高圧酸化（圧力８ｋｇ／ｃｔｎ２．Ｈ２１０２＝
１．８／１シリコンイオン注入なしく従来例） Ｂ：常圧酸化（Ｈ２ハ、、 ＝ １．８／１ ）シリコ
ンイオン注入（本発明） Ｂ′：常圧酸化（Ｈ２１０２＝ １．８／１． ）シリ
コンイオン注入なしく従来例） 第５図の結果から、本発明の方法によって高い酸化速度
が得られ、酸化時間を大幅に短縮できることが明らかで
ある。
第６図は上記Ａ 、Ａ’ 、 Ｒ、’Ｒ’の条件での選
択１０− 酸化の際に生じたｎ４層欠陥を酸化時間との関係で示し
たものである。この結果は本発明によって積層欠陥の発
生を顕著に抑制できることを示している。
択１０− 酸化の際に生じたｎ４層欠陥を酸化時間との関係で示し
たものである。この結果は本発明によって積層欠陥の発
生を顕著に抑制できることを示している。
以上述べたように、本発明による半導体装置の製造方法
によれば、選択酸化の際のバーズビークの形成を抑制し
て素子の＠細化を可能とｊ〜、酸化時間を短縮して積層
欠陥の発生を抑制できる等、顕著力効果を得るととがで
きるものである。
によれば、選択酸化の際のバーズビークの形成を抑制し
て素子の＠細化を可能とｊ〜、酸化時間を短縮して積層
欠陥の発生を抑制できる等、顕著力効果を得るととがで
きるものである。
第１図（Ａ） （Ｂ）は従来の半導体装置の製造方法に
おける選択酸化工程を示す断面図、第２図は選択酸化に
よって形成されたバーズビークの説明図、第３図（Ａ）
〜（Ｄ）は本発明の一実施例になる半導体装置の製造方
法における要部工程を示す断面図、第４図は本発明にお
けるバーズビーク抑制効果を示す線図、第５図および第
６図は本発明における積層欠陥発生の抑制効果を示す線
図である。 １１・・・シリコン基板、１２・・・シリコン酸化膜、
１３・・・シリコン窒化膜、１４・・・レジストパター
ン、１５−・・積層膜パターン、１６・・・非晶質領域
、１７・・・フィールド酸化膜。 出願人代理人 弁理士 鈴 江 武 彦賦 敷く へ の ｍ ｓ ＠ ＩＩ＄
！ Ｋ’！ ”Ｘ Ｅ”！’ ” ”、）儒 １８７−
おける選択酸化工程を示す断面図、第２図は選択酸化に
よって形成されたバーズビークの説明図、第３図（Ａ）
〜（Ｄ）は本発明の一実施例になる半導体装置の製造方
法における要部工程を示す断面図、第４図は本発明にお
けるバーズビーク抑制効果を示す線図、第５図および第
６図は本発明における積層欠陥発生の抑制効果を示す線
図である。 １１・・・シリコン基板、１２・・・シリコン酸化膜、
１３・・・シリコン窒化膜、１４・・・レジストパター
ン、１５−・・積層膜パターン、１６・・・非晶質領域
、１７・・・フィールド酸化膜。 出願人代理人 弁理士 鈴 江 武 彦賦 敷く へ の ｍ ｓ ＠ ＩＩ＄
！ Ｋ’！ ”Ｘ Ｅ”！’ ” ”、）儒 １８７−
Claims (1)
- シリコン基板表面の素子領域予定部に耐酸化性マスクを
設け、これをマスクとする選択酸化により前記シリコン
基板表面の素子分離領域に厚いフィールド酸化膜を形成
する半導体装置の製造方法において、前記選択酸化を行
なうに先立って、前記耐酸化性マスク若しくはこねとは
別の耐イオン注入マスクをブロッキングマスクと１．て
シリコンのイオン注入を行なうことにより前記素子分離
領域を非晶質化することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21434382A JPS59104140A (ja) | 1982-12-07 | 1982-12-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21434382A JPS59104140A (ja) | 1982-12-07 | 1982-12-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59104140A true JPS59104140A (ja) | 1984-06-15 |
Family
ID=16654186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21434382A Pending JPS59104140A (ja) | 1982-12-07 | 1982-12-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104140A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63280438A (ja) * | 1987-05-12 | 1988-11-17 | Fuji Electric Co Ltd | 素子分離領域形成方法 |
| US5869385A (en) * | 1995-12-08 | 1999-02-09 | Advanced Micro Devices, Inc. | Selectively oxidized field oxide region |
| US5918116A (en) * | 1994-11-30 | 1999-06-29 | Lucent Technologies Inc. | Process for forming gate oxides possessing different thicknesses on a semiconductor substrate |
-
1982
- 1982-12-07 JP JP21434382A patent/JPS59104140A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63280438A (ja) * | 1987-05-12 | 1988-11-17 | Fuji Electric Co Ltd | 素子分離領域形成方法 |
| US5918116A (en) * | 1994-11-30 | 1999-06-29 | Lucent Technologies Inc. | Process for forming gate oxides possessing different thicknesses on a semiconductor substrate |
| US5869385A (en) * | 1995-12-08 | 1999-02-09 | Advanced Micro Devices, Inc. | Selectively oxidized field oxide region |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0799189A (ja) | 半導体装置の製造方法 | |
| JPS6228578B2 (ja) | ||
| US4564394A (en) | Preventing lateral oxide growth by first forming nitride layer followed by a composite masking layer | |
| JPH1022397A (ja) | 半導体装置の製造方法 | |
| JPH06163532A (ja) | 半導体素子分離方法 | |
| JPH0669099B2 (ja) | Ｍｉｓ型半導体装置 | |
| JPH0628282B2 (ja) | 半導体装置の製造方法 | |
| JPS59104140A (ja) | 半導体装置の製造方法 | |
| JPS5976472A (ja) | 半導体装置の製造方法 | |
| JPS59165434A (ja) | 半導体装置の製造方法 | |
| JPH0458532A (ja) | 半導体装置の製造方法 | |
| JPS5882532A (ja) | 素子分離方法 | |
| JP2822211B2 (ja) | 半導体装置の製造方法 | |
| KR100242380B1 (ko) | 반도체소자의 필드격리막 제조방법 | |
| JPH10284478A (ja) | 半導体装置の製造方法 | |
| JPS59161045A (ja) | 半導体装置の製造方法 | |
| JPS5910236A (ja) | 半導体装置の製造方法 | |
| JPH06163531A (ja) | 半導体装置における素子分離領域の形成方法 | |
| JPH03156956A (ja) | 半導体装置の製造方法 | |
| JPH05335407A (ja) | 半導体装置の製造方法 | |
| JPS60101947A (ja) | 半導体装置の製造方法 | |
| JPS59132624A (ja) | 半導体装置の製造方法 | |
| JPS61241941A (ja) | 半導体装置の製造方法 | |
| JPS58169935A (ja) | 半導体装置の製造方法 | |
| JPS60234326A (ja) | 半導体装置の製造方法 |