JPS59132624A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59132624A JPS59132624A JP699183A JP699183A JPS59132624A JP S59132624 A JPS59132624 A JP S59132624A JP 699183 A JP699183 A JP 699183A JP 699183 A JP699183 A JP 699183A JP S59132624 A JPS59132624 A JP S59132624A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術骨“野〕
本発明は、素子間分離を改良した半導体装置の製造方法
に関する。
に関する。
従来、半導体素子の代表的々分離法として、選択酸化法
が知られている。この選択酸化法は例えばシリコン基板
上のＳｌ、Ｎ４パターンをマスクとして露出する基板表
面を選択的に酸化する方法である。しかしながら、選択
酸化法を用いた半導体装置の製造方法によれば、熱酸化
時、Ｓｌ、Ｎ４ハターン下に横方向から酸化する、いわ
ゆるバーズビーク等を生じ、パターン変換差が大きくな
る。その結果、素子領域が両側で短かくなり、素子の集
積度が低下するという欠点があった。
が知られている。この選択酸化法は例えばシリコン基板
上のＳｌ、Ｎ４パターンをマスクとして露出する基板表
面を選択的に酸化する方法である。しかしながら、選択
酸化法を用いた半導体装置の製造方法によれば、熱酸化
時、Ｓｌ、Ｎ４ハターン下に横方向から酸化する、いわ
ゆるバーズビーク等を生じ、パターン変換差が大きくな
る。その結果、素子領域が両側で短かくなり、素子の集
積度が低下するという欠点があった。
このようなことから、最近、ＳＷＡＭＩという方法が発
表されている（ １９８２ ｒ Ｓｙｍｐｏｓｉｕｍｏ
ｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ ＋ ｐ、２８−
２９ ）ｏ以下、この方法をＭＯ８型半導体装置に適用
した場合にっいて第１図（、）〜０）を参照して説明す
る。
表されている（ １９８２ ｒ Ｓｙｍｐｏｓｉｕｍｏ
ｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ ＋ ｐ、２８−
２９ ）ｏ以下、この方法をＭＯ８型半導体装置に適用
した場合にっいて第１図（、）〜０）を参照して説明す
る。
［１′］ まず、例えばｐ型のＳｌ基板１上に５ＩＯ
２膜２、第１の５１３Ｎ４膜３を順次形成した後、第１
の８１３Ｎ４膜３上の素子形成予定部と対応する位置に
、写真蝕刻法によりレジストパターン４を形成する（第
１図（ａ）図示）。つづいて、この／ｆターン４をマス
クとして第１の５１３Ｎ４膜３、ｓｉｏ 膜２を選択
的に除去し、Ｓ Ｉ 、Ｎ４パターン、− ８ＩＯ２ノテター７６を形成した後、レジストパターン
４を除去した（第１図（ｂ）図示）。次いで、前記５１
３Ｎ４／ｆターン５をマスクとして露出する基板１をプ
ラズマ法により所定深さ除去し、素子形成予定部に島状
部７を形成する（第１図（ｃ）図示）。更に、露出する
基板１表面に熱酸化膜８を形成した後、全面に第２のＳ
Ｉ、Ｎ４膜９、ＣＶＤ−８１０２膜１０を順次形成した
（第１図（ｄ）図示）。
２膜２、第１の５１３Ｎ４膜３を順次形成した後、第１
の８１３Ｎ４膜３上の素子形成予定部と対応する位置に
、写真蝕刻法によりレジストパターン４を形成する（第
１図（ａ）図示）。つづいて、この／ｆターン４をマス
クとして第１の５１３Ｎ４膜３、ｓｉｏ 膜２を選択
的に除去し、Ｓ Ｉ 、Ｎ４パターン、− ８ＩＯ２ノテター７６を形成した後、レジストパターン
４を除去した（第１図（ｂ）図示）。次いで、前記５１
３Ｎ４／ｆターン５をマスクとして露出する基板１をプ
ラズマ法により所定深さ除去し、素子形成予定部に島状
部７を形成する（第１図（ｃ）図示）。更に、露出する
基板１表面に熱酸化膜８を形成した後、全面に第２のＳ
Ｉ、Ｎ４膜９、ＣＶＤ−８１０２膜１０を順次形成した
（第１図（ｄ）図示）。
〔１１〕次に、前記ＣＶＤ −５ＩＯ２膜１０、第２の
８１３Ｎ４膜９を異方性エツチングし、前記５Ｌ３Ｎ４
パターン５．８１０□Ａターン６の周囲側面にＣＶＤ−
８１０２膜１０’、Ｓｉ３Ｎ４膜９′を残存させる（第
１図（、）図示）。つづいて、前記Ｓ ｉ ３Ｎ４パタ
ーン５及び残存８１３Ｎ４膜９′をマスクとしで残存Ｃ
ＶＤ −８Ｉ０２膜１０’を除去すると共に、熱酸化膜
８を選択的に除去して熱酸化膜ノｆターン１１を形成す
る（第１図（ｆ）図示）。次いで、前記５ｔ３Ｎ４７々
ターン５及び残存Ｓ ｉ ３Ｎ４膜９′をマスクとして
熱酸化処理を施してフィールド酸化膜１２を形成する（
第１図（ｇ）図示）。更に、前記５１３Ｎ４・ゼターン
５、残存Ｓ ｉ ３Ｎ４膜９′を除去する（第１図（ｈ
）図示）。最後に、５ＩＯ２／′？ターン６を除去した
後常法によ多素子領域にダート絶縁膜１３、ケ８−ト電
１極１４を形成し、更に島状部７にｎ型のソース、ドレ
イン領域１５．１６を形成してＭＯ８型半導体装置を製
造する（第１図（１）図示）。
８１３Ｎ４膜９を異方性エツチングし、前記５Ｌ３Ｎ４
パターン５．８１０□Ａターン６の周囲側面にＣＶＤ−
８１０２膜１０’、Ｓｉ３Ｎ４膜９′を残存させる（第
１図（、）図示）。つづいて、前記Ｓ ｉ ３Ｎ４パタ
ーン５及び残存８１３Ｎ４膜９′をマスクとしで残存Ｃ
ＶＤ −８Ｉ０２膜１０’を除去すると共に、熱酸化膜
８を選択的に除去して熱酸化膜ノｆターン１１を形成す
る（第１図（ｆ）図示）。次いで、前記５ｔ３Ｎ４７々
ターン５及び残存Ｓ ｉ ３Ｎ４膜９′をマスクとして
熱酸化処理を施してフィールド酸化膜１２を形成する（
第１図（ｇ）図示）。更に、前記５１３Ｎ４・ゼターン
５、残存Ｓ ｉ ３Ｎ４膜９′を除去する（第１図（ｈ
）図示）。最後に、５ＩＯ２／′？ターン６を除去した
後常法によ多素子領域にダート絶縁膜１３、ケ８−ト電
１極１４を形成し、更に島状部７にｎ型のソース、ドレ
イン領域１５．１６を形成してＭＯ８型半導体装置を製
造する（第１図（１）図示）。
こうした製造方法によれば、５１０２パターン６の周囲
側面に第２の５１３Ｎ４膜９′を設けた状態で熱酸化処
理を行なうため、５ｉｎ２パターン６の周囲側面から０
２が侵入して５１０２ハターン６下の基板１に達し、基
板Ｉ中のＳｔと反応してバーズビークの原因となる５Ｉ
Ｏ２膜が形成されるのを軽減できる。したがって、前述
した選択酸化法と比ベパターン変換差を小さくできる。
側面に第２の５１３Ｎ４膜９′を設けた状態で熱酸化処
理を行なうため、５ｉｎ２パターン６の周囲側面から０
２が侵入して５１０２ハターン６下の基板１に達し、基
板Ｉ中のＳｔと反応してバーズビークの原因となる５Ｉ
Ｏ２膜が形成されるのを軽減できる。したがって、前述
した選択酸化法と比ベパターン変換差を小さくできる。
しかしながら、第１図（ａ）〜（ｉ）の半導体装置の製
造方法によれば、以下に示す欠点をもっていた。
造方法によれば、以下に示す欠点をもっていた。
（１） ＣＶＤ−８１０２膜１０．第２ノ８１３Ｎ４
膜９を異方性エツチングする時、ウニノ・面内あるいは
多数載置されたウェハ間でエツチングのバラツキを生じ
、該第２のＳｉ３Ｎ４膜９を制御性よくエツチングする
ことが困難でオーバーエツチングされ、しかも該第２の
５１５Ｎ４膜９はＳｉ３Ｎ４パターン５上に直接形成さ
れているため、該Ｓｉ３Ｎ４パターン９下のＳｉ３Ｎ４
パターン５はダメージを受ける。この結果、Ｓｌ、Ｎ４
パターン５のピンホールを増大させるため、このＳ ｊ
、Ｎ４パターン５をマスクの一部として熱酸化を行な
う際、５１３Ｎ４パターン５のピンホール下に位置する
基板１表面に厚い酸化膜の島が形成される。
膜９を異方性エツチングする時、ウニノ・面内あるいは
多数載置されたウェハ間でエツチングのバラツキを生じ
、該第２のＳｉ３Ｎ４膜９を制御性よくエツチングする
ことが困難でオーバーエツチングされ、しかも該第２の
５１５Ｎ４膜９はＳｉ３Ｎ４パターン５上に直接形成さ
れているため、該Ｓｉ３Ｎ４パターン９下のＳｉ３Ｎ４
パターン５はダメージを受ける。この結果、Ｓｌ、Ｎ４
パターン５のピンホールを増大させるため、このＳ ｊ
、Ｎ４パターン５をマスクの一部として熱酸化を行な
う際、５１３Ｎ４パターン５のピンホール下に位置する
基板１表面に厚い酸化膜の島が形成される。
（２） ８１基板１の段差は、５ＩＯ２パターン６の
周囲側面に精度よく残存５ｔ３Ｎ４＋＋ＩＡ ９’形成
用のマ５− スフとなるＣＶＤ −５ｉｎ２膜１０′を残存させるた
めに一般に大きくとることが必要である。しかしなから
、こうした段差の大きい状態で熱酸化処理を行なうと、
基板１の島状部７表面に対して陥没したフィールド酸化
膜が形成されてウニノーに凹凸が生じるため、基板１０
段差を十分にとることができない。また、この方法では
、段差が斜めになっているため側面にＣＶＤ −５ｉｎ
２膜１０’をうまく残しにくい。逆に、段差を垂直にす
ると、Ｓｉ基板に結晶欠陥が入いる。
周囲側面に精度よく残存５ｔ３Ｎ４＋＋ＩＡ ９’形成
用のマ５− スフとなるＣＶＤ −５ｉｎ２膜１０′を残存させるた
めに一般に大きくとることが必要である。しかしなから
、こうした段差の大きい状態で熱酸化処理を行なうと、
基板１の島状部７表面に対して陥没したフィールド酸化
膜が形成されてウニノーに凹凸が生じるため、基板１０
段差を十分にとることができない。また、この方法では
、段差が斜めになっているため側面にＣＶＤ −５ｉｎ
２膜１０’をうまく残しにくい。逆に、段差を垂直にす
ると、Ｓｉ基板に結晶欠陥が入いる。
したがって、ＣＶＤ−８ｉＯ膜１０′を５ＩＯ２パター
ン６の周囲側面に精度よく残存させることかできす、５
１０２パターン６の周囲側面にＣＶＤ −８ｉＯ□膜１
０′をマスクとして形成される第２のＳ ｉ ３Ｎ４膜
９′を十分残存できない。その結果、選択酸化法で生ず
るバーズビークを十分に解消できす、パターン交換差を
十分小さくするには至らない。
ン６の周囲側面に精度よく残存させることかできす、５
１０２パターン６の周囲側面にＣＶＤ −８ｉＯ□膜１
０′をマスクとして形成される第２のＳ ｉ ３Ｎ４膜
９′を十分残存できない。その結果、選択酸化法で生ず
るバーズビークを十分に解消できす、パターン交換差を
十分小さくするには至らない。
（３） ８１基板Ｉをプラズマ法によりエツチングす
る工程があるため、５１３Ｎ４パターン５が方位６一 に対して平行で々い場合、基板Ｉをエツチングしたあと
がなめらかにならず、耐圧不良になる可能性がある。し
たがって、Ｓｌ、Ｎ４パターン５の形成によってパター
ン変換差に悪影響を及ぼす９ｒイト明Ｇ日ｉす〕 本発明は上記事情に鑑みてなされたもので、基板表面へ
の酸化膜による島等の欠陥を解消するとともに、バーズ
ビークの発生を少なくして／ｆターン変換差を小さくし
かつ耐酸化膜パターン形状の影響によるパターン変換差
の変動を防止し得る半導体装置の製造方法を提供するこ
とを目的とするものである。
る工程があるため、５１３Ｎ４パターン５が方位６一 に対して平行で々い場合、基板Ｉをエツチングしたあと
がなめらかにならず、耐圧不良になる可能性がある。し
たがって、Ｓｌ、Ｎ４パターン５の形成によってパター
ン変換差に悪影響を及ぼす９ｒイト明Ｇ日ｉす〕 本発明は上記事情に鑑みてなされたもので、基板表面へ
の酸化膜による島等の欠陥を解消するとともに、バーズ
ビークの発生を少なくして／ｆターン変換差を小さくし
かつ耐酸化膜パターン形状の影響によるパターン変換差
の変動を防止し得る半導体装置の製造方法を提供するこ
とを目的とするものである。
本発明は、半導体基板上に絶縁膜を形成した後この絶縁
膜上の素子形成予定部に対応する位置に第１の耐酸化膜
パターン、保護膜パターンを順次形成し、全面に第２の
耐酸化膜、及び耐酸化膜に対して選択エツチング性を有
する被膜を順次形成し、更にこの被膜を異方性エツチン
グして前記第１の耐酸化膜パターンの周囲側面の前記第
２の耐酸化膜部分に被膜を残存させ、つづいてこの残存
被膜をマスクとして第２の耐酸化膜を選択的に除去して
第２の耐酸化膜ノ４ターンを形成し、ひきつづき残存被
膜の除去及び保臘膜パターンの除去とともに絶縁膜を選
択的に除去し、しかる後第１、第２の耐酸化膜パターン
をマスクとして熱酸化処理を施すことによって、基板表
面への酸化膜による島等の欠陥を解消するとともに、パ
ターン変換差の最小化、耐酸化膜パターン形状の影響に
よるパターン変換差の変動の防止が図れるものである。
膜上の素子形成予定部に対応する位置に第１の耐酸化膜
パターン、保護膜パターンを順次形成し、全面に第２の
耐酸化膜、及び耐酸化膜に対して選択エツチング性を有
する被膜を順次形成し、更にこの被膜を異方性エツチン
グして前記第１の耐酸化膜パターンの周囲側面の前記第
２の耐酸化膜部分に被膜を残存させ、つづいてこの残存
被膜をマスクとして第２の耐酸化膜を選択的に除去して
第２の耐酸化膜ノ４ターンを形成し、ひきつづき残存被
膜の除去及び保臘膜パターンの除去とともに絶縁膜を選
択的に除去し、しかる後第１、第２の耐酸化膜パターン
をマスクとして熱酸化処理を施すことによって、基板表
面への酸化膜による島等の欠陥を解消するとともに、パ
ターン変換差の最小化、耐酸化膜パターン形状の影響に
よるパターン変換差の変動の防止が図れるものである。
本発明に係る保護膜パターンとしては、ＣＶＤ−８ｉＯ
□パターン、多結晶シリコンパターン等が挙げられる。
□パターン、多結晶シリコンパターン等が挙げられる。
本発明に係る被膜としては、多結晶シリコン層、非晶質
シリコン層、金属層、金属間半導体化合物層、窒化シリ
コン層、ＣＶＤ −８１０２１ｍ等を挙げることができ
る。
シリコン層、金属層、金属間半導体化合物層、窒化シリ
コン層、ＣＶＤ −８１０２１ｍ等を挙げることができ
る。
以下、本発明をＭＯ８型半導体装置に適用した場合につ
いて第２図（＆）〜（ｈ）を参照して説明する。
いて第２図（＆）〜（ｈ）を参照して説明する。
〔１〕まず、ｐ型の８１基板２１上に熱酸化処理によシ
厚さ約１ｏｏｏＸＯ熱酸化膜２２を形成した。々お、こ
の熱酸化膜２２の膜厚は５００〜１０００Ｘが最適であ
る。その理由は、５００Ｘ未満の場合基板２１に点状欠
陥や結晶欠陥が急増し、１００ＯＸを越えるとパターン
変換差が急増するからである。つづいて、熱酸化膜２２
上に常圧ＣＶＤ法によシ夫々厚さ約３０００Ｘの第１の
Ｓｉ、Ｎ４膜（第１の耐酸化膜胎３、ＣＶＤ−８ｊＯ□
膜（保護膜）２４を形成した。次いで、写真蝕刻法によ
シ前記５１０２膜２４上の素子形成予定部に対応する位
置に幅２μｍのレタストノ９ターン２５を形成した（第
２図（、）図示）。
厚さ約１ｏｏｏＸＯ熱酸化膜２２を形成した。々お、こ
の熱酸化膜２２の膜厚は５００〜１０００Ｘが最適であ
る。その理由は、５００Ｘ未満の場合基板２１に点状欠
陥や結晶欠陥が急増し、１００ＯＸを越えるとパターン
変換差が急増するからである。つづいて、熱酸化膜２２
上に常圧ＣＶＤ法によシ夫々厚さ約３０００Ｘの第１の
Ｓｉ、Ｎ４膜（第１の耐酸化膜胎３、ＣＶＤ−８ｊＯ□
膜（保護膜）２４を形成した。次いで、写真蝕刻法によ
シ前記５１０２膜２４上の素子形成予定部に対応する位
置に幅２μｍのレタストノ９ターン２５を形成した（第
２図（、）図示）。
［：ｌ１１ 次に、前記レジストパターン２５をマスク
として露出するＣＶＤ −５ｉｎ２膜２２をフッ化アン
モニウム液でエツチングし、ＣＶＤ −５ｉｎ２パター
ン（保護膜パターン）２６を形成した。なお、このとき
のＣＶＤ −５ｉｎ２膜２２のエツチングレートは約３
０００Ｘ／ｍｉｎであった。つづいて、前−９＝ 記レジストパターン２５を除去後、ＣＦ４と０２の混合
ガス雰囲気で前記ＣＶＤ −５ｉｎ２パターン２６をマ
スクとして前記第１の８１ 、Ｎ４膜２３をプラズマエ
ツチングによりエツチングし、第１のＳｔ、Ｎ４パター
ン２１を形成した（第２図（ｂ）図示）。次いで、前記
ＣＶＤ −５ｉｎ２パターン２６をマスクとして全面に
チャネルストッパ用不純物例えばがロンを加速電圧１０
０ｋｅＶ、 ドーズ量ｌＸｌ０ ｃｍの条件下でイ
オン注入した。更に、常圧ＣＶＤ法によシ全面に厚さ約
１０００Ｘの第２の５ｉ５Ｎ４膜（第２の耐酸化膜）２
８、厚さ約５０００１の多結晶シリコン層２９を形成し
た（第２図（ｃ）図示）。
として露出するＣＶＤ −５ｉｎ２膜２２をフッ化アン
モニウム液でエツチングし、ＣＶＤ −５ｉｎ２パター
ン（保護膜パターン）２６を形成した。なお、このとき
のＣＶＤ −５ｉｎ２膜２２のエツチングレートは約３
０００Ｘ／ｍｉｎであった。つづいて、前−９＝ 記レジストパターン２５を除去後、ＣＦ４と０２の混合
ガス雰囲気で前記ＣＶＤ −５ｉｎ２パターン２６をマ
スクとして前記第１の８１ 、Ｎ４膜２３をプラズマエ
ツチングによりエツチングし、第１のＳｔ、Ｎ４パター
ン２１を形成した（第２図（ｂ）図示）。次いで、前記
ＣＶＤ −５ｉｎ２パターン２６をマスクとして全面に
チャネルストッパ用不純物例えばがロンを加速電圧１０
０ｋｅＶ、 ドーズ量ｌＸｌ０ ｃｍの条件下でイ
オン注入した。更に、常圧ＣＶＤ法によシ全面に厚さ約
１０００Ｘの第２の５ｉ５Ｎ４膜（第２の耐酸化膜）２
８、厚さ約５０００１の多結晶シリコン層２９を形成し
た（第２図（ｃ）図示）。
（ｉｌｉ）次に、反応性イオンエツチング（ＲＩＥ ）
法により、真空度の０．０５ Ｔｏｒｒ Ｘ電界０．２
Ｗ／ｃｍ２、周波数１３．５６ ＭＨｚ ＸＣＦ３Ｂ
ｒとＣｌ３の混合ガスの条件下で前記多結晶シリコン層
２９を異方性エツチングし、前記Ｓ ｉ 、Ｎ４パター
ン２７、ＣＶＤ −８ｌＯ□パターン２６の周囲側面に
多結晶シリコン層２９′を残存させた（第２図（ｄ）図
示）。つづいて、残存多結晶シリコン層２９′をマスク
として１０− 第２のＳ ｉ ３Ｎ４膜２８を約１５０℃リン酸によっ
て選択的にエツチングし、第２のＳｉ ３Ｎ４ ノ？タ
ーン３０を形成した（第２図（、）図示）。なお、踊ｔ
ｉｅ ＣＶＤ−５ｉｎ２／ｆ ター ンｚ ｅと第２
（７） ５ｉ３Ｎ４１１ｉ４２８のエツチング速度の比
は５０：１以上であり、エツチングは第２のＳ ｉ３Ｎ
４膜２８をエツチングし終った点で完全に止まる。次い
で、プラズマエツチング法により残存多結晶シリコン層
２９′を除去した。更に、前記第２の８１３Ｎ４／ｆタ
ーン３０をマスクとして露出するＣＶＤ−５ｉｎ２ハタ
ーン２６をフッ化アンモニウム液により除去すると共に
、熱酸化膜２２を選択的に除去し、熱酸化膜パターン３
１を形成した（第２図（ｆ）図示）。
法により、真空度の０．０５ Ｔｏｒｒ Ｘ電界０．２
Ｗ／ｃｍ２、周波数１３．５６ ＭＨｚ ＸＣＦ３Ｂ
ｒとＣｌ３の混合ガスの条件下で前記多結晶シリコン層
２９を異方性エツチングし、前記Ｓ ｉ 、Ｎ４パター
ン２７、ＣＶＤ −８ｌＯ□パターン２６の周囲側面に
多結晶シリコン層２９′を残存させた（第２図（ｄ）図
示）。つづいて、残存多結晶シリコン層２９′をマスク
として１０− 第２のＳ ｉ ３Ｎ４膜２８を約１５０℃リン酸によっ
て選択的にエツチングし、第２のＳｉ ３Ｎ４ ノ？タ
ーン３０を形成した（第２図（、）図示）。なお、踊ｔ
ｉｅ ＣＶＤ−５ｉｎ２／ｆ ター ンｚ ｅと第２
（７） ５ｉ３Ｎ４１１ｉ４２８のエツチング速度の比
は５０：１以上であり、エツチングは第２のＳ ｉ３Ｎ
４膜２８をエツチングし終った点で完全に止まる。次い
で、プラズマエツチング法により残存多結晶シリコン層
２９′を除去した。更に、前記第２の８１３Ｎ４／ｆタ
ーン３０をマスクとして露出するＣＶＤ−５ｉｎ２ハタ
ーン２６をフッ化アンモニウム液により除去すると共に
、熱酸化膜２２を選択的に除去し、熱酸化膜パターン３
１を形成した（第２図（ｆ）図示）。
Ｏｖ）次に、前記第１、第２ ノＳｉ５Ｎ４ｉＳｉ３Ｎ
４ｉ、３０をマスクとして１０００℃、酸化速度約１８
００Ｖ時の条件下でウェット酸化を行ない、フィールド
酸化膜３２を形成した（第２図（ｇ）図示）。
４ｉ、３０をマスクとして１０００℃、酸化速度約１８
００Ｖ時の条件下でウェット酸化を行ない、フィールド
酸化膜３２を形成した（第２図（ｇ）図示）。
なお、この時のパターン変換差はフィールド酸化膜３２
０片側で０．２μｍであった。つづいて、第１、第２の
５ｔ３Ｎ４Ａターフ２７ 、３０を除去した後、素子領
域の熱酸化膜パターン３１を除去した。ひきつづき、常
法により素子領域にダート絶縁膜３３、デート電極３４
を形成し、更に層型のソース、ドレイン領域３５．３６
を形成してＭＯ８型半導体装置を製造した（第２図（１
１）図示）。
０片側で０．２μｍであった。つづいて、第１、第２の
５ｔ３Ｎ４Ａターフ２７ 、３０を除去した後、素子領
域の熱酸化膜パターン３１を除去した。ひきつづき、常
法により素子領域にダート絶縁膜３３、デート電極３４
を形成し、更に層型のソース、ドレイン領域３５．３６
を形成してＭＯ８型半導体装置を製造した（第２図（１
１）図示）。
しかして、本発明によれば以下に示す効果を有する。
■ 多結晶シリコン層２９を異方性エツチングし？’
ＣＶＤ −５ｉｎ２パター７２６、第１の５１３Ｎ４パ
ターン２７の周囲側面に対応する第２のＳｉ３Ｎ４膜２
８部分に多結晶シリコン層２９′を残存させるに際して
第１のＳ １３Ｎ４パターン２７上Ｋ ＣＶＤ−８１０
２／４’ ター ｙ ２６を設けた状態で行なうため、
第１の８１３Ｎ４７４′ターン２７の表面へのタメーシ
ノ発生をＣｖＤ−８１０２）Ｊ？ターン２６により阻止
できる。したがって、第１のＳ Ｉ ３Ｎ４パターン２
７にピンホール等の欠陥が生ずるのを阻止し、もって第
２図（ｇ）の如く５１３Ｎ４ノ９ターン２７を耐酸化性
膜の一部としてフィールド酸化膜３２を形成するための
熱酸化時において素子形成予定部の基板２１表面に厚い
酸化膜の島が形成されるのを防止できる。
ＣＶＤ −５ｉｎ２パター７２６、第１の５１３Ｎ４パ
ターン２７の周囲側面に対応する第２のＳｉ３Ｎ４膜２
８部分に多結晶シリコン層２９′を残存させるに際して
第１のＳ １３Ｎ４パターン２７上Ｋ ＣＶＤ−８１０
２／４’ ター ｙ ２６を設けた状態で行なうため、
第１の８１３Ｎ４７４′ターン２７の表面へのタメーシ
ノ発生をＣｖＤ−８１０２）Ｊ？ターン２６により阻止
できる。したがって、第１のＳ Ｉ ３Ｎ４パターン２
７にピンホール等の欠陥が生ずるのを阻止し、もって第
２図（ｇ）の如く５１３Ｎ４ノ９ターン２７を耐酸化性
膜の一部としてフィールド酸化膜３２を形成するための
熱酸化時において素子形成予定部の基板２１表面に厚い
酸化膜の島が形成されるのを防止できる。
■ 素子領域の熱酸化膜２２上に第１の５１３Ｎ４パタ
ーン２７を介してＣＶＤ−８ｉｎ２パターン２６が設け
られているため、熱酸化膜２２０表面に対し十分な段差
を形成できる。その結果、全面に第２のＳ １３Ｎ４膜
２８、多結晶シリコン層２９を形成した後に多結晶シリ
コン層２９を異方性エツチングすることによりＣＶＤ
−Ｓ ｌｏ２パターン２６．８１３Ｎ４ｚｆターン２７
の周囲側面に対応する第２の５１３Ｎ４膜２８部分に精
度よく多結晶シリコン層２９′を残存することができる
。したがって、残存多結晶シリコン層２９′をマスクと
した第２の５１３Ｎ４膜２８のエツチングにより第１の
Ｓ ｉ ３Ｎ４ ｔ’？ターン２７０周辺に所定の第２
の５１３Ｎ４パターン３０を制御性よく形成でき、ひい
ては第１、第２の５１３Ｎ４パターン２７ 、３０１３
− をマスクとした熱酸化においてバーズビークの発生が極
めて少ないフィールド酸化膜３２を形成でき、・母タ
ン変換差を小さくすることができる。事実、１０００℃
、酸化速度約１８００Ｘ／時でウェット酸化を行なって
フィールド酸化膜３２を形成したときのパターン変換差
はフィールド酸化膜３２０片側で０．２μｍであった。
ーン２７を介してＣＶＤ−８ｉｎ２パターン２６が設け
られているため、熱酸化膜２２０表面に対し十分な段差
を形成できる。その結果、全面に第２のＳ １３Ｎ４膜
２８、多結晶シリコン層２９を形成した後に多結晶シリ
コン層２９を異方性エツチングすることによりＣＶＤ
−Ｓ ｌｏ２パターン２６．８１３Ｎ４ｚｆターン２７
の周囲側面に対応する第２の５１３Ｎ４膜２８部分に精
度よく多結晶シリコン層２９′を残存することができる
。したがって、残存多結晶シリコン層２９′をマスクと
した第２の５１３Ｎ４膜２８のエツチングにより第１の
Ｓ ｉ ３Ｎ４ ｔ’？ターン２７０周辺に所定の第２
の５１３Ｎ４パターン３０を制御性よく形成でき、ひい
ては第１、第２の５１３Ｎ４パターン２７ 、３０１３
− をマスクとした熱酸化においてバーズビークの発生が極
めて少ないフィールド酸化膜３２を形成でき、・母タ
ン変換差を小さくすることができる。事実、１０００℃
、酸化速度約１８００Ｘ／時でウェット酸化を行なって
フィールド酸化膜３２を形成したときのパターン変換差
はフィールド酸化膜３２０片側で０．２μｍであった。
■ 従来の如く基板をプラズマ法によりエツチングする
工程がないため、Ｓｌ、Ｎ４パターンの形成によってパ
ターン変換差に悪影響を及ぼすことはない。
工程がないため、Ｓｌ、Ｎ４パターンの形成によってパ
ターン変換差に悪影響を及ぼすことはない。
なお、上記実施例ではレジストハターンを除去後、ＣＶ
Ｄ−８ｉｎ２膜、第１ノ５１３Ｎ４膜を除去し、しかる
後全面にチャネルストツ・９用不純物を注入したが、こ
れに限定されない。例えば、し・シス） ノｆターンを
マスクとしてＣＶＤ−８ｌｙ２膜、第１の８１ 、Ｎ４
膜を順次除去し、しかる後回・ぐターンをマスクとして
全面にチャネルストッパ用不純物をイオン注入し、この
後レジストハターンを除去してもよい。
Ｄ−８ｉｎ２膜、第１ノ５１３Ｎ４膜を除去し、しかる
後全面にチャネルストツ・９用不純物を注入したが、こ
れに限定されない。例えば、し・シス） ノｆターンを
マスクとしてＣＶＤ−８ｌｙ２膜、第１の８１ 、Ｎ４
膜を順次除去し、しかる後回・ぐターンをマスクとして
全面にチャネルストッパ用不純物をイオン注入し、この
後レジストハターンを除去してもよい。
−１４＝
また、上記実施例では残存多結晶シリコン層を除去した
後、第２の５１３Ｎ４パターンをマスクドＬ −ＣＣＶ
Ｄ −５１０２パターンの除去、熱酸化膜の選択的除去
を行々つたが、これに限らず、例えば残存多結晶シリコ
ン層の除去の前にＣＶＤ −８ｉＯ□パターンの除去と
熱酸化膜の選択的除去を行なってもよい。
後、第２の５１３Ｎ４パターンをマスクドＬ −ＣＣＶ
Ｄ −５１０２パターンの除去、熱酸化膜の選択的除去
を行々つたが、これに限らず、例えば残存多結晶シリコ
ン層の除去の前にＣＶＤ −８ｉＯ□パターンの除去と
熱酸化膜の選択的除去を行なってもよい。
以上詳述した如く本発明によれば、基板表面への酸化膜
による島等の欠陥を解消するとともに、パターン変換を
著しく小さくしかつ耐酸化膜パターン形状の影響による
パターン変換差の変動を防止し得る半導体装置の製造方
法を提供できるものである。
による島等の欠陥を解消するとともに、パターン変換を
著しく小さくしかつ耐酸化膜パターン形状の影響による
パターン変換差の変動を防止し得る半導体装置の製造方
法を提供できるものである。
第１図（、）〜０）は従来のＭＯ８型半導体装置の製造
方法を工程順に示す断面図・、第２図（ａ）〜（ｈ）は
本発明高施例におけるＭＯ８型半導体装置の製造工程を
示す断面図でおる。 ２Ｉ・・・ｓｉ基板、２２・・・熱酸化膜、２３・・・
第１のＳｉ３Ｎ４膜（第１の耐酸化膜）、２４・・・Ｃ
ＶＤ −ｓ ｓｏ２膜（保護膜）、２５・・・レジスト
パターン、２６・・・ＣＶＤ−８１０□パターン（保護
膜パターン）、２７・・・第１の５１３Ｎ４ノ母ターン
、２８・・・第２のＳ １３Ｎ４膜（第２の耐酸化膜）
、２９・・・多結晶シリコン層、２９′・・・残存多結
晶シリコン層、３゜・・・第２のＳｉ、Ｎ４／＃ターン
、３１・・・熱酸化膜パターン、３２・・・フィールド
酸化膜、３３・・・ダート絶縁膜、３４・・・ダート電
極、３５・・・ｎ＋型のソース領域、３６・・・ｎ 型
のドレイン領域。 出願人代理人 弁理士 鈴 江 武 彦糧
− Ｕ ′。 （）
−ノ城 １
方法を工程順に示す断面図・、第２図（ａ）〜（ｈ）は
本発明高施例におけるＭＯ８型半導体装置の製造工程を
示す断面図でおる。 ２Ｉ・・・ｓｉ基板、２２・・・熱酸化膜、２３・・・
第１のＳｉ３Ｎ４膜（第１の耐酸化膜）、２４・・・Ｃ
ＶＤ −ｓ ｓｏ２膜（保護膜）、２５・・・レジスト
パターン、２６・・・ＣＶＤ−８１０□パターン（保護
膜パターン）、２７・・・第１の５１３Ｎ４ノ母ターン
、２８・・・第２のＳ １３Ｎ４膜（第２の耐酸化膜）
、２９・・・多結晶シリコン層、２９′・・・残存多結
晶シリコン層、３゜・・・第２のＳｉ、Ｎ４／＃ターン
、３１・・・熱酸化膜パターン、３２・・・フィールド
酸化膜、３３・・・ダート絶縁膜、３４・・・ダート電
極、３５・・・ｎ＋型のソース領域、３６・・・ｎ 型
のドレイン領域。 出願人代理人 弁理士 鈴 江 武 彦糧
− Ｕ ′。 （）
−ノ城 １
Claims (1)
- 半導体基板上に絶縁膜を形成する工程と、この絶縁膜上
の素子形成予定部に対応する位置に第１の耐酸化膜パタ
ーン、保護膜ｔＲパターン順次形成する工程と、全面に
第２の耐酸化膜、及び耐酸化膜に対して選択エツチング
性を有する被膜を順次形成する工程と、この被膜を異方
性エツチングして前記第１の耐酸化膜Ａ？ターンの周囲
側面に対応する前記第２の耐酸化膜部分に被膜を残存さ
せる工程と、この残存被膜をマスクとして第２の耐酸化
膜を選択的に除去して第２の耐酸化膜ツヤターンを形成
する工程と、残存被膜の除去及び保護膜パターンの除去
とともに、絶縁膜を選択的に除去する工程と、前記第１
、第２の耐酸化膜パターンをマスクとして熱酸化処理を
施す工程とを具備することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP699183A JPS59132624A (ja) | 1983-01-19 | 1983-01-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP699183A JPS59132624A (ja) | 1983-01-19 | 1983-01-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59132624A true JPS59132624A (ja) | 1984-07-30 |
Family
ID=11653604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP699183A Pending JPS59132624A (ja) | 1983-01-19 | 1983-01-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132624A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184023A (ja) * | 1984-09-29 | 1986-04-28 | Mitsubishi Electric Corp | パタ−ン形成方法 |
| JPS62150826A (ja) * | 1985-12-25 | 1987-07-04 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-01-19 JP JP699183A patent/JPS59132624A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184023A (ja) * | 1984-09-29 | 1986-04-28 | Mitsubishi Electric Corp | パタ−ン形成方法 |
| JPS62150826A (ja) * | 1985-12-25 | 1987-07-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0476496B2 (ja) * | 1985-12-25 | 1992-12-03 | Tokyo Shibaura Electric Co |
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