KR940006089B1 - 반도체 소자 격리 방법 - Google Patents

Abstract

내용 없음.

Description

반도체 소자 격리 방법

제1도는 종래 기술의 LOCOS 공정도.

제2도는 본 발명의 소자 격리 방법 공정도.

* 도면의 주요부분에 대한 부호의 설명

1 : HTO(SiO₂) 2 : 폴리실리콘

3 : SOG 4 : 액티브영역

5 : 채널 스톱 이온층 6 : 실리콘기판

7 : 패드산화막 8 : 질화막

9 : 포토레지스트(PR) 10 : LOCOS 산화막

2' : 폴리실리콘 사이드 월 13 : 필드산화막

11 : 이온층 14 : 소자격리산화막

12: 필드영역

본 발명은 반도체 소자 격리 방법에 관한 것으로, 특히 고집적 반도체 소자의 격리 방법에 관한 것이다.

종래의 기술에서는 일반적으로 소자간 격리를 위해서, 실리콘 산화막을 마스크로 사용하여 필드산화막을 형성하는 LOCOS 공정이 사용되었다.

이를 첨부된 도면 제1(a)도 내지 제1(d)도를 참조하여 설명하면 다음과 같다. 먼저 제 1 (a)도와 같이 실리콘기판(6)위에 패드산화막(7) 및 질화막(8)을 차례로 증착한다. 이어서 제 1 (b)도에서처럼 포토레지스트(PR)를 입혀서 액티브영역을 한정한 다음 에치한 후, 채널 스톱 이온을 이온 주입 공정을 이용하여 주입한다.

다음에, 포토레지스트(PR)를 제거한 후 필드산화막을 성장시켜 LOCOS 산화막(10)을 형성하고, (제 1 (c)도 ), 남은 질화막(8) 및 패드산화막(7)을 제거함으로써 공정이 완료되게 된다(제 1 (d)도 ).

이처럼 종래의 소자 격리 방법인 LOCOS 공정에서는 다음과 같은 문제점이 있다.

첫째, 제 1 (d)도와 같이, LOCOS 산화막(10) 단부의 버즈 비크(Bird's Beak)에 의해 소자의 액티브영역(4)이 감소하게 되므로 소자의 고집적화에 부적합하며,

둘째로, 상기 버즈 비크 주변의 잔류 응력에 의해서 실리콘기판(6)에 결정 결함이 발생될 수도 있다.

세째, 필드영역과 액티브영역의 단차가 심해서 게이트 에치 공정시 노칭 문제가 발생하기 쉬우며,

네째로, LOCOS 산화막 형성시에 채널 스톱 도우펀트의 재분포에 따라 액티브영역으로 도우펀트가 침해(Emcroachment)할수 있게 된다는 문제점이 있었다.

또 일본 특허공개 평1-51636(89. 2. 27)호에 기재된 선행기술을 실리콘기판상에 응력완화용 산화막을 형성하고, 그 위에 질화막을 퇴적한다. 다음에 산화막을 퇴적하고 에치마스크를 피복하다. 상기 마스크를 이용하여 산화막을 에치하여 개구부를 0.6μm 정도의 크기로 형성 후, 전면에 폴리실리콘을 증착한다. 다음 이방성 식각에 의하여 산화막의 측벽에 폴리실리콘 사이드 월을 형성하고 산화하여 산화막을 형성하며, 이때 개구부의 폭은 0.2μm 정도의 크기로 한다. 산화막을 마스크로하여 질화막을 에치하고 질화막을 마스크로하여 선택산화하여 소자분리영역을 형성한다.

이러한 방법에서는 사이드 월 구조를 이용하여 소자분리영역을 축소하는 효과가 있으나 필드산화시 버즈 비크는 여전히 발생하는 문제가 남는다.

본 발명은 이와 같은 문제점을 시정, 보완하기 위해 안출된 것으로서, 폴리실리콘으로 필드영역에 사이드 월을 형성하여 버즈 비크 생성을 방지함으로서 액티브영역이 증가하고, 액티브영역과 필드영역간에 단차가 없어서 평탄화가 우수한 반도체 소자 격리 방법을 제공하는 데에 목적이 있다.

제 2 도는 본 발명의 반도체 소자 격리 방법에 따른 공정을 도시한 것이다.

본 발명은 반도체 소자 격리 방법에 있어서, 실리콘기판(6)위에 패드산화막(7), 질화막(8) 및 HTO(1)를 차례로 형성하는 단계(a)와, 포토리소그래피 공정으로 소자의 액티브영역과 필드영역(12)을 구분한 후 RIE법으로 필드영역(12)이 형성될 부분의 패드산화막(7), 질화막(8) 및 HTO(1)를 에치하는 단계(b)와, 폴리실리콘(2)을 증착한 후 에치 백하여 폴리실리콘 사이드 월(2')을 형성하는 단계(c)와, 필드 이온 주입을 실시한 후 HTO(1)를 제거하고 산화공정을 실시하여 필드산화막(13)을 형성하는 단계(d)와, SOG(3)를 코팅 및 베이크하고 SOG(3)와 필드산화막(13)을 질화막(8)이 노출될 정도까지 블랭크 에치하여 필드산화막(13)의 일부를 남겨서 소자격리산화막(14)을 형성하는 단계(e)와, 액티브영역(4) 위의 질화막(8) 및 패드산화막(7)을 차례로 제거하는 단계(f)를 구비하여 이루어지는 반도체 소자 격리 방법이다.

첨부도면 제 2(a)도 내지 제2(i)도를 참조하여 그 공정을 상술하면 다음과 같다.

먼저 제2(a)도와 같이 폴리실리콘(6)위에 패드산화막(7)과 질화막(8)을 차례로 형성한 후, 폴리실리콘 사이드 월(Polysilicon Side Wall)을 형성하기 위해 HTO(1)(SiO₂)를 증착한다. 이때 증착하는 질화막과 HTO 두께는 합쳐서 2000Å~4000Å 범위로 한다.

그후 제 2 (b)도와 같이 포토리소그래프 공정을 실시하여 소자의 액티브영역과 필드영역을 구분한 후 RIE(Reactive Ion Etch)법으로 필드영역이 형성될 부분의 상기 패드산화막(7), 질화막(8) 및 HTO(1)를 에치한다.

이어서 폴리실리콘(2)을 1000Å~3000Å의 두께로 증착한다(제 2 (c)도).

상기 폴리실리콘(2)을 에치하여 폴리실리콘 사이드 월(2')을 남긴 후 필드 이온 주입(field I/I)을 수행하여 이온층(11)을 형성한다(제 2 (d)도).

계속해서 BOE 용액에서 HTO(1)를 제거한다(제 2 (e)도).

제 2 (f)도와 같이 폴리실리콘 사이드 월(2')과 필드영역의 실리콘기판(6)을 산화시켜서 필드산화막(13)과 채널 스톱 이온층(5)을 형성한다.

이어서 SOG(3)(Spin On Glass)를 코팅하고, 에치 백 공정시 열적 산화막과의 에치 레이트(Etch Rate)가 1 : 1이 될수 있게 600℃에서 SOG 베이크(Bake)를 실시한다(제 2 (g)도). 위에서 형성한 질화막은 에치 백 공정에서 에치 스톱층으로 사용한다.

그후 에치 백 공정을 이용하여 SOG(3)와 필드산화막(13)을 질화막(8)이 노출될 정도까지 블랭크 에치하여 필드산화막(13)의 일부를 남겨서 소자격리산화막(14)을 형성한다(제 2 (h)도).

끝으로 액티브영역(4)위의 질화막(8)과 산화막(7)을 차례로 제거함으로 공정이 완료된다(제 2 (i)도).

이와 같이 본 발명을 실시하으로 종래의 LOCOS 방법과 비교하여 다음과 같은 효과를 갖는다.

첫째, 폴리실리콘 사이드 월을 산화하여 필드산화막을 형성하므로 버즈 비크가 발생하지 않게 되어 반도체 소자의 액티브영역을 극대화 시킬 수 있다.

둘째, 폴리실리콘 사이드 월의 산화로 인해 필드산화막 주변 부위의 잔류 응력을 해소함으로 실리콘기판의 결함 발생을 막을 수 있다.

세째로, 필드산화막 형성 후 선택식각에 의하여 액티브와 필드의 단차를 줄여주므로써 평탄화 공정이 용이하며 이후의 공정을 유리하게 한다.

네째, 폴리실리콘 사이드 월 형성 후 필드 이온 주입(Field I/I)을 수행하므로 액티브영역으로 도펀트(dopant)의 침입을 사이드 월로서 차단할 수 있다.

다섯째로, 실리콘기판을 에치하지 않고도 동일한 액티브 대 액티브영역(Active to Active Space)에서 필드산화막을 충분히 함몰(Recess) 시킬 수 있어서 고집적 소자에 적용하기 유리하다.

Claims (4)

1. 반도체 소자 격리 방법에 있어서, 실리콘기판(6)위에 패드산화막(7), 질화막(8) 및 HTO(1)를 차례로 형성하는 단계(a)와, 포토리소그래프 공정으로 소자의 액티브영역과 필드영역(12)을 구분한 후 RIE 법으로 필드영역(12)이 형성될 부분의 패드산화막(7), 질화막(8) 및 HTO(1)를 에치하는 단계(b)와, 폴리실리콘(2)을 증착한 후 에치 백하여 폴리실리콘 사이드 월(2')을 형성하는 단계(c)와, 필드 이온 주입을 실시한 후 HTO(1)를 제거하고 산화공정을 실시하여 필드산화막(13)을 형성하는 단계(d)와, SOG(3)를 코팅 및 베이크하고 SOG(3)와 필드산화막(13)을 질화막(8)이 노출될 정도까지 블랭크 에치하여 필드산화막(13)의 일부를 남겨서 소자격리산화막(14)을 형성하는 단계(e)와, 액티브영역(4)위의 질화막(8) 및 패드산화막(7)을 차례로 제거하는 단계(f)를 구비하여 이루어지는 반도체 소자 격리 방법.
2. 제 1 항에 있어서, 단계(a)중 상기 질화막과 HTO 두께는 합쳐서 2000Å~4000Å이며, 단계(c)의 폴리실리콘 두께는 1000Å~3000Å인 것을 특징으로 하는 반도체 소자 격리 방법.
3. 제 1 항에 있어서, 단계(e)의 SOG 코팅 후의 에치 백 공정시 에치 스톱으로는 질화막이 사용되는 것을 특징으로 하는 반도체 소자 격리 방법.
4. 제 1 항에 있어서, 단계(e)의 SOG 베이크는 열적 산화막과 에치 레이트(Etch Rate)가 1 : 1이 될 수 있게 600℃에서 실시하는 것을 특징으로 하는 반도체 소자 격리 방법.