KR100256228B1 - 반도체 소자의 분리막 형성방법 - Google Patents

Abstract

본 발명은 소자간 분리, 절연을 위한 분리막 형성방법에 관한 것으로, 특히 실리콘기판(1)에 패드산화막(2), 다결정실리콘막(3), 질화막(4)을 형성한 다음, 필드영역의 상기 질화막(4), 다결정실리콘막(3)을 선택식각하여 제거하는 단계; 전체구조 상부에 이후에 형성될 질화막 스페이서(6)로부터 가해지는 스트레스를 완충하기 위한 완충막(33)을 형성하는 단계; 상기 완충막(33) 형성후, 예정된 필드영역의 가장자리에 불순물을 이온주입하여 제 1 채널저지영역(30)을 형성하는 단계; 및 상기 이온주입후, 완충막(33) 상부에 질화막을 형성한 후 선택식각하여 질화막스페이서(6)를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 함으로써 본 발명은 종래 방식에서의 다단계 식각공정을 3번으로 줄일 수가 있으며, 또한, TEOS 공정을 쓰지 않아 CD 바이어스나 식각패턴 형상의 악화를 막을 수 있고, 또한, 버즈빅 형상의 길이가 감소되는 효과를 얻을 수 있다.

Description

반도체 소자의 분리막 형성 방법

제1도는 종래 방법에 따른 필드산화막 형성 공정 중 일단면도.

제2a도 내지 제2f도는 본 발명에 따른 필드산화막 형성 공정 단면도.

〈도면의 주요부분에 대한 부호의 설명〉

30,300 : 채널저지영역 33 : 다결정실리콘막

본 발명은 소자간 분리, 절연을 위한 분리막 형성 방법에 관한 것으로 특히 필드산화막 형성시 문제가 되는 버즈빅(bird's beak) 형상의 길이를 줄이기 위한 반도체 소자의 분리막 형성 방법에 관한 것이다.

로코스(LOCOS) 공정에서 문제가 되는 버즈빅을 줄이기 위한 여러 가지 시도중에 OSELO(Off-SEt Local Oxidation) 기술이 있다. 또한 OSELO 기술을 기준 PBL(poly buffered LOCOS) 공정과 결합시킨 기술도 있는데, 이 기술은 산화막/다결정실리콘막/질화막의 3중막으로 산소 확산마스크층(Diffusion Mask Layer)을 형성하는 단계; 질화막 스페이서(Nitride Spacer)를 형성하는 단계, 실리콘 기판을 식각하는 3단계로 이루어진다. 이러한 기술에서 문제가 되는 것은 실리콘 기판 식각 단계까지 이르는 동안 식각 공정이 너무 많고 또 질화막 스페이서 밑에는 채널저지영역(channel stopper)이 형성되지 않아 쉽게 반전(inversion)됨으로 인해 누설요인(leakage source)으로 작용해버리는 경향이 높다.

첨부된 도면 제 1 도는 종래 필드산화막 형성 공정 중 일단면도로, 이를 참조하여 종래 기술 및 그 문제점을 살펴보면 다음과 같다.

제 1 도에 도시된 바와 같이 실리콘 기판(1)을 산화시켜 패드산화막(2)을 형성한 다음, 상기 패드산화막(2) 상부에 패드다결정실리콘막(3), 질화막(4), TEOS막(5)을 형성한 후, 상기 TEOS막(5), 질화막(4)을 선택식각한다. 이때, 패드다결정실리콘막(3)의 일부도 식각한다. 이어서, TEOS막(5), 질화막(4) 및 패드다결정실리콘막(3)의 측벽에 접하는 질화막 스페이서(6)를 형성한다.

이후 도면에는 도시하지 않았지만, 패드산화막(2) 제거, 실리콘 기판(1)에 트렌치 형성, 필드산화막 형성, 질화막(4) 및 패드다결정실리콘막(3) 제거, 희생산화막 성장 등의 후속 공정을 진행하게 된다.

상기 공정에서도 알 수 있는 바와 같이 종래 방법은 다음과 같은 여러 문제점을 안고 있다.

첫째, 분리(ISO) 영역(필드영역) 노출을 위한 식각, 스페이서 식각, 패드다결정실리콘막 식각, 패드산화막 식각, 기판에 트렌치 형성을 위한 식각 등 절연 마스크 작업 후 기판에 트렌치 형성을 위한 식각까지는 최소한 5번의 식각단계를 거쳐야 하므로 공정 시간이 많이 소요되고 공정 안정성면에서 불리하다.

둘째, 기판에 트렌치 형성을 위한 식각 후에 필드 이온주입 공정이 수반되므로 질화막 스페이서(6) 하부에서는 B⁺채널저지(channel stopper)영역이 없는 관계로 쉽게 반전되어 누설문제에 매우 취약해지는 문제점이 있다.

셋째, 질화막 스페이서(6) 형성을 위한 식각공정에서 질화막(4)이 손성되는 것을 방지하기 위하여 질화막(4) 위에 TEOS막(5)을 형성하는데, TEOS막(5)에 의해 분리영역(필드영역) 노출을 위한 식각시 미세선폭 바이어스(CD Bias)의 악화 등의 문제가 따르게 된다.

따라서, 상기와 같은 문제점을 해결하기 위한 본 발명은 공정은 단순화하면서 누설 및 버즈빅 형상의 길이를 감소시키는 반도체 소자의 분리막 형성 방법을 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명은 소자간 분리 및 절연을 위한 반도체 소자의 분리막 형성 방법에 있어서, 실리콘 기판 상에 패드산화막, 다결정실리콘막 및 질화막을 차례로 형성하고, 필드영역의 상기 질화막 및 상기 다결정 실리콘막을 선택식각하여 제거함으로써 활성영역 상에 상기 질화막 및 상기 다결정실리콘막으로 이루어지는 산화방지 패턴을 형성하는 제1단계; 이후 형성될 질화막 스페이서로부터 가해지는 스트레스를 완충시키기 위하여 상기 제1단계가 완료된 전체 구조 상에 완충막을 형성하는 제2단계; 상기 필드영역의 가장자리에 불순물을 이온주입하여 제1채널저지영역을 형성하는 제3단계; 제3단계가 완료된 전체구조 상에 질화막을 형성하고 식각공정을 실시하여 상기 산화방지 패턴 측벽의 상기 완충막과 접하는 질화막 스페이서를 형성하면서 상기 질화막 스페이서로 덮이지 않는 상기 완충막을 제거하여 그 하부의 상기 패드산화막을 노출시키는 제4단계; 상기 질화막 스페이서 사이에 노출된 상기 패드산화막을 제거하고, 상기 실리콘 기판을 식각하여 상기 필드영역에 트렌치를 형성하는 제5단계; 상기 트렌치 하부에 불순물을 이온주입하여 제2채널저지영역을 형성하는 제6단계; 산화공정을 실시하여 필드산화막을 형성하는 제7단계; 및 상기 질화막, 상기 질화막 스페이서, 상기 다결정실리콘막 및 상기 완충막을 제거하는 제8단계를 포함하는 반도체 소자의 분리막 형성 방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명을 상술한다.

먼저, 제 2a 도는 실리콘 기판(1)을 산화시켜 100 내지 150Å두께의 패드 산화막(2)을 형성하고, 상기 패드산화막(2) 상부에 다결정실리콘막(3) 및 질화막(4)을 형성한 다음, 필드영역의 상기 질화막(4), 다결정실리콘막(3)을 선택식각하여, 활성영역 상에 다결정실리콘막(3) 및 질화막(4)으로 이루어지는 산화방지 패턴을 형성한 상태의 단면도이다. 이때, 상기 다결정실리콘막(3)은 가능한 모두 식각하되 하부의 패드산화막(2)이 손실되어 실리콘 기판(1)이 노출되지 않도록 공정 조건을 설정해야 한다.

이어서, 제 2b 도에 도시된 바와 같이 전체 구조 상부에 형성될 질화막 스페이서로부터 가해지는 스트레스를 완충시키기 위한 완충층으로 다결정실리콘막(33)을 300 내지 500Å두께로 형성한다. 다결정실리콘막(33)을 대신하여 500℃ 미만에서 형성된 비정질실리콘막을 이용할 수도 있다. 상기 다결정실리콘막은 하부 및 측벽의 질화막에 대한 높은 식각선택비를 갖기 때문에 공정이 용이하다. 또한, 다결정실리콘막(33)은 이후의 질화막스페이서 형성을 위한 식각과정에서 질화막(4)을 보호하는 식각마스크 층으로 이용된다. 따라서, TEOS막을 사용하지 않아 패턴선폭 손실없이 수직 패턴을 얻을 수 있다.

상기 다결정실리콘막(33) 형성 후 필드산화막의 가장자리 영역 즉, 버즈빅 형상이 현저한 지역에 BF₂를 가스원으로하여 사영비정(Rp)이 500 내지 600Å의 에너지 조건으로 이온주입하여 제1채널저지영역(30)을 형성함으로써 누설전류 문제를 완화시킬 수 있다. 이때, 도즈는 1×10¹²/㎠ 내지 5×10¹²/㎠의 낮은 도즈를 이용한다.

제 2c 도는 제 2b 도와 같은 공정이 완료된 전체 구조 상에 1000 내지 2000Å의 실리콘질화막을 중착하고 활성이온식각(RIE) 방식으로 식각하여 0.8 내지 0.17㎛ 폭을 갖는 질화막스페이서(6)를 형성한 상태의 단면도이다. 이때 과잉식각 단계에서 질화막스페이서(6)로 덮이지 않는 다결정실리콘막(33)도 모두 제거되도록 한다.

제 2d 도 내지 제 2f 도는 보다 상세한 설명을 위하여 이웃하는 분리영역(필드영역)을 함께 보이고 있다.

이어서, 제2d도에 도시된 바와 같이 불소계 화학용제(chemical)로 상기 패드산화막(2)을 제거한 다음 실리콘 기판(1)을 과도식각하여 2000 내지 4000Å 깊이의 트렌치(t)를 형성하고, 이어서 B¹¹을 이용하여 필드영역을 이루는 상기 트렌치(t) 하부에 제2채널저지영역(300)을 형성한다. 이때 도즈는 1×10¹²/㎠ 이상의 고농도를 이용한다.

다음으로, 제 2e 도에 도시한 바와 같이 통상의 산화공정을 실시하여 상기 트렌치 내에 3500 내지 5000Å 정도의 필드산화막(7)을 형성한다. 이때, 실리콘 기판(1)의 산화뿐만 아니라 제2d도에 나타낸 바와 같이 패드산화막(2) 제거 후 노출된 다결정실리콘막(33) 즉, 질화막 스페이서(6) 하부 다결정실리콘막(33)의 산화까지 일어난다.

끝으로, 제 2f 도에 도시한 바와 같이 인산처리에 의해 상기 질화막스페이서(6) 및 질화막(4)을 제거하고, 플라즈마에 의해 다결정 실리콘막(3,33)을 제거한다.

이후, 계속해서 희생산화막으로서 역할하는 실리콘 산화막을 형성하고, 게이트 산화막을 형성하는 등의 후속 공정을 거치게 된다.

상기와 같이 이루어지는 본 발명은 종래 방식에서의 다단계 식각 공정을 3번으로 줄일 수 있으며, 또한 TEOS 공정을 쓰지 않아 CD 바이어스나 식각패턴 형상의 악화를 막을 수 있고, 필드산화막 가장자리에 채널저지영역이 형성됨으로써 누설특성 열화를 방지할 수 있게 되어 공정이 간단해지면서도 유리해지고 또한 누설특성이 양호하면서 버즈빅 형상의 길이를 나타내는 L_BB가 작은 필드산화막을 성장시킬 수 있게 된다.

Claims (4)

1. 소자간 분리 및 절연을 위한 반도체 소자의 분리막 형성 방법에 있어서, 실리콘 기판 상에 패드산화막, 다결정실리콘막 및 질화막을 차례로 형성하고, 필드영역의 상기 질화막 및 상기 다결정실리콘막을 선택식각하여 제거함으로써 활성영역 상에 상기 질화막 및 상기 다결정실리콘막으로 이루어지는 산화방지 패턴을 형성하는 제1단계; 이후 형성될 질화막 스페이서로부터 가해지는 스트레스를 완충시키기 위하여 상기 제1단계가 완료된 전체 구조 상에 완충막을 형성하는 제2단계; 상기 필드영역의 가장자리에 불순물을 이온주입하여 제1채널저지영역을 형성하는 제3단계; 제3단계가 완료된 전체 구조 상에 질화막을 형성하고 식각공정을 실시하여 상기 산화방지 패턴 측벽의 상기 완충막과 접하는 질화막 스페이서를 형성하면서 상기 질화막 스페이서로 덮이지 않는 상기 완충막을 제거하여 그 하부의 상기 패드 산화막을 노출시키는 제4단계; 상기 질화막 스페이서 사이에 노출된 상기 패드산화막을 제거하고, 상기 실리콘 기판을 식각하여 상기 필드영역에 트렌치를 형성하는 제5단계; 상기 트렌치 하부에 불순물을 이온주입하여 제2채널저지영역을 형성하는 제6단계; 산화공정을 실시하여 필드산화막을 형성하는 제7단계; 및 상기 질화막, 상기 질화막 스페이서, 상기 다결정실리콘막 및 상기 완충막을 제거하는 제8단계를 포함하는 반도체 소자의 분리막 형성 방법.
2. 제1항에 있어서, 상기 제1단계에서, 상기 완충막을 다결정실리콘막 또는 비정질실리콘막 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
3. 제1항에 있어서, 상기 제3단계에서, 사영비정이 500Å 내지 600Å이 되는 에너지 조건에서, 1×10¹²/㎠ 내지 5×10¹²/㎠의 도즈로 불순물을 이온주입하여 상기 제1채널저지영역을 형성하는 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
4. 제1항에 있어서, 상기 제6단계에서, 1×10¹³/㎠보다 적지 않은 도즈로 불순물을 이온주입하여 상기 제2채널저지영역을 형성하는 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.